JP5061587B2 - 半導体集積回路 - Google Patents
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Description
本発明は半導体集積回路に関し、特に回路の特性を保持するための半導体集積回路に関する。
近年、ＬＳＩ（Large Scale Integration circuit）には、ＳＯＣ（System On Chip）化の要求により、Ａ／Ｄ変換器、Ｄ／Ａ変換器、増幅器等多様なアナログ回路が多数搭載される傾向にある。
図２６は、従来のＬＳＩの一例を示す図である。
図２６に示すＬＳＩ９０は、ＤＤＲ２ ＳＤＲＡＭ（Double Data Rate 2 Synchronous DRAM）である。
図２６に示すＬＳＩ９０は、ＤＤＲ２ ＳＤＲＡＭ（Double Data Rate 2 Synchronous DRAM）である。
ＬＳＩ９０は、ロジック部９１に設けられたアナログ回路９２〜９６を有している。各アナログ回路９２は、それぞれＢＧＲ（バンドギャップリファレンス）を有している。アナログ回路９３はバイアス生成部を有している。アナログ回路９４はマージン調整回路を有している。アナログ回路９５は定電流源を有している。アナログ回路９６は信号の反射を低減するための終端抵抗を備えるＯＤＴ（On Die Termination）と、ＬＳＩ９０内部の出力ドライバのインピーダンス値を調整するプルアップ抵抗およびプルダウン抵抗を備えるＯＣＤ（Off Chip Driver calibration）とを有している。
このようなアナログ回路９２〜９６は、それぞれ製造ばらつきや温度変化等による素子の特性変動への影響が大きいため、例えば温度等を計測するセンサや特性変動の影響をキャンセルするための補正機能を回路個別に有している。しかし、回路の総面積や総消費電力に比較して補正機能が占める面積や消費電力の割合が大きいという問題がある。
図２７は、従来のＤ／Ａ変換器を示す図である。
Ｄ／Ａ変換器（アナログ回路）９７は、バイアス電圧を発生するバイアス発生部９７１と、変換用のデジタルデータ入力受付部９７２と、デジタルデータを変換してアナログデータを出力するアナログデータ出力部９７３とを有している。
Ｄ／Ａ変換器（アナログ回路）９７は、バイアス電圧を発生するバイアス発生部９７１と、変換用のデジタルデータ入力受付部９７２と、デジタルデータを変換してアナログデータを出力するアナログデータ出力部９７３とを有している。
ここで、バイアス発生部９７１は、回路規模が巨大で回路全体に占める比率が大きく、また、アナログデータ出力部９７３は、ばらつき補償のためバイアスを絞らざるを得ないので、トランジスタが巨大になってしまい、いずれも回路が巨大化するという問題がある。
図２８は、従来のアクティブフィルタを示す図である。
電圧ＶＩＮに対し電圧ＶＯＵＴを出力するアクティブフィルタ９８は、サンプリングノイズ除去のための折り返し防止部９８１と、フィルタ回路９８２と、フィルタ回路９８２内のオペアンプＯＰ９０のスイッチング平滑化のための平滑化回路９８３とを有している。
電圧ＶＩＮに対し電圧ＶＯＵＴを出力するアクティブフィルタ９８は、サンプリングノイズ除去のための折り返し防止部９８１と、フィルタ回路９８２と、フィルタ回路９８２内のオペアンプＯＰ９０のスイッチング平滑化のための平滑化回路９８３とを有している。
アクティブフィルタ９８の時定数Ｔｅｆｆは、スイッチ（トランスファゲート）Ｓｗ９１〜Ｓｗ９４のサンプリング周期をＴｓとすると下式（１）で表される。
Ｔｅｆｆ＝Ｔｓ×（Ｃｉ／Ｃｓ）・・・（１）
ここでキャパシタＣｉ、Ｃｓは、同種の素子であり、Ｃｉ／Ｃｓで、キャパシタの素子ばらつきや温度特性をキャンセルしている。
Ｔｅｆｆ＝Ｔｓ×（Ｃｉ／Ｃｓ）・・・（１）
ここでキャパシタＣｉ、Ｃｓは、同種の素子であり、Ｃｉ／Ｃｓで、キャパシタの素子ばらつきや温度特性をキャンセルしている。
ここで、アナログ回路を構成する素子ばらつきを１つの回路で検出する方法が知られている（例えば、特許文献１参照）。
特開平７−８６９００号公報
しかしながら、アナログ回路９２〜９６のように、異なるアナログ回路間では目標とする特性も異なり、製造ばらつきや温度による影響をキャンセルする仕組みも異なるため、アナログ回路９２〜９６同士のセンサや補正機能での測定結果を共有することができない。
更に各アナログ回路９２のように、同種のアナログ回路間であっても、例えばＢＧＲ回路から生じたバイアス電圧を他の各アナログ回路に供給するようにした場合、バイアス電圧転送線がチップ上に発生するノイズの影響を受け、特性が急激に悪化する可能性がある。このため、バイアス回路から離れた距離に存在するアナログ回路ほど、誤差の大きいバイアス電圧が供給されることになり、やはり測定結果を共有することができない。
例えば図２８に示すアクティブフィルタ９８では、折り返し防止部９８１は、回路規模が巨大で、電圧ＶＩＮを直接取り込むため、同種のフィルタでさえ、共有化することができない。また、平滑化回路９８３は、やはり回路規模が巨大で、電圧ＶＯＵＴに直接接続されているため、同種のフィルタでさえ共有化することができない。
このように、同種、異種にかかわらず、これらのアナログ回路を数多く搭載するＬＳＩでは、チップ占有面積や消費電力が増大するという問題があった。
本発明はこのような点に鑑みてなされたものであり、小型化および消費電力の低減を図ることができる半導体集積回路を提供することを目的とする。
本発明はこのような点に鑑みてなされたものであり、小型化および消費電力の低減を図ることができる半導体集積回路を提供することを目的とする。
本発明では上記課題を解決するために、制御対象となる複数のアナログ回路の素子特性の変化に応じて前記アナログ回路の補正を行う半導体集積回路において、複数の素子の特性を補正するデジタルのモニタデータを出力する制御部と、複数のアナログ回路と、前記モニタデータの中から前記アナログ回路に用いられている素子に関する前記モニタデータのみを受信する受信部と、受信した前記モニタデータに基づいて、前記アナログ回路の前記素子の特性を補正する特性補正部とを有し、前記制御部と前記複数のアナログ回路とが別個に設けられていることを特徴とする半導体集積回路が提供される。
このような半導体集積回路によれば、制御部により、複数の素子の特性を補正するモニタデータが出力される。制御部と別個に設けられたアナログ回路の受信部により、モニタデータの中から、アナログ回路に用いられているモニタデータのみが受信される。特性補正部により、受信されたモニタデータに基づいて、アナログデータを出力するアナログ回路の素子の特性が補正される。
本発明によれば、データをデジタル化して送受信するため、ノイズの影響を受けにくく、素子特性を補正することにより、アナログ回路の回路特性をより正確に補正することができる。
また、制御部を別個に設け、各アナログ回路に送信するデータを共通化したので、各アナログ回路の小型化および消費電力の低減を図ることができる。よって、半導体集積回路全体の小型化および消費電力の低減を図ることができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、実施の形態の半導体集積回路を示す平面図である。
図１に示す半導体集積回路１は、半導体集積回路１の各種機能を構成する複数のアナログ回路（補正対象回路）２、２、・・・と、各アナログ回路２が備える素子（本実施の形態ではトランジスタ、抵抗、キャパシタ）の製造ばらつきや温度変化等による現在の素子特性の情報を持たせるためのモニタデータを供給する１つの制御部３とを有している。
図１は、実施の形態の半導体集積回路を示す平面図である。
図１に示す半導体集積回路１は、半導体集積回路１の各種機能を構成する複数のアナログ回路（補正対象回路）２、２、・・・と、各アナログ回路２が備える素子（本実施の形態ではトランジスタ、抵抗、キャパシタ）の製造ばらつきや温度変化等による現在の素子特性の情報を持たせるためのモニタデータを供給する１つの制御部３とを有している。
隣接する制御部３と各アナログ回路２間および隣接する各アナログ回路２間は、それぞれ通信線４によって接続されている。
各アナログ回路２は、それぞれモニタデータ受信部２１と、切換判定部２２と、素子切換部２３とを有している。
各アナログ回路２は、それぞれモニタデータ受信部２１と、切換判定部２２と、素子切換部２３とを有している。
モニタデータ受信部２１は、制御部３から送信されるモニタデータを受信する。
切換判定部２２は、受信したモニタデータから現在の製造ばらつきと温度を判断して、回路特性を維持するための素子切換部２３の組み合わせを判定し、素子切換部２３に指示を行う。
切換判定部２２は、受信したモニタデータから現在の製造ばらつきと温度を判断して、回路特性を維持するための素子切換部２３の組み合わせを判定し、素子切換部２３に指示を行う。
素子切換部２３は、アナログ回路２の出力値（アナログデータ）を決定する素子の実質的な有効／無効を切り換えるスイッチを備えており、切換判定部２２の指示通りにスイッチ切換を行う。これにより、素子の特性変化に応じて変化するアナログデータの出力値を補正する。
制御部３は、半導体集積回路１の素子の製造ばらつきと温度のモニタリングを一手に引き受ける。この制御部３は、モニタ結果をデジタルデータ化するモニタデータを生成するモニタデータ生成部３１と素子の補正が必要となるアナログ回路２へモニタデータを送信するモニタデータ送信部３２とを有している。なお、本実施の形態では、一例として全てのアナログ回路２が補正を必要とするものとして説明する。
図２は、制御部の構成を示す図である。
モニタデータ生成部３１は、温度センサ部３３と素子プロセスセンサ部３４とを有しており、モニタデータ送信部３２は、モニタデータ送信同期化部３５を有している。
モニタデータ生成部３１は、温度センサ部３３と素子プロセスセンサ部３４とを有しており、モニタデータ送信部３２は、モニタデータ送信同期化部３５を有している。
温度センサ部３３は、半導体集積回路１の温度を測定し、測定結果の温度情報を出力する。
図３は、温度センサ部の構成の一例を示す図である。
図３は、温度センサ部の構成の一例を示す図である。
温度センサ部３３は、Ｂｉａｓ電圧および基準電位ＶＢＧを生成するＢＧＲ（バンドギャップリファレンス）部３３ａと、温度判定部３３ｂとを有している。
温度判定部３３ｂは、トランジスタＴｒ１０と抵抗Ｒ１とで構成されＢｉａｓ電圧に応じた被測定電位Ｍを出力するためのエミッタ接地増幅回路と、非反転入力端子に基準電位ＶＢＧが入力されボルテージフォロワを構成するオペアンプＯＰ１と、オペアンプＯＰ１の出力端子にこの順番に直列に接続された分圧抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５と、コンパレータＣＭＰ１、ＣＭＰ２、ＣＭＰ３とを有している。
温度判定部３３ｂは、トランジスタＴｒ１０と抵抗Ｒ１とで構成されＢｉａｓ電圧に応じた被測定電位Ｍを出力するためのエミッタ接地増幅回路と、非反転入力端子に基準電位ＶＢＧが入力されボルテージフォロワを構成するオペアンプＯＰ１と、オペアンプＯＰ１の出力端子にこの順番に直列に接続された分圧抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５と、コンパレータＣＭＰ１、ＣＭＰ２、ＣＭＰ３とを有している。
分圧抵抗Ｒ５の他端側はＧＮＤに接続されている。
コンパレータＣＭＰ１、ＣＭＰ２、ＣＭＰ３の各非反転入力端子には、それぞれ被測定電位Ｍが入力される。
コンパレータＣＭＰ１、ＣＭＰ２、ＣＭＰ３の各非反転入力端子には、それぞれ被測定電位Ｍが入力される。
コンパレータＣＭＰ１の反転入力端子には、分圧抵抗Ｒ２、Ｒ３間の基準電位Ａが入力される。コンパレータＣＭＰ２の反転入力端子には、分圧抵抗Ｒ３、Ｒ４間の基準電位Ｂが入力される。コンパレータＣＭＰ３の反転入力端子には、分圧抵抗Ｒ４、Ｒ５間の基準電位Ｃが入力される。このような構成により、基準電位Ａ＞基準電位Ｂ＞基準電位ＣとなるためコンパレータＣＭＰ１、ＣＭＰ２、ＣＭＰ３の順番に高い基準電位が入力される。そして、コンパレータＣＭＰ１、ＣＭＰ２、ＣＭＰ３の各出力値ａ、ｂ、ｃ（０ｏｒ１）の組み合わせが温度信号ｐｒｅ＿Ｔｅｍｐとして出力される。
図４は、温度センサ部の動作を示す図である。
図４に示すように、被測定電位Ｍが基準電位Ｃ未満の領域を低温域と規定する。被測定電位Ｍが基準電位Ｃ以上基準電位Ｂ未満の領域を常温域と規定する。そして、被測定電位Ｍが基準電位Ｂ以上基準電位Ａ以下の場合の領域を高温域と規定する。そして、被測定電位Ｍが基準電位Ａ以上の場合の領域を超高温域と規定する。この温域設定は、分圧抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５の各抵抗値を変えることにより、任意に設定することができる。
図４に示すように、被測定電位Ｍが基準電位Ｃ未満の領域を低温域と規定する。被測定電位Ｍが基準電位Ｃ以上基準電位Ｂ未満の領域を常温域と規定する。そして、被測定電位Ｍが基準電位Ｂ以上基準電位Ａ以下の場合の領域を高温域と規定する。そして、被測定電位Ｍが基準電位Ａ以上の場合の領域を超高温域と規定する。この温域設定は、分圧抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５の各抵抗値を変えることにより、任意に設定することができる。
図５は、温度信号の出力値を示す図である。例えば低温域の場合は、温度信号ｐｒｅ＿Ｔｅｍｐとして「０００」が出力される。
再び図２に戻って説明する。
再び図２に戻って説明する。
素子プロセスセンサ部３４は、測定制御部３４ａと、トランジスタの素子特性を検知するトランジスタ・センサ部３４ｂと、抵抗の素子特性を検知する抵抗センサ部３４ｃと、キャパシタの素子特性を検知する容量センサ部３４ｄとを有している。
測定制御部３４ａは、温度センサ部３３からの温度信号ｐｒｅ＿Ｔｅｍｐと、半導体集積回路１の図示しないＣＰＵ（Central Processing Unit）からのモニタ測定サンプリング時間を得るためおよびモニタデータ送受信の同期を取るための基準となるＣＬＫ（クロック）と、センサ動作時期を指定するためのＴｅｓｔ信号とを受け取りトランジスタ・センサ部３４ｂのモニタデータ測定期間（後述）を規定する測定信号Ｍ＿Ｔｒと、抵抗センサ部３４ｃのモニタデータ測定期間を規定する測定信号Ｍ＿Ｒｅｓと、容量センサ部３４ｄのモニタデータ測定期間を規定する測定信号Ｍ＿Ｃａｐと、データ送受信のタイミングを司るデータ送信信号ｓｅｎｄとを生成し、出力する。
トランジスタ・センサ部３４ｂと抵抗センサ部３４ｃと容量センサ部３４ｄとは、それぞれ各素子の製造ばらつきに応じた特性を検出するものであり、それぞれ温度情報に基づく温度変化等を検出して、常に現在の素子の特性情報を保つセンサ信号ｐｒｅ＿Ｔｒ、ｐｒｅ＿Ｒｅｓ、ｐｒｅ＿Ｃａｐを生成し、モニタデータ送信同期化部３５に出力する。
次に、トランジスタ・センサ部３４ｂと抵抗センサ部３４ｃと容量センサ部３４ｄとの回路構成について説明する。
図６は、トランジスタ・センサ部と抵抗センサ部と容量センサ部の各構成を示す図である。
図６は、トランジスタ・センサ部と抵抗センサ部と容量センサ部の各構成を示す図である。
トランジスタ・センサ部３４ｂは、入力側から出力側に向かってＮＡＮＤゲート５１と、複数（図６では４つ）のインバータ５２、５３、５４、５５と、３ビット（ｎビット）のカウンタ５６とをこの順番に有している。
ＮＡＮＤゲート５１の２つの入力端子には、それぞれ測定信号Ｍ＿Ｔｒとインバータ５５の出力値とが入力される。
カウンタ５６の入力には、インバータ５５の出力値が入力され、リセット＆ホールド端子には、測定信号Ｍ＿Ｔｒが入力される。
カウンタ５６の入力には、インバータ５５の出力値が入力され、リセット＆ホールド端子には、測定信号Ｍ＿Ｔｒが入力される。
トランジスタ・センサ部３４ｂは、Ｍ＿Ｔｒ＝Ｈのとき、インバータ５２、５３、５４、５５が発振器として動作し、カウンタ５６は、その発振数をカウントする。そして、Ｍ＿Ｔｒ＝Ｌのとき発信動作が停止し、カウンタ５６のカウンタ値がリセットされる。そして、この３ビットのカウンタ値が、センサ信号ｐｒｅ＿Ｔｒとして出力されるとともにカウンタ５６にホールドされる。
ここで、トランジスタで構成されているインバータの駆動力が大きいほど、カウンタが速くカウントアップするため、カウンタ５６のカウンタ値は多くなる。
抵抗センサ部３４ｃは、トランジスタ・センサ部３４ｂの構成に加えてＮＡＮＤゲート６１とインバータ６２との間およびインバータ６２、６３、６４、６５間にそれぞれ抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４を有している。抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４は、それぞれ同一の素子特性を有している。
抵抗センサ部３４ｃは、トランジスタ・センサ部３４ｂの構成に加えてＮＡＮＤゲート６１とインバータ６２との間およびインバータ６２、６３、６４、６５間にそれぞれ抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４を有している。抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４は、それぞれ同一の素子特性を有している。
抵抗センサ部３４ｃの動作は、トランジスタ・センサ部３４ｂと同様であるため、その説明を省略する。この抵抗センサ部３４ｃのカウンタ６６のカウンタ値がセンサ信号ｐｒｅ＿Ｒｅｓとして出力される。
容量センサ部３４ｄは、トランジスタ・センサ部３４ｂの構成に加えてＮＡＮＤゲート７１とインバータ７２との間およびインバータ７２、７３、７４、７５間にそれぞれ他端側がグランドに接続されたキャパシタＣ７１、Ｃ７２、Ｃ７３、Ｃ７４を有している。キャパシタＣ７１、Ｃ７２、Ｃ７３、Ｃ７４は、それぞれ同一の素子特性を有している。
容量センサ部３４ｄの動作は、トランジスタ・センサ部３４ｂと同様であるため、その説明を省略する。この容量センサ部３４ｄのカウンタ７６のカウンタ値がセンサ信号ｐｒｅ＿Ｃａｐとして出力される。
次に、モニタデータ送信同期化部３５の構成について説明する。
図７は、モニタデータ送信同期化部の構成を示す図である。
モニタデータ送信同期化部３５は、温度信号ｐｒｅ＿Ｔｅｍｐを入力するフリップフロップＦＦ１と、センサ信号ｐｒｅ＿Ｔｒを入力するフリップフロップＦＦ２と、センサ信号ｐｒｅ＿Ｒｅｓを入力するフリップフロップＦＦ３と、センサ信号ｐｒｅ＿Ｃａｐを入力するフリップフロップＦＦ４と、ＡＮＤ回路で構成されるゲーテッドクロックバッファ３５１とを有している。
図７は、モニタデータ送信同期化部の構成を示す図である。
モニタデータ送信同期化部３５は、温度信号ｐｒｅ＿Ｔｅｍｐを入力するフリップフロップＦＦ１と、センサ信号ｐｒｅ＿Ｔｒを入力するフリップフロップＦＦ２と、センサ信号ｐｒｅ＿Ｒｅｓを入力するフリップフロップＦＦ３と、センサ信号ｐｒｅ＿Ｃａｐを入力するフリップフロップＦＦ４と、ＡＮＤ回路で構成されるゲーテッドクロックバッファ３５１とを有している。
ゲーテッドクロックバッファ３５１の２つの入力端子には、それぞれクロック信号ＣＬＫとデータ送信信号ｓｅｎｄとが入力される。ゲーテッドクロックバッファ３５１はデータ送信信号ｓｅｎｄが入力された状態でクロック信号ＣＬＫが入力されるとフリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４にそれぞれクロック信号ｓｅｎｄ＿ｃｌｋを出力（供給）する。
フリップフロップＦＦ１は、温度信号ｐｒｅ＿Ｔｅｍｐが入力されるとその信号を保持し、クロック信号ｓｅｎｄ＿ｃｌｋが入力されると保持されている信号を温度信号Ｔｅｍｐとして出力する。同様に、フリップフロップＦＦ２は、センサ信号ｐｒｅ＿Ｔｒが入力されるとその信号を保持し、クロック信号ｓｅｎｄ＿ｃｌｋが入力されると保持されている信号をセンサ信号Ｔｒとして出力する。フリップフロップＦＦ３は、センサ信号ｐｒｅ＿Ｒｅｓが入力されるとその信号を保持し、クロック信号ｓｅｎｄ＿ｃｌｋが入力されると保持されている信号をセンサ信号Ｒｅｓとして出力する。フリップフロップＦＦ４は、センサ信号ｐｒｅ＿Ｃａｐが入力されるとその信号を保持し、クロック信号ｓｅｎｄ＿ｃｌｋが入力されると保持されている信号をセンサ信号Ｃａｐとして出力する。
このように、モニタデータ送信同期化部３５は、温度信号Ｔｅｍｐと、センサ信号Ｔｒ、Ｒｅｓ、Ｃａｐとをモニタデータとして各アナログ回路２に出力する。
次に、制御部３のモニタデータ送信動作について説明する。
次に、制御部３のモニタデータ送信動作について説明する。
各素子の製造ばらつきの要因には時間によって変化する（例えば、電位や温度の時間変化による）ものと変化しないものとが存在する。このため素子プロセスセンサ部３４は、これらに対応した動作を行う。
図８は、時間によって変化しない要因における素子の製造ばらつきを検出する場合の制御部の動作波形を示す図である。
この場合は、例えば半導体集積回路１の起動時に一度ばらつきを検出する。具体的には図８に示すように、半導体集積回路１の起動時にＣＰＵから出力されるパワー・オン・リセット信号によってＴｅｓｔ信号がＬｏからＨｉに変化する（時間Ｔ１）。これにより、測定制御部３４ａによって次のクロックの立ち上がりタイミング（時間Ｔ２）に応じて測定信号Ｍ＿Ｔｒ、Ｍ＿Ｒｅｓ、Ｍ＿Ｃａｐの測定が開始される。そしてＴｅｓｔ信号がＨｉからＬｏに変化すると、次のクロックの立ち上がりタイミング（時間Ｔ３）に応じて測定信号Ｍ＿Ｔｒ、Ｍ＿Ｒｅｓ、Ｍ＿Ｃａｐの測定を終了する。また測定終了とともにデータ送信信号ｓｅｎｄがＨｉに変化する（イネーブル出力される）。
この場合は、例えば半導体集積回路１の起動時に一度ばらつきを検出する。具体的には図８に示すように、半導体集積回路１の起動時にＣＰＵから出力されるパワー・オン・リセット信号によってＴｅｓｔ信号がＬｏからＨｉに変化する（時間Ｔ１）。これにより、測定制御部３４ａによって次のクロックの立ち上がりタイミング（時間Ｔ２）に応じて測定信号Ｍ＿Ｔｒ、Ｍ＿Ｒｅｓ、Ｍ＿Ｃａｐの測定が開始される。そしてＴｅｓｔ信号がＨｉからＬｏに変化すると、次のクロックの立ち上がりタイミング（時間Ｔ３）に応じて測定信号Ｍ＿Ｔｒ、Ｍ＿Ｒｅｓ、Ｍ＿Ｃａｐの測定を終了する。また測定終了とともにデータ送信信号ｓｅｎｄがＨｉに変化する（イネーブル出力される）。
その後、素子プロセスセンサ部３４により、それぞれセンサ信号ｐｒｅ＿Ｔｒ、ｐｒｅ＿Ｒｅｓ、ｐｒｅ＿Ｃａｐがモニタデータ送信同期化部３５に出力され、モニタデータ送信同期化部３５で保持される（時間Ｔ４〜）。その後、データ送信信号ｓｅｎｄがＨｉになった後の最初のクロックの立ち上がりのタイミング（時間Ｔ５）に応じてモニタデータ送信同期化部３５により温度信号Ｔｅｍｐおよびセンサ信号Ｔｒ、Ｒｅｓ、Ｃａｐがモニタデータとして一斉に出力（送信）される。
このように、時間によって変化しない素子の製造ばらつきを測定する場合は、定期的にＴｅｓｔ信号を動作させることによって、モニタデータを出力する。
次に、時間によって変化する素子の製造ばらつきの要因の一例として温度を例にとって説明する。
次に、時間によって変化する素子の製造ばらつきの要因の一例として温度を例にとって説明する。
図９は、時間によって変化する要因における素子の製造ばらつきを検出する場合の制御部の動作波形を示す図である。なお、図９は、図８の一部を省略して図示している。
温度によって変化する素子の製造ばらつきを測定する場合は、測定制御部３４ａにより、クロックの立ち上がりのタイミング毎に温度センサ部３３からの温度信号ｐｒｅ＿Ｔｅｍｐの値の変化（状態変化）の有無が判断される。そして、温度信号の値の変化を検出したとき（時間Ｔ６）に、測定信号Ｍ＿Ｔｒ、Ｍ＿Ｒｅｓの測定が開始される。このとき、キャパシタは温度によって特性変化が少ない素子であるため、容量センサ部３４ｄは、測定信号Ｍ＿Ｃａｐに関しては予め測定対象外とする。そして、次のクロックの立ち上がりタイミング（時間Ｔ７）に応じて測定信号の測定を終了する。温度は時間的に変化していくパラメータであるので常時測定する。
温度によって変化する素子の製造ばらつきを測定する場合は、測定制御部３４ａにより、クロックの立ち上がりのタイミング毎に温度センサ部３３からの温度信号ｐｒｅ＿Ｔｅｍｐの値の変化（状態変化）の有無が判断される。そして、温度信号の値の変化を検出したとき（時間Ｔ６）に、測定信号Ｍ＿Ｔｒ、Ｍ＿Ｒｅｓの測定が開始される。このとき、キャパシタは温度によって特性変化が少ない素子であるため、容量センサ部３４ｄは、測定信号Ｍ＿Ｃａｐに関しては予め測定対象外とする。そして、次のクロックの立ち上がりタイミング（時間Ｔ７）に応じて測定信号の測定を終了する。温度は時間的に変化していくパラメータであるので常時測定する。
次に、通信線４について詳しく説明する。
図１０は、通信線の詳細を示す図である。
通信線４は、モニタデータのビット数に応じて設けられた１２本のモニタデータ送受信配線４１とクロックＣＬＫを供給するクロック供給線４２とデータ送信信号ｓｅｎｄを供給するデータ送信信号供給線４３とを備えている。
図１０は、通信線の詳細を示す図である。
通信線４は、モニタデータのビット数に応じて設けられた１２本のモニタデータ送受信配線４１とクロックＣＬＫを供給するクロック供給線４２とデータ送信信号ｓｅｎｄを供給するデータ送信信号供給線４３とを備えている。
各アナログ回路２は、それぞれモニタデータ送受信配線４１を介して制御部３とパラレル接続されている。また、各アナログ回路２は、回路の種類、用途、機能に応じて必要なセンサ信号のみを受信するように接続されている。
次に、アナログ回路２の構成について詳しく説明する。
図１１は、モニタデータ受信部の構成を示す図である。
モニタデータ受信部２１は、温度信号Ｔｅｍｐが入力されるフリップフロップＦＦ１１と、センサ信号Ｔｒが入力されるフリップフロップＦＦ１２と、センサ信号Ｒｅｓが入力されるフリップフロップＦＦ１３と、センサ信号Ｃａｐが入力されるフリップフロップＦＦ１４と、ＡＮＤ回路で構成されるゲーテッドクロックバッファ２１１と、ゲーテッドクロックバッファ２１１の入力側に設けられたフリップフロップＦＦ１５とを有している。
図１１は、モニタデータ受信部の構成を示す図である。
モニタデータ受信部２１は、温度信号Ｔｅｍｐが入力されるフリップフロップＦＦ１１と、センサ信号Ｔｒが入力されるフリップフロップＦＦ１２と、センサ信号Ｒｅｓが入力されるフリップフロップＦＦ１３と、センサ信号Ｃａｐが入力されるフリップフロップＦＦ１４と、ＡＮＤ回路で構成されるゲーテッドクロックバッファ２１１と、ゲーテッドクロックバッファ２１１の入力側に設けられたフリップフロップＦＦ１５とを有している。
フリップフロップＦＦ１５は、その出力側がゲーテッドクロックバッファ２１１の一方の入力端子に接続されており、データ送信信号ｓｅｎｄが入力された状態でクロック信号ＣＬＫが入力されるとデータ受信信号ｒｅｃｅｉｖｅを出力する。
ゲーテッドクロックバッファ２１１は、データ受信信号ｒｅｃｅｉｖｅが入力された状態でクロック信号ＣＬＫが入力されると、フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４にそれぞれクロック信号ｒｅｃｅｉｖｅ＿ｃｌｋを出力する。
フリップフロップＦＦ１１は、温度信号Ｔｅｍｐが入力されるとその信号を保持し、クロック信号ｒｅｃｅｉｖｅ＿ｃｌｋが入力されると保持されている信号を切換判定部２２に出力する。同様に、フリップフロップＦＦ１２は、センサ信号Ｔｒが入力されるとその信号を保持し、クロック信号ｒｅｃｅｉｖｅ＿ｃｌｋが入力されると保持されている信号を切換判定部２２に出力する。フリップフロップＦＦ１３は、センサ信号Ｒｅｓが入力されるとその信号を保持し、クロック信号ｒｅｃｅｉｖｅ＿ｃｌｋが入力されると保持されている信号を切換判定部２２に出力する。フリップフロップＦＦ１４は、センサ信号Ｃａｐが入力されるとその信号を保持し、クロック信号ｓｅｎｄ＿ｃｌｋが入力されると保持されている信号を切換判定部２２に出力する。
次に、モニタデータの送受信タイミングについて説明する。
図１２は、モニタデータの送受信動作を示すタイミングチャートである。なお図１２中「ｐｒｅ＿＊」は、温度信号ｐｒｅ＿Ｔｅｍｐ、センサ信号ｐｒｅ＿Ｔｒ、センサ信号ｐｒｅ＿Ｒｅｓおよびセンサ信号ｐｒｅ＿Ｃａｐを示している。また「ｍｏｎｉｔｏｒ」は、モニタデータを示している。
図１２は、モニタデータの送受信動作を示すタイミングチャートである。なお図１２中「ｐｒｅ＿＊」は、温度信号ｐｒｅ＿Ｔｅｍｐ、センサ信号ｐｒｅ＿Ｔｒ、センサ信号ｐｒｅ＿Ｒｅｓおよびセンサ信号ｐｒｅ＿Ｃａｐを示している。また「ｍｏｎｉｔｏｒ」は、モニタデータを示している。
前述したように、ゲーテッドクロックバッファ３５１にデータ送信信号ｓｅｎｄが入力されると、クロック信号ｓｅｎｄ＿ｃｌｋが出力される（時間Ｔａ１）。それとともに温度信号ｐｒｅ＿Ｔｅｍｐとセンサ信号ｐｒｅ＿Ｔｒと、センサ信号ｐｒｅ＿Ｒｅｓと、センサ信号ｐｒｅ＿Ｃａｐとがモニタデータとして各アナログ回路２に送信される（時間Ｔａ１）。
一方、アナログ回路２側では、フリップフロップＦＦ１５により、時間Ｔａ１から所定時間遅延してデータ受信信号ｒｅｃｅｉｖｅが出力される（時間Ｔａ２）。そして、次のクロックの立ち上がりのタイミングでクロック信号ｒｅｃｅｉｖｅ＿ｃｌｋが出力される（時間Ｔａ３）。
このように、データ送信信号ｓｅｎｄがイネーブル出力されると、モニタデータ送信同期化部３５およびモニタデータ受信部２１が一斉に動作して、更新されたモニタデータの送受信を行う。より詳しくは、モニタデータ送信同期化部３５において、ゲーテッドクロックバッファ３５１を用いてデータ送信信号ｓｅｎｄとクロックＣＬＫのＡＮＤのタイミングでモニタデータを生成するようにしたので、無駄なモニタリングを行うことがない。よって消費電力を低減することができる。また、データ送信信号ｓｅｎｄとクロックＣＬＫとをモニタデータ受信部２１にも供給し、モニタデータ受信部２１において、フリップフロップＦＦ１５を用いてゲーテッドクロックバッファ２１１に所定時間遅延させたデータ受信信号ｒｅｃｅｉｖｅを出力し、ゲーテッドクロックバッファ２１１がクロック信号ｓｅｎｄ＿ｃｌｋに対し、所定時間遅延したクロック信号ｒｅｃｅｉｖｅ＿ｃｌｋを出力するようにしたので、モニタデータの送受信を効率よく行うことができる。
また、データ送信信号ｓｅｎｄはモニタ結果の更新時にのみイネーブル出力されるため、モニタ結果維持のフェーズではむやみにモニタデータ送信同期化部３５およびモニタデータ受信部２１を動作させないようにする。これにより、無駄なクロック充放電を抑制することができる。
次に、アナログ回路２についてＤ／Ａ変換器とアクティブフィルタを例にとって説明する。
図１３は、Ｄ／Ａ変換器を示す回路図である。
図１３は、Ｄ／Ａ変換器を示す回路図である。
Ｄ／Ａ変換器２ａは、モニタデータ受信部２１を構成するＴｒデータ受信部２１ａ、温度データ受信部２１ｂおよび抵抗データ受信部２１ｃと、切換判定部２２を構成するＴｒ素子切換判定部２２ａおよび抵抗素子切換判定部２２ｂと、入力されるＤ／Ａ変換対象のデジタルデータからアナログデータを作成するアナログデータ出力部２３ａとを有している。Ｄ／Ａ変換器２ａには６ビットのデジタルデータが入力される。
Ｔｒデータ受信部２１ａと温度データ受信部２１ｂと抵抗データ受信部２１ｃとは、それぞれモニタデータのうち自己に必要な信号を取り込み（例えばＴｒデータ受信部２１ａはセンサ信号Ｔｒを取り込み）、切換判定部２２の対応する部位（例えばＴｒデータ受信部２１ａはＴｒ素子切換判定部２２ａ）にその信号を送る。
Ｔｒ素子切換判定部２２ａは、受け取った信号の値と、Ｄ／Ａ変換対象のデジタルデータとに基づいて（例えば各デジタル値のＡＮＤをとることによって）アナログデータ出力部２３ａが備えるトランジスタの切換パターン（デジタル値のビット）を決定する。このように、Ｔｒ素子切換判定部２２ａがデジタルモニタデータ受信部を兼ねている。これにより、Ｄ／Ａ変換器２ａの小型化を図ることができる。
抵抗素子切換判定部２２ｂは、受け取った信号の値に基づいてアナログデータ出力部２３ａが備える抵抗の切換パターンを決定する。
アナログデータ出力部２３ａは、それぞれ複数のトランジスタを備え、Ｔｒ素子切換判定部２２ａにより決定された切換パターンによってこれらのトランジスタのｏｎ／ｏｆｆを切り換える素子切換部２３１〜２３６と、複数の抵抗を備え、抵抗素子切換判定部２２ｂからの切換パターンによってこれらの抵抗を切り換えるスイッチを備える素子切換部２３７とを有している。
アナログデータ出力部２３ａは、それぞれ複数のトランジスタを備え、Ｔｒ素子切換判定部２２ａにより決定された切換パターンによってこれらのトランジスタのｏｎ／ｏｆｆを切り換える素子切換部２３１〜２３６と、複数の抵抗を備え、抵抗素子切換判定部２２ｂからの切換パターンによってこれらの抵抗を切り換えるスイッチを備える素子切換部２３７とを有している。
素子切換部２３１〜２３６は、それぞれデジタルデータの各ビットのデジタル値をアナログ値に変換するために設けられており、素子切換部２３１がデジタルデータの最上位のビット（６ビット目）に対応しており、以下順番に下位のビットに対応している。そして、素子切換部２３６がデジタルデータの最下位のビット（１ビット目）に対応している。
図１４は、切換判定部と素子切換部の切換対象となる各素子との関係を示す図である。
素子切換部２３１は、上記デジタルデータの最上位のビットに所望のデータ値が入ってきた場合にデフォルトでＯｎ状態になるトランジスタＴｒ１と、Ｔｒ素子切換判定部２２ａの切換パターンに応じてＯｎ／Ｏｆｆし、アナログ出力値を調整する３つのトランジスタＴｒ２、Ｔｒ３およびＴｒ４を備えている。ここで、トランジスタＴｒ４は、トランジスタＴｒ２の４倍（トランジスタＴｒ３の２倍）の駆動力を有している。
素子切換部２３１は、上記デジタルデータの最上位のビットに所望のデータ値が入ってきた場合にデフォルトでＯｎ状態になるトランジスタＴｒ１と、Ｔｒ素子切換判定部２２ａの切換パターンに応じてＯｎ／Ｏｆｆし、アナログ出力値を調整する３つのトランジスタＴｒ２、Ｔｒ３およびＴｒ４を備えている。ここで、トランジスタＴｒ４は、トランジスタＴｒ２の４倍（トランジスタＴｒ３の２倍）の駆動力を有している。
なお、素子切換部２３２〜２３６は、素子切換部２３１と同様の構成をなしているためその説明を省略する。
素子切換部２３７は、一端側がＧＮＤに接続され、抵抗素子切換判定部２２ｂの切換対象とならないデフォルト抵抗Ｒ１１と、デフォルト抵抗Ｒ１１にこの順番に直列接続された３つの負荷抵抗Ｒ１２、Ｒ１３、Ｒ１４と、負荷抵抗Ｒ１２、Ｒ１３、Ｒ１４に対応してそれぞれ設けられ、抵抗素子切換判定部２２ｂの切換パターンに応じてＯｎ／ＯｆｆするスイッチＳｗ１、Ｓｗ２、Ｓｗ３とを備えている。デフォルト抵抗Ｒ１１および負荷抵抗Ｒ１２、Ｒ１３、Ｒ１４の素子特性は、それぞれ抵抗センサ部３４ｃの抵抗Ｒ６１〜Ｒ６４と同様の素子特性を備えている。Ｒ１４の他端側は、トランジスタＴｒ１〜Ｔｒ４の各エミッタに接続されている。スイッチＳｗ１〜Ｓｗ３がそれぞれＯｎ／Ｏｆｆすることにより、素子切換部２３７の抵抗値が変化する。
素子切換部２３７は、一端側がＧＮＤに接続され、抵抗素子切換判定部２２ｂの切換対象とならないデフォルト抵抗Ｒ１１と、デフォルト抵抗Ｒ１１にこの順番に直列接続された３つの負荷抵抗Ｒ１２、Ｒ１３、Ｒ１４と、負荷抵抗Ｒ１２、Ｒ１３、Ｒ１４に対応してそれぞれ設けられ、抵抗素子切換判定部２２ｂの切換パターンに応じてＯｎ／ＯｆｆするスイッチＳｗ１、Ｓｗ２、Ｓｗ３とを備えている。デフォルト抵抗Ｒ１１および負荷抵抗Ｒ１２、Ｒ１３、Ｒ１４の素子特性は、それぞれ抵抗センサ部３４ｃの抵抗Ｒ６１〜Ｒ６４と同様の素子特性を備えている。Ｒ１４の他端側は、トランジスタＴｒ１〜Ｔｒ４の各エミッタに接続されている。スイッチＳｗ１〜Ｓｗ３がそれぞれＯｎ／Ｏｆｆすることにより、素子切換部２３７の抵抗値が変化する。
次に、Ｔｒ素子切換判定部２２ａおよび抵抗素子切換判定部２２ｂの判定動作について説明する。
Ｔｒ素子切換判定部２２ａおよび抵抗素子切換判定部２２ｂは、温度信号Ｔｅｍｐに応じてそれぞれ予め用意された変換テーブルに基づいて判定をする。この変換テーブルは、素子切換部２３１〜２３７に対してそれぞれ設けられる。
Ｔｒ素子切換判定部２２ａおよび抵抗素子切換判定部２２ｂは、温度信号Ｔｅｍｐに応じてそれぞれ予め用意された変換テーブルに基づいて判定をする。この変換テーブルは、素子切換部２３１〜２３７に対してそれぞれ設けられる。
以下、素子切換部２３１を例にとって説明する。
図１５は、変換テーブルを示す図である。
変換テーブル２３８は、常温域の場合に使用するテーブルである。
図１５は、変換テーブルを示す図である。
変換テーブル２３８は、常温域の場合に使用するテーブルである。
変換テーブル２３８には、受信データ、Ｄ５、ｄｅｆａｕｌｔ、ｘ４、ｘ２およびｘ１の欄が設けられている。各欄の横方向に並べられた情報同士が互いに関連づけられている。
受信データの欄には、さらにＴｅｍｐ、Ｔｒの欄が設けられている。
Ｔｅｍｐの欄には、温度信号Ｔｅｍｐの３ビットの値が設定される。なお、「ＸＸＸ」は、素子切換判定部２２ａにおいて受信データが無視される場合を示している。
Ｔｅｍｐの欄には、温度信号Ｔｅｍｐの３ビットの値が設定される。なお、「ＸＸＸ」は、素子切換判定部２２ａにおいて受信データが無視される場合を示している。
Ｔｒの欄には、センサ信号Ｔｒの３ビットの値が設定される。
Ｄ５の欄には、デジタルデータの６ビット目の値が設定される。図１５では、６ビット目の値が「０」の場合は、温度信号Ｔｅｍｐ、センサ信号Ｔｒの情報にかかわらずトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４はいずれもＯｆｆが設定され、スイッチングを行わないよう設定されている。
Ｄ５の欄には、デジタルデータの６ビット目の値が設定される。図１５では、６ビット目の値が「０」の場合は、温度信号Ｔｅｍｐ、センサ信号Ｔｒの情報にかかわらずトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４はいずれもＯｆｆが設定され、スイッチングを行わないよう設定されている。
ｄｅｆａｕｌｔの欄は、デジタルデータを受信していない場合には「Ｏｆｆ」が設定され、デジタルデータを受信した場合には「Ｏｎ」が設定されている。
ｘ４、ｘ２、ｘ１の欄は、それぞれ受信したセンサ信号Ｔｒの３ビット目、２ビット目、１ビット目に対応して素子切換部２３１の駆動力を変更するようにトランジスタのスイッチングパターンが設定される。
ｘ４、ｘ２、ｘ１の欄は、それぞれ受信したセンサ信号Ｔｒの３ビット目、２ビット目、１ビット目に対応して素子切換部２３１の駆動力を変更するようにトランジスタのスイッチングパターンが設定される。
ここで、変換テーブル２３８では、センサ信号Ｔｒの３ビットの値が大きいほど、トランジスタ素子の駆動力が大きくなっていることを示しているため、Ｏｎするトランジスタの駆動力を小さくするようにスイッチングパターンを設定している。それにより、素子切換部２３１としての全体のトランジスタの駆動力を一定にしている。逆に、センサ信号Ｔｒの３ビットの値が小さいほど、トランジスタ素子の駆動力が小さくなっていることを示しているため、Ｏｎするトランジスタの駆動力を大きくするようにスイッチングパターンを設定している。
Ｔｒ素子切換判定部２２ａは、この変換テーブル２３８に基づいて、トランジスタＴｒ１〜Ｔｒ４のスイッチングを指示する。具体的には、変換テーブル２３８のｘ４の欄の設定に応じてトランジスタＴｒ４をＯｎ／Ｏｆｆし、ｘ２の欄の設定に応じてトランジスタＴｒ３をＯｎ／Ｏｆｆし、ｘ１の欄の設定に応じてトランジスタＴｒ２をＯｎ／Ｏｆｆする。
このようにすることで、ばらつき情報を外から得られるようになるため、バイアスは必要なくなる。そのため、従来に比べ、トランジスタサイズを非常に小さくすることができ、結果として、アナログデータ出力部２３ａを非常に小さくすることができる。
次に、他の温域の変換テーブルについて説明する。
図１６は、他の温域での変換テーブルを示す図であり、図１６（ａ）は、低温域での変換テーブルを示す図であり、図１６（ｂ）は、高温域での変換テーブルを示す図であり、図１６（ｃ）は、超高温域での変換テーブルを示す図である。
図１６は、他の温域での変換テーブルを示す図であり、図１６（ａ）は、低温域での変換テーブルを示す図であり、図１６（ｂ）は、高温域での変換テーブルを示す図であり、図１６（ｃ）は、超高温域での変換テーブルを示す図である。
低温域の場合、常温域に比べてセンサ信号Ｔｒの３ビットの値に、実際のトランジスタ素子の駆動力の情報よりも大きな値がでてしまうため、これを補うように、センサ信号Ｔｒの上位２ビットの値が「０」の場合、最下位ビットの値にかかわらずトランジスタＴｒ２〜Ｔｒ４をＯｎし、かつ、センサ信号Ｔｒの値が最大「１１１」の場合でもトランジスタＴｒ２をＯｎするよう変換テーブル２３８ａを設定する。
高温域の場合、常温域に比べてセンサ信号Ｔｒの３ビットの値に、実際のトランジスタ素子の駆動力の情報よりも小さな値がでてしまうため、これを補うように、センサ信号Ｔｒの上位２ビットの値が「１」の場合、最下位ビットの値にかかわらずトランジスタＴｒ２〜Ｔｒ４をＯｆｆし、かつ、センサ信号Ｔｒの値が最小「０００」の場合でもトランジスタＴｒ２をＯｆｆするよう変換テーブル２３８ｂを設定する。
超高温域の場合、素子破壊の危険があり、装置の信頼性を確保するため、受信されるデジタルデータＤ５、センサ信号Ｔｒの値にかかわらず、全てのトランジスタＴｒ１〜Ｔｒ４をＯｆｆするよう変換テーブル２３８ｃを設定する。
これらのテーブルを温度に応じて使い分けることで、温度変化に対しても正確な補正を行うことができる。
次にアクティブフィルタについて説明する。なお、Ｄ／Ａ変換器２ａと同様の機能を備える部分については同じ符号を付す。
次にアクティブフィルタについて説明する。なお、Ｄ／Ａ変換器２ａと同様の機能を備える部分については同じ符号を付す。
図１７は、アクティブフィルタの回路構成を示す図である。
アクティブフィルタ２ｂのモニタデータ受信部２１は、温度信号Ｔｅｍｐを受信する温度データ受信部２１ｄとセンサ信号Ｒｅｓを受信する抵抗データ受信部２１ｅとセンサ信号Ｃａｐを受信する容量データ受信部２１ｆとを有している。
アクティブフィルタ２ｂのモニタデータ受信部２１は、温度信号Ｔｅｍｐを受信する温度データ受信部２１ｄとセンサ信号Ｒｅｓを受信する抵抗データ受信部２１ｅとセンサ信号Ｃａｐを受信する容量データ受信部２１ｆとを有している。
アクティブフィルタ２ｂの切換判定部２２は、アナログデータ出力部２３ｂの容量素子（後述）を切り換える容量素子切換判定部２２ｃと抵抗素子を切り換える抵抗素子切換判定部２２ｄとを有している。
アナログデータ出力部２３ｂは、積分器を構成するオペアンプＯＰ２と素子切換部２３９と素子切換部２４０とを有している。このアナログデータ出力部２３ｂは、電圧ＶＩＮにローパスフィルタを施し電圧ＶＯＵＴを出力する。
図１８は、アクティブフィルタの素子切換部の詳細を示す図である。
素子切換部２３９は、容量素子切換判定部２２ｃの切換対象とならないキャパシタＣｉ１と、キャパシタＣｉ１に並列接続された３つのキャパシタＣｉ２、Ｃｉ３、Ｃｉ４と、キャパシタＣｉ２、Ｃｉ３、Ｃｉ４に対応してそれぞれ設けられ、容量素子切換判定部２２ｃの切換パターンに応じてＯｎ／Ｏｆｆし、素子切換部２３９の容量値を調整する３つのスイッチＳｗ１１、Ｓｗ１２、Ｓｗ１３とを備えている。キャパシタＣｉ１〜Ｃｉ４は、それぞれ容量センサ部３４ｄのキャパシタＣ７１〜Ｃ７４と同様の素子特性を備えている。
素子切換部２３９は、容量素子切換判定部２２ｃの切換対象とならないキャパシタＣｉ１と、キャパシタＣｉ１に並列接続された３つのキャパシタＣｉ２、Ｃｉ３、Ｃｉ４と、キャパシタＣｉ２、Ｃｉ３、Ｃｉ４に対応してそれぞれ設けられ、容量素子切換判定部２２ｃの切換パターンに応じてＯｎ／Ｏｆｆし、素子切換部２３９の容量値を調整する３つのスイッチＳｗ１１、Ｓｗ１２、Ｓｗ１３とを備えている。キャパシタＣｉ１〜Ｃｉ４は、それぞれ容量センサ部３４ｄのキャパシタＣ７１〜Ｃ７４と同様の素子特性を備えている。
容量素子切換判定部２２ｃには、変換テーブル２３８と同様の構成をなす変換テーブルが設けられており、容量素子切換判定部２２ｃは、この変換テーブルに基づいて、Ｔｒ素子切換判定部２２ａと同様にスイッチＳｗ１１〜Ｓｗ１３のスイッチングパターンを指示する。
素子切換部２４０は、一端側がオペアンプＯＰ２の反転入力端子に接続され、抵抗素子切換判定部２２ｄの切換対象とならないデフォルト抵抗Ｒ２１と、デフォルト抵抗Ｒ２１にこの順番に直列接続された３つの負荷抵抗Ｒ２２、Ｒ２３、Ｒ２４と、負荷抵抗Ｒ２２、Ｒ２３、Ｒ２４に対応してそれぞれ設けられ、抵抗素子切換判定部２２ｄの切換パターンに応じてＯｎ／ＯｆｆするスイッチＳｗ２１、Ｓｗ２２、Ｓｗ２３とを備えている。負荷抵抗Ｒ２４の他端側には、電圧ＶＩＮが印加される。スイッチＳｗ２１〜Ｓｗ２３がそれぞれＯｎ／Ｏｆｆすることにより、素子切換部２４０の抵抗値が変化する。
ここでフィルタの時定数Ｔｅｆｆは、素子切換部２３９の出力値をＣｉ、素子切換部２４０の出力値をＲｉとしたとき次式（２）で求められる。
Ｔｅｆｆ＝Ｒｉ×Ｃｉ・・・（２）
ここでＲｉとＣｉとの素子ばらつきおよび温度特性に関連性がないため、通常なら特性の悪化が増幅されるが、モニタデータに基づいてスイッチを切り換えることにより、特性維持することができる。
Ｔｅｆｆ＝Ｒｉ×Ｃｉ・・・（２）
ここでＲｉとＣｉとの素子ばらつきおよび温度特性に関連性がないため、通常なら特性の悪化が増幅されるが、モニタデータに基づいてスイッチを切り換えることにより、特性維持することができる。
また、モニタデータが外部から得られるため、異種の素子（負荷抵抗Ｒ２１〜Ｒ２４とキャパシタＣｉ１〜Ｃｉ４）を使用できる。それによって、この例ではサンプリングの必要性を無くし、不必要になったノイズ除去の仕組みを省略することができる。
以上説明したように、半導体集積回路１によれば、制御部３が大量のモニタデータをデジタルデータ化し、転送するようにしたため、従来に比べノイズの影響によりデータ誤差が生じにくく、制御部３から複数のアナログ回路２に正確な測定結果を供給することができる。よって、各アナログ回路２の素子特性の変動に対する補正を一手に行うことができる。
これにより、製造ばらつきや温度変化を補正する仕組みを各アナログ回路２に個別に挿入する必要がなく、回路面積の小さい簡易な構成の素子切換部を設置するだけでよいので、各アナログ回路２の小型化、消費電力の低減を図ることができる。
アナログ回路の種類によっては、補正部だけで９０％以上の面積を占めるものも存在する。また、補正の仕組みが消費していた電力が、回路全体の５０％を超えるものも存在する。アナログ回路を数多く搭載するＬＳＩやアナログ回路に占める補正部の割合が大きいものに対して本発明を適用する効果は大きい。
また、制御部３と各アナログ回路２間とをパラレル接続し、モニタデータ送信同期化部３５が、モニタデータをパラレル出力するようにして、このモニタデータを受け渡すようにしたので、モニタデータ更新時に一斉かつ高速にモニタデータを送信することができる。
また、本実施の形態では、補正対象の素子としてトランジスタと抵抗と容量とを用いた例について説明したが、本発明に適用することができる素子はこれに限定されず、例えばダイオード、バイポーラ、インダクタ等にも適用することができる。
また、本実施の形態ではアナログ回路２としてＤ／Ａ変換器およびアクティブフィルタを例示したが本発明に適用することができる他のアナログ回路として例えばＡ／Ｄ変換回路のＳ／Ｈ（サンプル＆ホールド）回路、電流源等が挙げられる。
次に、第２の実施の形態の半導体集積回路について説明する。
以下、第２の実施の形態の半導体集積回路について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
以下、第２の実施の形態の半導体集積回路について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第２の実施の形態の半導体集積回路は、各アナログ回路と制御部との通信方法が第１の実施の形態と異なっている。
図１９は、第２の実施の形態の半導体集積回路の各アナログ回路と制御部との接続を示す図である。
図１９は、第２の実施の形態の半導体集積回路の各アナログ回路と制御部との接続を示す図である。
第２の実施の形態の半導体集積回路１ａは、各アナログ回路２０と制御部３０とが通信線４０によってループ状に接続されている。
第２の実施の形態の通信線４０は、モニタデータを転送するデータバス４４と通知信号（後述）を転送する通知信号線４５とを有している。
第２の実施の形態の通信線４０は、モニタデータを転送するデータバス４４と通知信号（後述）を転送する通知信号線４５とを有している。
データバス４４はシリアルバスであり、モニタデータのシリアル転送路を構成している。
通知信号線４５は、規定された通信プロトコルを用いて、各アナログ回路２０のモニタデータ受信部にモニタデータを認識させるための通知信号バスである。通信プロトコルを規定しておくことで、各アナログ回路２０のモニタデータ受信部にてデータの誤認識を防止することができる。
通知信号線４５は、規定された通信プロトコルを用いて、各アナログ回路２０のモニタデータ受信部にモニタデータを認識させるための通知信号バスである。通信プロトコルを規定しておくことで、各アナログ回路２０のモニタデータ受信部にてデータの誤認識を防止することができる。
また、半導体集積回路１ａは、通信方法の変更に伴う各アナログ回路２０のモニタデータ受信部の構成および制御部３０のモニタデータ送信同期化部の構成が第１の実施の形態と異なっている。
図２０は、第２の実施の形態のモニタデータ送信同期化部の回路構成を示す図である。
モニタデータ送信同期化部３５０は、通信制御部３５２とモニタデータ格納用レジスタ３５３とデータバス用レジスタ３５４と通知信号用レジスタ３５５とを有している。
モニタデータ送信同期化部３５０は、通信制御部３５２とモニタデータ格納用レジスタ３５３とデータバス用レジスタ３５４と通知信号用レジスタ３５５とを有している。
通信制御部３５２は、モニタデータ格納用レジスタ３５３とデータバス用レジスタ３５４と通知信号用レジスタ３５５とを制御している。
モニタデータ格納用レジスタ３５３は、モニタデータ送信同期化部３５に入力されるセンサ信号Ｔｒを格納するＴｒ格納用レジスタ３５３ａとセンサ信号Ｒｅｓを格納するＲｅｓ格納用レジスタ３５３ｂとセンサ信号Ｃａｐを格納するＣａｐ格納用レジスタ３５３ｃと温度信号Ｔｅｍｐを格納するＴｅｍｐ格納用レジスタ３５３ｄとを有している。
モニタデータ格納用レジスタ３５３は、モニタデータ送信同期化部３５に入力されるセンサ信号Ｔｒを格納するＴｒ格納用レジスタ３５３ａとセンサ信号Ｒｅｓを格納するＲｅｓ格納用レジスタ３５３ｂとセンサ信号Ｃａｐを格納するＣａｐ格納用レジスタ３５３ｃと温度信号Ｔｅｍｐを格納するＴｅｍｐ格納用レジスタ３５３ｄとを有している。
データバス用レジスタ３５４には、データバス４４を介してモニタデータを送信する際にモニタデータ格納用レジスタ３５３のデータが格納される。
通知信号用レジスタ３５５には、通知信号が格納される。
通知信号用レジスタ３５５には、通知信号が格納される。
図２１は、第２の実施の形態のモニタデータ受信部の回路構成を示す図である。
モニタデータ受信部２１０は、通信制御部２１２と、データバス用レジスタ２１３と、通知信号用レジスタ２１４と、モニタデータ格納用レジスタ２１５とを有している。
モニタデータ受信部２１０は、通信制御部２１２と、データバス用レジスタ２１３と、通知信号用レジスタ２１４と、モニタデータ格納用レジスタ２１５とを有している。
通信制御部２１２は、データバス用レジスタ２１３と通知信号用レジスタ２１４とモニタデータ格納用レジスタ２１５とを制御している。
データバス用レジスタ２１３は、データバス用レジスタ３５４に対応して設けられており、データバス用レジスタ３５４からデータバス４４を介して送信されたモニタデータを格納する。
データバス用レジスタ２１３は、データバス用レジスタ３５４に対応して設けられており、データバス用レジスタ３５４からデータバス４４を介して送信されたモニタデータを格納する。
通知信号用レジスタ２１４は、通知信号用レジスタ３５５に対応して設けられており、通知信号用レジスタ３５５から送信された通知信号を格納する。
モニタデータ格納用レジスタ２１５は、通知信号用レジスタ２１４に格納される通知信号の値に応じてデータバス用レジスタ２１３から書き込まれるモニタデータを保持する。
モニタデータ格納用レジスタ２１５は、通知信号用レジスタ２１４に格納される通知信号の値に応じてデータバス用レジスタ２１３から書き込まれるモニタデータを保持する。
次に、制御部３０から各アナログ回路２０へのモニタデータの送受信方法について説明する。
図２２および図２３は、プロセス・温度センサ部のモニタデータ送信動作を示す図である。
図２２および図２３は、プロセス・温度センサ部のモニタデータ送信動作を示す図である。
本実施の形態では、データバス用レジスタ３５４および通知信号用レジスタ３５５の図２２中一番左側のレジスタをＭＳＢ（Most Significant Bit）といい、一番右側のレジスタをＬＳＢ（Least Significant Bit）という。
まず、通信制御部３５２は、通知信号用レジスタ３５５の全てのレジスタの値を「０」に初期化する。
次に、図２２（ａ）に示すように、通信制御部３５２は、モニタデータ更新と同時に、モニタデータ格納用レジスタ３５３に格納されているモニタデータをデータバス用レジスタ３５４に転送し、通知信号用レジスタ３５５のＬＳＢに「１」を書き込む（初期状態）。
次に、図２２（ａ）に示すように、通信制御部３５２は、モニタデータ更新と同時に、モニタデータ格納用レジスタ３５３に格納されているモニタデータをデータバス用レジスタ３５４に転送し、通知信号用レジスタ３５５のＬＳＢに「１」を書き込む（初期状態）。
次に、図２２（ｂ）に示すように、通信制御部３５２にスキャンクロックＳＣＬＫが入力されると、データバス用レジスタ３５４に格納されているモニタデータと通知信号用レジスタ２１４に格納されている通知信号とを１ビットずつ上位にずらす。その結果、データバス用レジスタ３５４のＭＳＢに格納されているモニタデータ１ビット分のデータと通知信号用レジスタ３５５のＭＳＢに格納されている通知信号１ビット分とが、制御部３０の一端側に接続されたアナログ回路２０（以下、一端側アナログ回路２０という）のモニタデータ受信部２１０に送信される。このとき、制御部３０の他端側に接続されたアナログ回路２０（以下、他端側アナログ回路２０）から不明なデータ「Ｘ」がデータバス４４を介してデータバス用レジスタ３５４に書き込まれる。また、他端側アナログ回路２０から１ビット分の通知信号「０」が通知信号線４５を介して通知信号用レジスタ３５５に書き込まれる。
モニタデータ格納用レジスタ３５３は、データ送信中もモニタデータを保持し続ける。
このようにスキャンクロックＳＣＬＫが入力される度にデータバス用レジスタ３５４のＭＳＢに格納されているモニタデータの１ビット分のデータと通知信号用レジスタ３５５のＭＳＢに格納されている通知信号１ビット分とが、一端側アナログ回路２０に送信され、他端側アナログ回路２０からデータバス用レジスタ３５４のＬＳＢにモニタデータの１ビット分のデータが書き込まれ、通知信号用レジスタ３５５のＬＳＢに通知信号１ビット分が書き込まれる。
このようにスキャンクロックＳＣＬＫが入力される度にデータバス用レジスタ３５４のＭＳＢに格納されているモニタデータの１ビット分のデータと通知信号用レジスタ３５５のＭＳＢに格納されている通知信号１ビット分とが、一端側アナログ回路２０に送信され、他端側アナログ回路２０からデータバス用レジスタ３５４のＬＳＢにモニタデータの１ビット分のデータが書き込まれ、通知信号用レジスタ３５５のＬＳＢに通知信号１ビット分が書き込まれる。
その後、図２３（ａ）および図２３（ｂ）に示すように、通知信号用レジスタ３５５のＭＳＢに「１」が格納されているときに通信制御部３５２にスキャンクロックＳＣＬＫが入力されると、データバス用レジスタ３５４のＭＳＢに格納されているモニタデータ１ビット分のデータと通知信号用レジスタ３５５のＭＳＢに格納されている１ビット分の通知信号「１」とが、一端側アナログ回路２０に送信されるとともに、他端側アナログ回路２０から入力された１ビット分の通知信号「１」が、通知信号用レジスタ３５５のＬＳＢに書き込まれる。これにより、通信制御部３５２が更新されたモニタデータの通信が終了したと判断し、モニタデータの転送を終了する。
図２４および図２５は、モニタデータ受信部の動作を示す図である。
図２４（ａ）に示すように、モニタデータ受信部２１０のモニタデータ格納用レジスタ２１５には、更新前のモニタデータ「Ｑ」が格納されている。
図２４（ａ）に示すように、モニタデータ受信部２１０のモニタデータ格納用レジスタ２１５には、更新前のモニタデータ「Ｑ」が格納されている。
通信制御部２１２は、スキャンクロックＳＣＬＫが入力される度に１ビットずつモニタデータ１ビット分のデータと通知信号１ビット分とを受信する。
図２４（ｂ）および図２５（ａ）に示すように、スキャンクロックＳＣＬＫが入力される度にデータバス用レジスタ２１３のＭＳＢに格納されているモニタデータの１ビット分のデータと通知信号用レジスタ２１４に格納されている通知信号１ビット分とが１ビットずつ、隣接する通信制御部（通信制御部２１２または通信制御部３５２）に送信される。
図２４（ｂ）および図２５（ａ）に示すように、スキャンクロックＳＣＬＫが入力される度にデータバス用レジスタ２１３のＭＳＢに格納されているモニタデータの１ビット分のデータと通知信号用レジスタ２１４に格納されている通知信号１ビット分とが１ビットずつ、隣接する通信制御部（通信制御部２１２または通信制御部３５２）に送信される。
そして、図２４（ｂ）に示すように、通知信号用レジスタ２１４のＬＳＢに１ビット分の通知信号「１」が書き込まれると、データバス用レジスタ２１３からモニタデータ格納用レジスタ２１５にデータを一斉に格納し、モニタデータを更新する。通知信号用レジスタ２１４のＬＳＢに１が書き込まれない限り、モニタデータ格納用レジスタ２１５の中身が書き換わることはない。
この第２の実施の形態の半導体集積回路１ａによれば、第１の実施の形態の半導体集積回路１と同様の効果が得られる。
そして、第２の実施の形態の半導体集積回路１ａによれば、さらに、各素子のモニタデータ送受信プロトコルを標準化し、各アナログ回路２０にモニタデータ受信部２１０を設けてデータバス（シリアルバス）で転送するようにしたので、モニタデータのデータ量が増大してもバスの本数を増加させることなくデータ送受信を行うことができる。よって、例えば信号配線チャネルの空きチャネルを他の用途に用いることができる。
そして、第２の実施の形態の半導体集積回路１ａによれば、さらに、各素子のモニタデータ送受信プロトコルを標準化し、各アナログ回路２０にモニタデータ受信部２１０を設けてデータバス（シリアルバス）で転送するようにしたので、モニタデータのデータ量が増大してもバスの本数を増加させることなくデータ送受信を行うことができる。よって、例えば信号配線チャネルの空きチャネルを他の用途に用いることができる。
以上、本発明の半導体集積回路を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
（付記１） 制御対象となる複数のアナログ回路の素子特性の変化に応じて前記アナログ回路の補正を行う半導体集積回路において、
複数の素子の特性を補正するデジタルのモニタデータを出力する制御部と、
複数のアナログ回路と、
前記モニタデータの中から前記アナログ回路に用いられている素子に関する前記モニタデータのみを受信する受信部と、
受信した前記モニタデータに基づいて、前記アナログ回路の前記素子の特性を補正する特性補正部とを有し、
前記制御部と前記複数のアナログ回路とが別個に設けられている、
ことを特徴とする半導体集積回路。
（付記１） 制御対象となる複数のアナログ回路の素子特性の変化に応じて前記アナログ回路の補正を行う半導体集積回路において、
複数の素子の特性を補正するデジタルのモニタデータを出力する制御部と、
複数のアナログ回路と、
前記モニタデータの中から前記アナログ回路に用いられている素子に関する前記モニタデータのみを受信する受信部と、
受信した前記モニタデータに基づいて、前記アナログ回路の前記素子の特性を補正する特性補正部とを有し、
前記制御部と前記複数のアナログ回路とが別個に設けられている、
ことを特徴とする半導体集積回路。
（付記２） 前記制御部は、当該半導体集積回路の温度を検出する温度センサ部と、前記複数の素子の製造ばらつきをそれぞれ計測する素子プロセスセンサ部と、前記素子の製造ばらつきを示すデータと前記温度を示すデータとを前記モニタデータとして送信する送信部とを有することを特徴とする付記１記載の半導体集積回路。
（付記３） 前記素子プロセスセンサ部は、計測用信号を出力する測定制御部と、前記計測用信号に基づいて、前記素子の製造ばらつきを計測する複数の素子センサ部と、を有することを特徴とする付記２記載の半導体集積回路。
（付記４） 前記素子センサ部は、所定期間での前記素子の信号伝達速度をカウント値に換算し、前記カウント値を前記素子の製造ばらつきを示すデータとして出力することを特徴とする付記３記載の半導体集積回路。
（付記５） 前記測定制御部は、前記温度センサ部により検出された温度変化に応じて、前記計測用信号を出力することを特徴とする付記３記載の半導体集積回路。
（付記６） 前記アナログ回路は、当該アナログ回路の出力値を段階的に切り換える複数の素子を有し、
前記特性補正部は、前記モニタデータに含まれるデジタル値に基づいて、前記複数の素子のうち、切り換える素子を判定する切換判定部と、前記切換判定部の判定により、前記複数の素子の実質的な導通状態を切り換える素子切換部を有することを特徴とする付記１記載の半導体集積回路。
（付記６） 前記アナログ回路は、当該アナログ回路の出力値を段階的に切り換える複数の素子を有し、
前記特性補正部は、前記モニタデータに含まれるデジタル値に基づいて、前記複数の素子のうち、切り換える素子を判定する切換判定部と、前記切換判定部の判定により、前記複数の素子の実質的な導通状態を切り換える素子切換部を有することを特徴とする付記１記載の半導体集積回路。
（付記７） 前記切換判定部は、前記モニタデータに含まれる温度を示すデータの値に応じて前記モニタデータに含まれるデジタル値と切り換える素子との関係が変化する複数のテーブルを有し、
前記切換判定部は、前記モニタデータに含まれる前記温度を示すデータの値に応じて用いる前記テーブルを選択し、選択された前記テーブルと、前記モニタデータに含まれるデジタル値とによって前記判定を行うことを特徴とする付記６記載の半導体集積回路。
前記切換判定部は、前記モニタデータに含まれる前記温度を示すデータの値に応じて用いる前記テーブルを選択し、選択された前記テーブルと、前記モニタデータに含まれるデジタル値とによって前記判定を行うことを特徴とする付記６記載の半導体集積回路。
（付記８） 前記複数のアナログ回路がそれぞれデータ完了通知信号用の通知信号線および１本のデータバスでループ接続され、前記制御部は、データ完了通知信号とともに前記モニタデータを前記データバスを介して１ビットずつ隣接する前記アナログ回路のバッファにシリアルデータ送信し、前記各アナログ回路は、前記データ完了通知信号を受信すると、前記バッファに格納された前記モニタデータをまとめて受信することを特徴とする付記１記載の半導体集積回路。
１、１ａ 半導体集積回路
２、２０ アナログ回路
２ａ Ｄ／Ａ変換器
２ｂ アクティブフィルタ
３、３０ 制御部
４、４０ 通信線
２１、２１０ モニタデータ受信部
２１ａ Ｔｒデータ受信部
２１ｂ、２１ｄ 温度データ受信部
２１ｃ、２１ｅ 抵抗データ受信部
２１ｆ 容量データ受信部
２２ 切換判定部
２２ａ Ｔｒ素子切換判定部
２２ｂ、２２ｄ 抵抗素子切換判定部
２２ｃ 容量素子切換判定部
２３ 素子切換部
２３ａ、２３ｂ アナログデータ出力部
３１ モニタデータ生成部
３２ モニタデータ送信部
３３ 温度センサ部
３３ａ ＢＧＲ部
３３ｂ 温度判定部
３４ 素子プロセスセンサ部
３４ａ 測定制御部
３４ｂ トランジスタ・センサ部
３４ｃ 抵抗センサ部
３４ｄ 容量センサ部
３５、３５０ モニタデータ送信同期化部
４１ モニタデータ送受信配線
４２ クロック供給線
４３ データ送信信号供給線
４４ データバス
４５ 通知信号線
５１、６１、７１ ＮＡＮＤゲート
５２〜５５、６２〜６５、７２〜７５ インバータ
５６、６６、７６ カウンタ
２１１、３５１ ゲーテッドクロックバッファ
２１２、３５２ 通信制御部
２１３、３５４ データバス用レジスタ
２１４、３５５ 通知信号用レジスタ
２１５、３５３ モニタデータ格納用レジスタ
２１５ａ、３５３ａ Ｔｒ格納用レジスタ
２１５ｂ、３５３ｂ Ｒｅｓ格納用レジスタ
２１５ｃ、３５３ｃ Ｃａｐ格納用レジスタ
２１５ｄ、３５３ｄ Ｔｅｍｐ格納用レジスタ
２３１〜２３７、２３９、２４０ 素子切換部
２３８、２３８ａ、２３８ｂ、２３８ｃ 変換テーブル
Ｃ７１〜Ｃ７４、Ｃｉ１〜Ｃｉ４ キャパシタ
ＣＭＰ１〜ＣＭＰ３ コンパレータ
ＦＦ１〜ＦＦ４、ＦＦ１１〜ＦＦ１５ フリップフロップ
ＯＰ１、ＯＰ２ オペアンプ
Ｒ１、Ｒ６１〜Ｒ６４ 抵抗
Ｒ２〜Ｒ５ 分圧抵抗
Ｒ１１、Ｒ２１ デフォルト抵抗
Ｒ１２〜Ｒ１４ 負荷抵抗
Ｓｗ１〜Ｓｗ３、Ｓｗ１１〜Ｓｗ１３、Ｓｗ２１〜Ｓｗ２３ スイッチ
Ｔｒ１〜Ｔｒ４ トランジスタ
２、２０ アナログ回路
２ａ Ｄ／Ａ変換器
２ｂ アクティブフィルタ
３、３０ 制御部
４、４０ 通信線
２１、２１０ モニタデータ受信部
２１ａ Ｔｒデータ受信部
２１ｂ、２１ｄ 温度データ受信部
２１ｃ、２１ｅ 抵抗データ受信部
２１ｆ 容量データ受信部
２２ 切換判定部
２２ａ Ｔｒ素子切換判定部
２２ｂ、２２ｄ 抵抗素子切換判定部
２２ｃ 容量素子切換判定部
２３ 素子切換部
２３ａ、２３ｂ アナログデータ出力部
３１ モニタデータ生成部
３２ モニタデータ送信部
３３ 温度センサ部
３３ａ ＢＧＲ部
３３ｂ 温度判定部
３４ 素子プロセスセンサ部
３４ａ 測定制御部
３４ｂ トランジスタ・センサ部
３４ｃ 抵抗センサ部
３４ｄ 容量センサ部
３５、３５０ モニタデータ送信同期化部
４１ モニタデータ送受信配線
４２ クロック供給線
４３ データ送信信号供給線
４４ データバス
４５ 通知信号線
５１、６１、７１ ＮＡＮＤゲート
５２〜５５、６２〜６５、７２〜７５ インバータ
５６、６６、７６ カウンタ
２１１、３５１ ゲーテッドクロックバッファ
２１２、３５２ 通信制御部
２１３、３５４ データバス用レジスタ
２１４、３５５ 通知信号用レジスタ
２１５、３５３ モニタデータ格納用レジスタ
２１５ａ、３５３ａ Ｔｒ格納用レジスタ
２１５ｂ、３５３ｂ Ｒｅｓ格納用レジスタ
２１５ｃ、３５３ｃ Ｃａｐ格納用レジスタ
２１５ｄ、３５３ｄ Ｔｅｍｐ格納用レジスタ
２３１〜２３７、２３９、２４０ 素子切換部
２３８、２３８ａ、２３８ｂ、２３８ｃ 変換テーブル
Ｃ７１〜Ｃ７４、Ｃｉ１〜Ｃｉ４ キャパシタ
ＣＭＰ１〜ＣＭＰ３ コンパレータ
ＦＦ１〜ＦＦ４、ＦＦ１１〜ＦＦ１５ フリップフロップ
ＯＰ１、ＯＰ２ オペアンプ
Ｒ１、Ｒ６１〜Ｒ６４ 抵抗
Ｒ２〜Ｒ５ 分圧抵抗
Ｒ１１、Ｒ２１ デフォルト抵抗
Ｒ１２〜Ｒ１４ 負荷抵抗
Ｓｗ１〜Ｓｗ３、Ｓｗ１１〜Ｓｗ１３、Ｓｗ２１〜Ｓｗ２３ スイッチ
Ｔｒ１〜Ｔｒ４ トランジスタ
Claims (5)
- 制御対象となる複数のアナログ回路の素子特性の変化に応じて前記アナログ回路の補正を行う半導体集積回路において、
複数の素子の特性を補正するデジタルのモニタデータを出力する制御部と、
複数のアナログ回路と、
前記モニタデータの中から前記アナログ回路に用いられている素子に関する前記モニタデータのみを受信する受信部と、
受信した前記モニタデータに基づいて、前記アナログ回路の前記素子の特性を補正する特性補正部とを有し、
前記制御部と前記複数のアナログ回路とが別個に設けられている、
ことを特徴とする半導体集積回路。 - 前記制御部は、当該半導体集積回路の温度を検出する温度センサ部と、前記複数の素子の製造ばらつきをそれぞれ計測する素子プロセスセンサ部と、前記素子の製造ばらつきを示すデータと前記温度を示すデータとを前記モニタデータとして送信する送信部とを有することを特徴とする請求項１記載の半導体集積回路。
- 前記素子プロセスセンサ部は、計測用信号を出力する測定制御部と、前記計測用信号に基づいて、前記素子の製造ばらつきを計測する複数の素子センサ部と、を有することを特徴とする請求項２記載の半導体集積回路。
- 前記アナログ回路は、当該アナログ回路の出力値を段階的に切り換える複数の素子を有し、
前記特性補正部は、前記モニタデータに含まれるデジタル値に基づいて、前記複数の素子のうち、切り換える素子を判定する切換判定部と、前記切換判定部の判定により、前記複数の素子の実質的な導通状態を切り換える素子切換部を有することを特徴とする請求項１記載の半導体集積回路。 - 前記複数のアナログ回路がそれぞれデータ完了通知信号用の通知信号線および１本のデータバスでループ接続され、前記制御部は、データ完了通知信号とともに前記モニタデータを前記データバスを介して１ビットずつ隣接する前記アナログ回路のバッファにシリアルデータ送信し、前記各アナログ回路は、前記データ完了通知信号を受信すると、前記バッファに格納された前記モニタデータをまとめて受信することを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006309772A JP5061587B2 (ja) | 2006-11-16 | 2006-11-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006309772A JP5061587B2 (ja) | 2006-11-16 | 2006-11-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008124406A JP2008124406A (ja) | 2008-05-29 |
| JP5061587B2 true JP5061587B2 (ja) | 2012-10-31 |
Family
ID=39508808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006309772A Expired - Fee Related JP5061587B2 (ja) | 2006-11-16 | 2006-11-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5061587B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5557783B2 (ja) * | 2011-03-30 | 2014-07-23 | 株式会社日立製作所 | 半導体集積回路装置 |
| WO2018105101A1 (ja) | 2016-12-09 | 2018-06-14 | 株式会社デンソー | 無線受信機および無線受信方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274581A (ja) * | 1995-03-30 | 1996-10-18 | Matsushita Electric Ind Co Ltd | アナログフィルター |
| JP2000147071A (ja) * | 1998-11-13 | 2000-05-26 | Sony Corp | アナログ回路の特性検査装置 |
| JP2002091905A (ja) * | 2000-09-20 | 2002-03-29 | Mitsubishi Electric Corp | 半導体装置およびアクセスウェイト数変更プログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP4236402B2 (ja) * | 2001-10-09 | 2009-03-11 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
-
2006
- 2006-11-16 JP JP2006309772A patent/JP5061587B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2008124406A (ja) | 2008-05-29 |
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