JP2002091905A - 半導体装置およびアクセスウェイト数変更プログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 適切に動作するとともに処理能力を向上させ
る半導体装置を得ること。 【解決手段】 ＣＰＵ２とＣＰＵ２がアクセスする周辺
回路３−１〜３−Ｎとを内蔵した半導体装置１におい
て、ＣＰＵ２による周辺回路３−１〜３−Ｎに対するア
クセスのウェイト数を示すウェイト数情報を変更可能に
保持するウェイト制御レジスタ４−１〜４−Ｎと、ウェ
イト制御レジスタ４−１〜４−Ｎが保持するウェイト数
情報に基づいて、ＣＰＵ２による周辺回路３−１〜３−
Ｎに対するアクセスのウェイト制御を行うウェイト制御
回路５−１〜５−Ｎとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＰＵおよびＣ
ＰＵがアクセスする周辺回路を内蔵した半導体装置およ
びＣＰＵによる周辺回路に対するアクセスのウェイト数
を変更するアクセスウェイト数変更プログラムを記録し
たコンピュータ読み取り可能な記録媒体に関するもので
ある。

【０００２】

【従来の技術】近年、コンピュータ装置のモバイル化や
コンピュータ装置に用いられるＣＰＵ内蔵半導体装置の
高性能化に伴って、ＣＰＵ内蔵半導体装置の省電力化技
術が求められている。従来の半導体装置では、電源電圧
および動作周波数は、一定の値に固定されており、電源
電圧や動作周波数を低く設定することによって消費電力
を低減している。従来の半導体装置内のＣＰＵは、固定
された電源電圧および動作周波数によって駆動し、固定
されたウェイト数で半導体装置内の周辺回路に対するア
クセスを行う。

【０００３】半導体装置の電源電圧、半導体装置の動作
周波数または周辺回路用の動作周波数が変化するとアク
セス処理に必要なウェイト数が変化する。したがって、
半導体装置の電源電圧、半導体装置の動作周波数または
周辺回路用の動作周波数を必要に応じて変更して消費電
力を低減する場合等、半導体装置の電源電圧、半導体装
置の動作周波数または周辺回路用の動作周波数が変化す
る場合、その変化範囲内において常にアクセスが可能な
値にウェイト数を固定しなければならない。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、半導体装置内のＣＰＵによる半導体
装置内の周辺回路に対するアクセスのウェイト数が固定
されているため、半導体装置の電源電圧、半導体装置の
動作周波数または周辺回路用の動作周波数が変化した場
合、ＣＰＵによる周辺回路に対するアクセスができなく
なる場合があり、適切な動作を行うことができないとい
う問題点があった。また、半導体装置の電源電圧、半導
体装置の動作周波数または周辺回路用の動作周波数の変
化範囲内において常にアクセスが可能な値にウェイト数
を固定する場合は、無駄な待ち時間が増大し、半導体装
置の処理能力が低下するという問題点があった。

【０００５】この発明は、上記に鑑みてなされたもので
あって、適切に動作するとともに処理能力を向上させる
半導体装置およびアクセスウェイト数変更プログラムを
記録したことを特徴とするコンピュータ読み取り可能な
記録媒体を得ることを目的とする。

【０００６】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、この発明にかかる半導体装置に
あっては、ＣＰＵと該ＣＰＵがアクセスする周辺回路と
を内蔵した半導体装置において、前記ＣＰＵによる前記
周辺回路に対するアクセスのウェイト数を示すウェイト
数情報を変更可能に保持する保持手段と、前記ウェイト
数情報に基づいて、前記アクセスのウェイト制御を行う
制御手段と、を具備することを特徴とする。

【０００７】この発明によれば、保持手段が、ウェイト
数情報を変更可能に保持し、制御手段が、ウェイト数情
報に基づいて、アクセスのウェイト制御を行う。これに
より、ＣＰＵによる周辺回路に対するアクセスのウェイ
ト数を変更することができる。

【０００８】次の発明にかかる半導体装置にあっては、
前記周辺回路を複数設け、前記保持手段が、前記各周辺
回路ごとのウェイト数情報を保持することを特徴とす
る。

【０００９】この発明によれば、保持手段が各周辺回路
ごとのウェイト数情報を保持することによって、各周辺
回路ごとにウェイト数情報を変更することができる。

【００１０】次の発明にかかる半導体装置にあっては、
前記ウェイト数の情報が、前記ＣＰＵによる前記周辺回
路に対する書込みアクセスのウェイト数を示す書込みウ
ェイト数情報および前記ＣＰＵによる前記周辺回路に対
する読出しアクセスのウェイト数を示す読出しウェイト
数情報を含み、前記制御手段が、前記書込みウェイト数
情報に基づいて前記書込みアクセスのウェイト制御を行
い、前記読出しウェイト数情報に基づいて前記読出しア
クセスのウェイト制御を行うことを特徴とする。

【００１１】この発明によれば、保持手段が、書込みウ
ェイト数情報および読出しウェイト数情報をそれぞれ変
更可能に保持し、制御手段が、書込みウェイト数情報に
基づいて、書込みアクセスのウェイト制御を行い、読出
しウェイト数情報に基づいて、読出しアクセスのウェイ
ト制御を行う。これにより、書込みアクセスおよび読出
しアクセスについてそれぞれ別個にアクセスのウェイト
制御を行うことができる。

【００１２】次の発明にかかる半導体装置にあっては、
ＣＰＵおよび該ＣＰＵがアクセスする周辺回路を内蔵し
た半導体装置において、前記ＣＰＵによる前記周辺回路
に対するアクセスのウェイト数を指定し、自半導体装置
外部から入力される指定信号を自半導体装置内部に入力
接続する入力接続手段と、前記入力接続手段を介して入
力された前記指定信号に基づいて、前記アクセスのウェ
イト制御を行う制御手段と、を具備することを特徴とす
る。

【００１３】この発明によれば、入力接続手段が、ＣＰ
Ｕによる周辺回路に対するアクセスのウェイト数を指定
する指定信号を半導体装置外部から半導体装置内部に入
力接続し、制御手段が、入力接続手段を介して入力され
た指定信号に基づいてアクセスのウェイト制御を行う。
これにより、ＣＰＵによる周辺回路に対するアクセスの
ウェイト数を変更することができる。

【００１４】次の発明にかかる半導体装置にあっては、
ＣＰＵおよび該ＣＰＵがアクセスする周辺回路を内蔵し
た半導体装置において、前記アクセスに必要なウェイト
数に関するデータを検出するテストを行うテスト手段
と、前記テスト手段のテスト結果に基づいて、前記ＣＰ
Ｕによる前記周辺回路に対するアクセスのウェイト数を
決定し、前記アクセスのウェイト制御を行う制御手段
と、を具備することを特徴とする

【００１５】この発明によれば、テスト手段が、アクセ
スに必要なウェイト数に関するデータを検出するテスト
を行い、制御手段が、テスト手段のテスト結果に基づい
て、ＣＰＵによる周辺回路に対するアクセスのウェイト
数を決定し、アクセスのウェイト制御を行う。これによ
り、ＣＰＵによる周辺回路に対するアクセスのウェイト
数を適切な値に変更することができる。

【００１６】次の発明にかかる半導体装置にあっては、
前記テスト手段が、前記周辺回路と同等の応答時間を有
するアクセス対象手段を有し、前記アクセス対象手段に
対するアクセスを行い、該アクセスが成功したか否かを
判定し、前記アクセス対象手段に対するアクセスに必要
なウェイト数を前記テスト結果として求めることを特徴
とする

【００１７】この発明によれば、テスト手段が、周辺回
路と同等の応答時間を有するアクセス対象手段に対する
アクセスを行い、該アクセスが成功したか否かを判定
し、アクセス対象手段に対するアクセスに必要なウェイ
ト数をテスト結果として求める。これにより、ＣＰＵに
よる周辺回路に対するアクセスのウェイト数を適切な値
に変更することができる。

【００１８】次の発明にかかる半導体装置にあっては、
前記テスト手段が、前記周辺回路の応答時間と同等の遅
延時間を有する遅延手段を有し、前記遅延手段による遅
延時間を前記テスト結果として検出することを特徴とす
る。

【００１９】この発明によれば、テスト手段が、周辺回
路の応答時間と同等の遅延時間を有する遅延手段による
遅延時間をテスト結果として検出する。これにより、Ｃ
ＰＵによる周辺回路に対するアクセスのウェイト数を適
切な値に変更することができる。

【００２０】次の発明にかかる半導体装置にあっては、
ＣＰＵおよび該ＣＰＵがアクセスする周辺回路を内蔵し
た半導体装置において、自半導体装置の電源電圧を検出
する電源電圧検出手段と、前記電源電圧検出手段の検出
結果に基づいて、前記ＣＰＵによる前記周辺回路に対す
るアクセスのウェイト数を決定し、前記アクセスのウェ
イト制御を行う制御手段と、を具備することを特徴とす
る。

【００２１】この発明によれば、電源電圧検出手段が、
半導体装置の電源電圧を検出し、制御手段が、電源電圧
検出手段の検出結果に基づいて、ＣＰＵによる周辺回路
に対するアクセスのウェイト数を決定し、アクセスのウ
ェイト制御を行う。これにより、半導体装置の電源電圧
に応じて、ＣＰＵによる周辺回路に対するアクセスのウ
ェイト数を変更することができる。

【００２２】次の発明にかかる半導体装置にあっては、
ＣＰＵおよび該ＣＰＵがアクセスする周辺回路を内蔵し
た半導体装置において、自半導体装置を動作させる動作
クロック信号の周波数を検出する動作クロック検出手段
と、前記動作クロック検出手段の検出結果に基づいて、
前記ＣＰＵによる前記周辺回路に対するアクセスのウェ
イト数を決定し、前記アクセスのウェイト制御を行う制
御手段と、を具備することを特徴とする。

【００２３】この発明によれば、動作クロック検出手段
が、半導体装置を動作させる動作クロック信号の周波数
（動作周波数）を検出し、制御手段が、動作クロック検
出手段の検出結果に基づいて、ＣＰＵによる周辺回路に
対するアクセスのウェイト数を決定し、アクセスのウェ
イト制御を行う。これにより、半導体装置の動作周波数
に応じて、ＣＰＵによる周辺回路に対するアクセスのウ
ェイト数を変更することができる。

【００２４】次の発明にかかる半導体装置にあっては、
前記動作クロック検出手段が、所定の周波数の比較用ク
ロック信号を生成する比較用クロック生成手段を有し、
前記比較用クロック信号と前記動作クロック信号とを比
較して前記動作クロック信号の周波数を検出することを
特徴とする。

【００２５】この発明によれば、動作クロック検出手段
が、所定の周波数の比較用クロック信号を生成する比較
用クロック生成手段を有し、比較用クロック信号と動作
クロック信号とを比較して動作クロック信号の周波数を
検出する。これにより、半導体装置の動作周波数を検出
することができる。

【００２６】次の発明にかかる半導体装置にあっては、
ＣＰＵおよび該ＣＰＵがアクセスする周辺回路を内蔵し
た半導体装置において、前記周辺回路を動作させる周辺
回路用動作クロック信号を生成する周辺回路用動作クロ
ック生成手段と、前記周辺回路用動作クロック生成手段
が生成する前記周辺回路用動作クロック信号の周波数に
基づいて、前記ＣＰＵによる前記周辺回路に対するアク
セスのウェイト数を決定し、前記アクセスのウェイト制
御を行う制御手段と、を具備することを特徴とする。

【００２７】この発明によれば、周辺回路用動作クロッ
ク生成手段が、周辺回路を動作させる周辺回路用動作ク
ロック信号を生成し、制御手段が、周辺回路用動作クロ
ック生成手段が生成する周辺回路用動作クロック信号の
周波数に基づいて、ＣＰＵによる周辺回路に対するアク
セスのウェイト数を決定し、アクセスのウェイト制御を
行う。これにより、周辺回路用の動作周波数に応じて、
ＣＰＵによる周辺回路に対するアクセスのウェイト数を
変更することができる。

【００２８】次の発明にかかる半導体装置にあっては、
ＣＰＵと該ＣＰＵがアクセスする周辺回路とを内蔵した
半導体装置を動作させる動作クロック信号の周波数、前
記半導体装置の電源電圧および／または前記周辺回路用
の動作クロック信号の周波数に基づいて、前記ＣＰＵに
よる前記周辺回路に対するアクセスのウェイト数を変更
するアクセスウェイト数変更プログラムを記録したこと
を特徴とする。

【００２９】この発明によれば、半導体装置を動作させ
る動作クロック信号の周波数、半導体装置の電源電圧お
よび／または周辺回路用の動作クロック信号の周波数に
基づいて、ＣＰＵによる周辺回路に対するアクセスのウ
ェイト数が変更される。これにより、半導体装置の動作
周波数、半導体装置の電源電圧および／または周辺回路
用の動作周波数に応じて、ＣＰＵによる周辺回路に対す
るアクセスのウェイト数を適切な値に変更することがで
きる。

【００３０】

【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照して詳細に説明する。なお、この実施の形態
により、この発明が限定されるものではない。

【００３１】実施の形態１．図１は、この発明の実施の
形態１にかかる半導体装置（ＬＳＩチップ）の概略構成
を示す図である。実施の形態１のＬＳＩチップ１は、Ｃ
ＰＵ（Central Processing Unit）２と、ＣＰＵ２がア
クセスする周辺回路３−１〜３−Ｎ（Ｎは周辺回路の個
数）と、ＣＰＵ２による周辺回路３−１〜３−Ｎに対す
るアクセスを要求するバスリクエスト信号を伝達するバ
スリクエスト信号線６と、アクセス処理の終了を通知す
るバスコンプリート信号を伝達するバスコンプリート信
号線７と、ＣＰＵ２と周辺回路３−１〜３−Ｎとを通信
接続する内部アドレス／データバス８と、アクセスのウ
ェイト数を変更させるプログラムを記録したＲＯＭ（Re
ad Only Memory）９とを備える。

【００３２】周辺回路３−１〜３−Ｎは、ＣＰＵ２とと
もにＬＳＩチップ１内に収められたメモリ，メモリコン
トローラ，タイマ，シリアルＩ／Ｏ等の回路であって、
個数は特に限定されず、一つまたは二つ以上設ける。周
辺回路３−１〜３−Ｎは、ＣＰＵ２からのアクセスのウ
ェイト数（待ち時間のクロックサイクル数）の情報を変
更可能に保持するウェイト制御レジスタ４−１〜４−Ｎ
と、ウェイト制御レジスタ４−１〜４−Ｎが保持するウ
ェイト数の情報に基づいて、ＣＰＵ２による周辺回路３
−１〜３−Ｎに対するアクセスのウェイト制御を行うウ
ェイト制御回路５−１〜５−Ｎとを備える。

【００３３】ウェイト制御レジスタ４−１〜４−Ｎは、
ウェイト数の情報を保持する。ＲＯＭ９は、ウェイト制
御レジスタ４−１〜４−Ｎのウェイト数の情報を変更さ
せるプログラムを記録する。ＣＰＵ２は、ＲＯＭ９のプ
ログラムに従って、ＬＳＩチップ１の電源電圧やＬＳＩ
チップ１の動作周波数（および、周辺回路用の動作クロ
ック信号を生成する場合は周辺回路用の動作周波数）や
温度に応じてウェイト制御レジスタ４−１〜４−Ｎのウ
ェイト数の情報を変更する。

【００３４】また、ＣＰＵ２は、ウェイト制御回路５−
１〜５−Ｎにバスリクエスト信号を送信し、内部アドレ
ス／データバス８を介して周辺回路３−１〜３−Ｎに対
するアクセスを行う。ウェイト制御回路５−１〜５−Ｎ
は、ウェイト制御レジスタ４−１〜４−Ｎが保持するウ
ェイト数の情報に基づいて、アクセスの待ち時間をカウ
ントし、ＣＰＵ２にバスコンプリート信号を送信する。
すなわち、バスリクエスト信号およびバスコンプリート
信号によってアクセス制御が行われる。

【００３５】なお、ここでは、各周辺回路３−１〜３−
Ｎにウェイト制御レジスタ４−１〜４−Ｎおよびウェイ
ト制御回路５−１〜５−Ｎを設けた例を示したが、周辺
回路３−１〜３−Ｎに共通して一つのウェイト制御レジ
スタを設けてもよいし、周辺回路３−１〜３−Ｎに共通
して一つのウェイト制御回路を設けてもよい。また、こ
こでは、ＲＯＭ９をＬＳＩチップ１に収めた例を示した
が、ＬＳＩチップ１外部に設けたＲＯＭを用い、ＣＰＵ
２がそのＲＯＭの情報を読み出して制御を行うようにし
てもよい。また、ウェイト制御回路５−１〜５−Ｎは、
この発明の制御手段に対応し、ウェイト制御レジスタ４
−１〜４−Ｎは、この発明の保持手段に対応し、ＲＯＭ
９は、この発明のコンピュータ読み取り可能な記録媒体
に対応する。

【００３６】以上の構成において、実施の形態１の動作
について説明する。実施の形態１の動作では、たとえ
ば、ＣＰＵ２から周辺回路３−１にアクセスする場合、
ＣＰＵ２は、周辺回路３−１〜３−Ｎに対してバスリク
エスト信号を送信し、アクセスを開始する。つぎに、Ｃ
ＰＵ２は、内部アドレス／データバス８にアドレスデー
タを出力し、読出しアクセス（データを読み出すアクセ
ス）の場合は、データ取込みの準備をし、書込みアクセ
ス（データを書き込むアクセス）の場合は、書込みデー
タを出力する。周辺回路３−１〜３−Ｎは、バスリクエ
スト信号およびアドレスデータを受信する。そして、ア
クセス先の周辺回路３−１が動作し、読出しアクセスの
場合は、内部アドレス／データバス８に読出しデータを
出力し、書込みアクセスの場合は、内部アドレス／デー
タバス８から書込みデータを取り込む。

【００３７】周辺回路３−１内のウェイト制御回路５−
１は、図示しないカウンタを有しており、バスリクエス
ト信号を受信すると、ウェイト制御レジスタ４−１から
ウェイト数の情報を取り込み、そのウェイト数分のクロ
ックサイクルをカウントし、カウント終了後、バスコン
プリート信号をＣＰＵ２に送信する。読出しアクセスの
場合、バスコンプリート信号を受信したＣＰＵ２は、内
部アドレス／データバス８からデータを取り込み、アク
セス完了を認識し、次のアクセスに移行する。一方、書
込みアクセスの場合、バスコンプリート信号を受信した
ＣＰＵ２は、アクセス完了を認識し、次のアクセスに移
行する。

【００３８】たとえば、周辺回路３−１の応答時間が５
０ナノ秒であり、ＬＳＩチップ１の動作周期（１／動作
周波数）が３０ナノ秒であるとすると、周辺回路３−１
に対するアクセスには２サイクル（６０ナノ秒）のアク
セス時間が必要となり、１サイクルのウェイト数が必要
となる。動作周期を５０ナノ秒以上にすると、必要なア
クセス時間は１サイクルとなり、必要なウェイト数は０
サイクルとなる。また、周辺回路３−１がメモリである
場合、ＬＳＩチップ１に供給する電源電圧を上昇させる
と、応答時間が短くなる。また、温度によっても周辺回
路３−１の応答時間が変化する。

【００３９】ＣＰＵ２は、ＬＳＩチップ１の電源電圧や
ＬＳＩチップ１の動作周波数（および、周辺回路用の動
作クロック信号を生成する場合は周辺回路用の動作周波
数）や温度に応じて効率よくアクセス処理が実行される
ように、ウェイト制御レジスタ４−１〜４−Ｎのウェイ
ト数の情報を変更する。たとえば、ＬＳＩチップ１の電
源電圧やＬＳＩチップ１の動作周波（および、周辺回路
用の動作クロック信号を生成する場合は周辺回路用の動
作周波数）や温度とウェイト数との対応テーブル（図示
せず）がＲＯＭ９に記録されており、ＣＰＵ２は、この
対応テーブルに基づいて、ウェイト数の変更処理を行
う。

【００４０】前述したように、実施の形態１によれば、
ウェイト制御レジスタ４−１〜４−Ｎが、ＣＰＵ２によ
る周辺回路３−１〜３−Ｎに対するアクセスのウェイト
数の情報を変更可能にそれぞれ保持し、ウェイト制御回
路５−１〜５−Ｎが、ウェイト制御レジスタ４−１〜４
−Ｎが保持するウェイト数の情報に基づいて、アクセス
のウェイト制御をそれぞれ行う。これにより、ＣＰＵ２
による周辺回路１３−１に対するアクセスのウェイト数
をそれぞれ変更することができるため、ＬＳＩチップ１
の電源電圧、ＬＳＩチップ１の動作周波数、周辺回路用
の動作周波数または温度が変化した場合も、効率よくア
クセスし、適切に動作するとともに処理能力を向上させ
ることができる。特に、ＬＳＩチップ１の電源電圧やＬ
ＳＩチップ１の動作周波（および、周辺回路用の動作ク
ロック信号を生成する場合は周辺回路用の動作周波数）
を適宜変更し、消費電力を低減する場合に好適である。

【００４１】実施の形態２．図２は、この発明の実施の
形態２にかかる半導体装置（ＬＳＩチップ）の概略構成
を示す図である。実施の形態２のＬＳＩチップ１１は、
ＣＰＵ１２と、ＣＰＵ１２がアクセスする周辺回路１３
−１〜１３−Ｎと、ＣＰＵ１２による周辺回路１３−１
〜１３−Ｎに対するアクセスを要求するバスリクエスト
信号を伝達するバスリクエスト信号線１６と、アクセス
処理の終了を通知するバスコンプリート信号を伝達する
バスコンプリート信号線１７と、ＣＰＵ１２と周辺回路
１３−１〜１３−Ｎとを通信接続する内部アドレス／デ
ータバス１８と、アクセスのウェイト数を変更させるプ
ログラムを記録したＲＯＭ１９と、実行中のアクセスが
読出しアクセスであるか書込みアクセスであるかを示す
リード／ライト信号を伝達するリード／ライト信号線２
０とを備える。

【００４２】周辺回路１３−１〜１３−Ｎは、ＣＰＵ１
２とともにＬＳＩチップ１１内に収められたメモリ，メ
モリコントローラ，タイマ，シリアルＩ／Ｏ等の回路で
あって、個数は特に限定されず、一つまたは二つ以上設
ける。周辺回路１３−１〜１３−Ｎは、ＣＰＵ１２から
のアクセスのウェイト数の情報を変更可能に保持するウ
ェイト制御レジスタ１４−１〜１４−Ｎと、ウェイト制
御レジスタ１４−１〜１４−Ｎが保持するウェイト数の
情報に基づいて、ＣＰＵ１２による周辺回路１３−１〜
１３−Ｎに対するアクセスのウェイト制御を行うウェイ
ト制御回路１５−１〜１５−Ｎとを備える。

【００４３】ウェイト制御レジスタ１４−１〜１４−Ｎ
は、読出しアクセスの場合のウェイト数（以下、読出し
ウェイト数と呼ぶ）を示す読出しウェイト数情報および
書込みアクセスの場合のウェイト数（以下、書込みウェ
イト数と呼ぶ）を示す書込みウェイト数情報を保持す
る。ＲＯＭ１９は、ウェイト制御レジスタ１４−１〜１
４−Ｎに保持された読出しウェイト数情報および書込み
ウェイト数情報を変更させるプログラムを記録する。Ｃ
ＰＵ１２は、ＲＯＭ１９のプログラムに従って、ＬＳＩ
チップ１１の電源電圧やＬＳＩチップ１１の動作周波数
（および、周辺回路用の動作クロック信号を生成する場
合は周辺回路用の動作周波数）や温度に応じてウェイト
制御レジスタ１４−１〜１４−Ｎに保持された読出しウ
ェイト数情報および書込みウェイト数情報を変更する。

【００４４】また、ＣＰＵ１２は、バスリクエスト信号
をウェイト制御回路１５−１〜１５−Ｎに送信し、読出
しアクセスの場合は、リード／ライト信号をハイレベル
にしてウェイト制御回路１５−１〜１５−Ｎに送信し、
書込みアクセスの場合は、リード／ライト信号をローレ
ベルにしてウェイト制御回路１５−１〜１５−Ｎに送信
する。そして、ＣＰＵ１２は、内部アドレス／データバ
ス１８を介して周辺回路１３−１〜１３−Ｎに対するア
クセスを行う。

【００４５】ウェイト制御回路１５−１〜１５−Ｎは、
読出しアクセスの場合、ウェイト制御レジスタ１４−１
〜１４−Ｎが保持する読出しウェイト数情報に基づい
て、アクセスの待ち時間をカウントし、ＣＰＵ１２にバ
スコンプリート信号を送信する。また、ウェイト制御回
路１５−１〜１５−Ｎは、書込みアクセスの場合、ウェ
イト制御レジスタ１４−１〜１４−Ｎが保持する書込み
ウェイト数情報に基づいて、アクセスの待ち時間をカウ
ントし、ＣＰＵ１２にバスコンプリート信号を送信す
る。すなわち、読出しウェイト数と書込みウェイト数と
を独立して設定する。

【００４６】なお、ここでは、各周辺回路１３−１〜１
３−Ｎにウェイト制御レジスタ１４−１〜１４−Ｎおよ
びウェイト制御回路１５−１〜１５−Ｎを設けた例を示
したが、周辺回路１３−１〜１３−Ｎに共通して一つの
ウェイト制御レジスタを設けてもよいし、周辺回路１３
−１〜１３−Ｎに共通して一つのウェイト制御回路を設
けてもよい。また、ここでは、ＲＯＭ１９をＬＳＩチッ
プ１に収めた例を示したが、ＬＳＩチップ１１外部に設
けたＲＯＭを用い、ＣＰＵ１２がそのＲＯＭの情報を読
み出して制御を行うようにしてもよい。また、ウェイト
制御回路１５−１〜１５−Ｎは、この発明の制御手段に
対応し、ウェイト制御レジスタ１４−１〜１４−Ｎは、
この発明の保持手段に対応し、ＲＯＭ１９は、この発明
のコンピュータ読み取り可能な記録媒体に対応する。

【００４７】以上の構成において、実施の形態２の動作
について説明する。実施の形態２の動作では、たとえ
ば、ＣＰＵ１２から周辺回路１３−１にアクセスする場
合、ＣＰＵ１２は、周辺回路１３−１〜１３−Ｎに対し
てバスリクエスト信号およびリード／ライト信号を送信
し、アクセスを開始する。つぎに、ＣＰＵ１２は、内部
アドレス／データバス１８にアドレスデータを出力し、
読出しアクセスの場合は、データ取込みの準備をし、書
込みアクセスの場合は、書込みデータを出力する。

【００４８】周辺回路１３−１〜１３−Ｎは、バスリク
エスト信号，リード／ライト信号およびアドレスデータ
を受信する。そして、アクセス先の周辺回路１３−１が
動作し、リード／ライト信号がハイレベルの場合、すな
わち読出しアクセスの場合は、内部アドレス／データバ
ス１８に読出しデータを出力し、リード／ライト信号が
ローレベルの場合、すなわち書込みアクセスの場合は、
内部アドレス／データバス１８から書込みデータを取り
込む。

【００４９】周辺回路１３−１内のウェイト制御回路１
５−１は、図示しないカウンタを有しており、バスリク
エスト信号およびリード／ライト信号を受信すると、そ
のリード／ライト信号がハイレベルであるかローレベル
であるかを判定する。そして、ハイレベルの場合は、読
出しアクセスであると判断し、ウェイト制御レジスタ１
４−１から読出しウェイト数情報を取り込む。一方、ロ
ーレベルの場合は、書込みアクセスであると判断し、ウ
ェイト制御レジスタ１４−１から書込みウェイト数情報
を取り込む。

【００５０】すなわち、リード／ライト信号に応じたウ
ェイト数の情報を取り込む。そして、そのウェイト数分
のクロックサイクルをカウントし、カウント終了後、バ
スコンプリート信号をＣＰＵ１２に送信する。読出しア
クセスの場合、バスコンプリート信号を受信したＣＰＵ
１２は、内部アドレス／データバス１８からデータを取
り込み、アクセス完了を認識し、次のアクセスに移行す
る。一方、書込みアクセスの場合、バスコンプリート信
号を受信したＣＰＵ１２は、アクセス完了を認識し、次
のアクセスに移行する。

【００５１】周辺回路１３−１〜１３−Ｎの応答時間
は、読出しアクセス時と書込みアクセス時で異なる場合
がある。たとえば、ライトバッファが設けられている場
合は、ライト時の応答時間が大幅に短縮される。ここ
で、周辺回路１３−１の読出しアクセス時の応答時間が
６０ナノ秒であり、書込みアクセス時の応答時間が２０
ナノ秒であり、ＬＳＩチップ１１の動作周期が２５ナノ
秒であるとする。この場合、読出しアクセスには３サイ
クルのアクセス時間が必要となり、２サイクルのウェイ
ト数が必要となる。一方、書込みアクセスには１サイク
ルのアクセス時間が必要となり、０サイクルのウェイト
数が必要となる。

【００５２】ウェイト制御レジスタ１４−１〜１４−Ｎ
のウェイト数の情報は、読出しウェイト数情報と書込み
ウェイト数情報とに分かれ、それぞれ別個に設定するこ
とができるので、読出しウェイト数は２サイクル、書込
みウェイト数は０サイクルというように、読出しウェイ
ト数情報と書込みウェイト数情報とを互いに異なるもの
に設定し、効率のよいアクセスを行うことができる。

【００５３】また、ＣＰＵ１２は、ＬＳＩチップ１１の
電源電圧やＬＳＩチップ１１の動作周波数（および、周
辺回路用の動作クロック信号を生成する場合は周辺回路
用の動作周波数）や温度に応じて、周辺回路１３−１〜
１３Ｎの動作が完了するクロックサイクル期間中にバス
コンプリート信号が送信されるように、ウェイト制御レ
ジスタ１４−１〜１４−Ｎの読出しウェイト数情報およ
び書込みウェイト数情報を変更する。読出しウェイト数
情報および書込みウェイト数情報は、それぞれ独立して
変更することができる。

【００５４】たとえば、ＬＳＩチップ１１の電源電圧や
ＬＳＩチップ１１の動作周波（および、周辺回路用の動
作クロック信号を生成する場合は周辺回路用の動作周波
数）や温度と読出しウェイト数および書込みウェイト数
との対応テーブル（図示せず）がＲＯＭ１９に記録され
ており、ＣＰＵ１２は、この対応テーブルに基づいて、
読出しウェイト数および書込みウェイト数の変更処理を
行う。

【００５５】前述したように、実施の形態２によれば、
実施の形態１と同様の効果に加え、ウェイト制御レジス
タ１４−１〜１４−Ｎが、書込みウェイト数情報および
読出しウェイト数情報を変更可能にそれぞれ保持し、ウ
ェイト制御回路１５−１〜１５−Ｎが、ウェイト制御レ
ジスタ１４−１〜１４−Ｎが保持する書込みウェイト数
情報に基づいて、書込みアクセスのウェイト制御をそれ
ぞれ行い、ウェイト制御レジスタ１４−１〜１４−Ｎが
保持する読出しウェイト数情報に基づいて、読出しアク
セスのウェイト制御をそれぞれ行う。これにより、書込
みアクセスおよび読出しアクセスについてそれぞれ別個
にアクセスのウェイト制御を行うことができるため、処
理能力をさらに向上させることができる。

【００５６】実施の形態３．図３は、この発明の実施の
形態３にかかる半導体装置（ＬＳＩチップ）の概略構成
を示す図である。実施の形態３のＬＳＩチップ２１は、
ＣＰＵ２２と、ＣＰＵ２２がアクセスする周辺回路２３
−１〜２３−Ｎと、ＣＰＵ２２による周辺回路２３−１
〜２３−Ｎに対するアクセスを要求するバスリクエスト
信号を伝達するバスリクエスト信号線２６と、アクセス
処理の終了を通知するバスコンプリート信号を伝達する
バスコンプリート信号線２７と、ＣＰＵ２２と周辺回路
２３−１〜２３−Ｎとを通信接続する内部アドレス／デ
ータバス２８と、ＣＰＵ２２による周辺回路２３−１〜
２３−Ｎに対するアクセスのウェイト数を制御するウェ
イト制御信号を自半導体装置の外部から入力するウェイ
ト制御信号入力端子２９と、実行中のアクセスが読出し
アクセスであるか書込みアクセスであるかを示すリード
／ライト信号を伝達するリード／ライト信号線３０とを
備える。

【００５７】周辺回路２３−１〜２３−Ｎは、ＣＰＵ２
２とともにＬＳＩチップ２１内に収められたメモリ，メ
モリコントローラ，タイマ，シリアルＩ／Ｏ等の回路で
あって、個数は特に限定されず、一つまたは二つ以上設
ける。周辺回路２３−１〜２３−Ｎは、ウェイト制御信
号入力端子２９を介して入力されたウェイト制御情報に
基づいて、ＣＰＵ２２による周辺回路２３−１〜２３−
Ｎに対するアクセスのウェイト制御を行うウェイト制御
回路２５−１〜２５−Ｎを備える。

【００５８】ＣＰＵ２２は、バスリクエスト信号をウェ
イト制御回路２５−１〜２５−Ｎに送信し、読出しアク
セスの場合は、リード／ライト信号をハイレベルにして
ウェイト制御回路２５−１〜２５−Ｎに送信し、書込み
アクセスの場合は、リード／ライト信号をローレベルに
してウェイト制御回路２５−１〜２５−Ｎに送信する。
そして、ＣＰＵ２２は、内部アドレス／データバス２８
を介して周辺回路２３−１〜２３−Ｎに対するアクセス
を行う。

【００５９】図示しないＬＳＩチップ２１外部のウェイ
ト制御信号生成装置は、ＬＳＩチップ２１の電源電圧や
ＬＳＩチップ２１の動作周波数（および、周辺回路用の
動作クロック信号を生成する場合は周辺回路用の動作周
波数）や温度に応じた読出しウェイト数および書込みウ
ェイト数を指定するウェイト制御信号を、ウェイト制御
信号入力端子２９を介してウェイト制御回路２５−１〜
２５−Ｎに送信する。このウェイト制御信号の切り替え
は、ＣＰＵ２２による周辺回路２３−１〜２３−Ｎに対
するアクセスが行われていない状態の場合に行う。ま
た、ＬＳＩチップ２１のリセット期間中に切り替えるこ
ともできる。

【００６０】図示しないＬＳＩチップ２１外部のウェイ
ト制御信号生成装置は、ウェイト制御信号を切り替える
プログラムを記録したＲＯＭを有し、このＲＯＭに記録
されたプログラムに従ってウェイト制御信号を切り替え
て出力する。ウェイト制御回路２５−１〜２５−Ｎは、
受信したウェイト制御信号で指定された読出しウェイト
数および書込みウェイト数に応じて、ウェイト制御を行
う。すなわち、ウェイト制御回路２５−１〜２５−Ｎ
は、読出しアクセスの場合、受信したウェイト制御信号
で指定された読出しウェイト数に基づいて、アクセスの
待ち時間をカウントし、ＣＰＵ２２にバスコンプリート
信号を送信する。

【００６１】また、ウェイト制御回路２５−１〜２５−
Ｎは、書込みアクセスの場合、受信したウェイト制御信
号で指定された書込みウェイト数に基づいて、アクセス
の待ち時間をカウントし、ＣＰＵ２２にバスコンプリー
ト信号を送信する。また、読出しウェイト数情報および
書込みウェイト数情報を保持するウェイト制御レジスタ
２４−１〜２４−Ｎを周辺回路２３−１〜２３−Ｎにそ
れぞれ設け、図示しないＬＳＩチップ２１外部のウェイ
ト制御信号生成装置が、ＬＳＩチップ２１の電源電圧や
ＬＳＩチップ２１の動作周波数（および、周辺回路用の
動作クロック信号を生成する場合は周辺回路用の動作周
波数）や温度に応じ、ウェイト制御レジスタ２４−１〜
２４−Ｎが保持する読出しウェイト数および書込みウェ
イト数を書き換えるようにしてもよい。

【００６２】この場合、ウェイト制御回路２５−１〜２
５−Ｎは、読出しアクセスのとき、ウェイト制御レジス
タ２４−１〜２４−Ｎが保持する読出しウェイト数情報
に基づいて、アクセスの待ち時間をカウントし、ＣＰＵ
２２にバスコンプリート信号を送信する。また、ウェイ
ト制御回路２５−１〜２５−Ｎは、書込みアクセスのと
き、ウェイト制御レジスタ２４−１〜２４−Ｎが保持す
る書込みウェイト数に基づいて、アクセスの待ち時間を
カウントし、ＣＰＵ２２にバスコンプリート信号を送信
する。

【００６３】なお、ここでは、各周辺回路２３−１〜２
３−Ｎにウェイト制御レジスタ２４−１〜２４−Ｎおよ
びウェイト制御回路２５−１〜２５−Ｎを設けた例を示
したが、周辺回路２３−１〜２３−Ｎに共通して一つの
ウェイト制御レジスタを設けてもよいし、周辺回路２３
−１〜２３−Ｎに共通して一つのウェイト制御回路を設
けてもよい。また、ウェイト制御回路２５−１〜２５−
Ｎは、この発明の制御手段に対応し、ウェイト制御信号
入力端子２９は、この発明の入力接続手段に対応し、図
示しないウェイト制御信号生成装置のＲＯＭは、この発
明のコンピュータ読み取り可能な記録媒体に対応する。

【００６４】以上の構成において、実施の形態３の動作
について説明する。実施の形態３の動作では、たとえ
ば、ＣＰＵ２２から周辺回路２３−１にアクセスする場
合、ＣＰＵ２２は、周辺回路２３−１〜２３−Ｎに対し
てバスリクエスト信号およびリード／ライト信号を送信
し、アクセスを開始する。つぎに、ＣＰＵ２２は、内部
アドレス／データバス２８にアドレスデータを出力し、
読出しアクセスの場合は、データ取込みの準備をし、書
込みアクセスの場合は、書込みデータを出力する。

【００６５】周辺回路２３−１〜２３−Ｎは、バスリク
エスト信号，リード／ライト信号およびアドレスデータ
を受信する。そして、アクセス先の周辺回路２３−１が
動作し、リード／ライト信号がハイレベルの場合、すな
わち読出しアクセスの場合は、内部アドレス／データバ
ス２８に読出しデータを出力し、リード／ライト信号が
ローレベルの場合、すなわち書込みアクセスの場合は、
内部アドレス／データバス２８から書込みデータを取り
込む。

【００６６】周辺回路２３−１内のウェイト制御回路２
５−１は、図示しないカウンタを有しており、バスリク
エスト信号およびリード／ライト信号を受信すると、そ
のリード／ライト信号がハイレベルであるかローレベル
であるかを判定する。そして、ハイレベルの場合は、読
出しアクセスであると判断し、ウェイト制御信号入力端
子２９からのウェイト制御信号で指定された読出しウェ
イト数情報を取り込む。一方、ローレベルの場合は、書
込みアクセスであると判断し、ウェイト制御信号入力端
子２９からのウェイト制御信号で指定された書込みウェ
イト数情報を取り込む。

【００６７】すなわち、リード／ライト信号に応じたウ
ェイト数の情報を取り込む。そして、そのウェイト数分
のクロックサイクルをカウントし、カウント終了後、バ
スコンプリート信号をＣＰＵ２２に送信する。読出しア
クセスの場合、バスコンプリート信号を受信したＣＰＵ
２２は、内部アドレス／データバス２８からデータを取
り込み、アクセス完了を認識し、次のアクセスに移行す
る。一方、書込みアクセスの場合、バスコンプリート信
号を受信したＣＰＵ２２は、アクセス完了を認識し、次
のアクセスに移行する。

【００６８】前述したように、実施の形態３によれば、
ウェイト制御信号入力端子２９が、ＣＰＵ２２による周
辺回路２３−１〜２３−Ｎに対するアクセスのウェイト
数を制御するウェイト制御信号をＬＳＩチップ２１外部
から入力し、ウェイト制御回路２５−１〜２５−Ｎが、
ウェイト制御信号入力端子２９を介して入力されたウェ
イト制御信号に基づいてアクセスのウェイト制御を行
う。これにより、ＣＰＵ２２による周辺回路２３−１〜
２３−Ｎに対するアクセスのウェイト数を変更すること
ができるため、ＬＳＩチップ２１の電源電圧、ＬＳＩチ
ップ２１の動作周波数、周辺回路用の動作周波数または
温度が変化した場合も、効率よくアクセスし、適切に動
作するとともに処理能力を向上させることができる。

【００６９】実施の形態４．図４は、この発明の実施の
形態４にかかる半導体装置（ＬＳＩチップ）の概略構成
を示す図である。実施の形態４のＬＳＩチップ３１は、
ＣＰＵ３２と、ＣＰＵ３２がアクセスする周辺回路３３
−１〜３３−Ｎと、ＣＰＵ３２による周辺回路３３−１
〜３３−Ｎに対するアクセスを要求するバスリクエスト
信号を伝達するバスリクエスト信号線３６と、アクセス
処理の終了を通知するバスコンプリート信号を伝達する
バスコンプリート信号線３７と、ＣＰＵ３２と周辺回路
３３−１〜３３−Ｎとを通信接続する内部アドレス／デ
ータバス３８と、ＣＰＵ３２による周辺回路３３−１〜
３３−Ｎに対するアクセスに必要なウェイト数を検出す
るためのセルフテストを行うセルフテスト機能ブロック
３９と、実行中のアクセスが読出しアクセスであるか書
込みアクセスであるかを示すリード／ライト信号を伝達
するリード／ライト信号線４０とを備える。

【００７０】周辺回路３３−１〜３３−Ｎは、ＣＰＵ３
２とともにＬＳＩチップ３１内に収められたメモリ，メ
モリコントローラ，タイマ，シリアルＩ／Ｏ等の回路で
あって、個数は特に限定されず、一つまたは二つ以上設
ける。周辺回路３３−１〜３３−Ｎは、ＣＰＵ３２から
のアクセスのウェイト数の情報を変更可能に保持するウ
ェイト制御レジスタ３４−１〜３４−Ｎと、ウェイト制
御レジスタ３４−１〜３４−Ｎが保持するウェイト数の
情報に基づいて、ＣＰＵ３２による周辺回路３３−１〜
３３−Ｎに対するアクセスのウェイト制御を行うウェイ
ト制御回路３５−１〜３５−Ｎとを備える。

【００７１】セルフテスト機能ブロック３９は、テスト
を実行させ、テスト結果に応じたウェイト数の情報をウ
ェイト制御レジスタ３４−１〜３４−Ｎに書き込ませる
プログラムを記録したＲＯＭ３９ａと、テストに用いる
テスト用レジスタ３９ｂとを備える。テスト用レジスタ
３９ｂの応答時間は、周辺回路３３−１〜３３Ｎの応答
時間と同じ値に設定する。テスト用レジスタ３９ｂを各
周辺回路３３−１〜３３Ｎ上にそれぞれ設けてもよい。

【００７２】セルフテスト機能ブロック３９は、ＲＯＭ
３９ａのプログラムに従って、テスト用レジスタ３９ｂ
に対するアクセステストを行い、テスト結果に応じたウ
ェイト数の情報をウェイト制御レジスタ３４−１〜３４
−Ｎに書き込む。また、ウェイト制御レジスタ３４−１
〜３４−Ｎを設けず、ウェイト制御回路３５−１〜３５
−Ｎがセルフテスト機能ブロック３９のテスト結果を入
力し、このテスト結果に応じてウェイト制御を行うよう
にしてもよい。これらのテスト処理は、ＬＳＩチップ３
１のリセット期間中に行う。

【００７３】このテストを行うことによって、ＬＳＩチ
ップ３１の電源電圧やＬＳＩチップ３１の動作周波数
（および、周辺回路用の動作クロック信号を生成する場
合は周辺回路用の動作周波数）や温度に応じて変化する
適切なウエイト数を求めることができる。ＣＰＵ３２
は、バスリクエスト信号をウェイト制御回路３５−１〜
３５−Ｎに送信し、読出しアクセスの場合は、リード／
ライト信号をハイレベルにしてウェイト制御回路３５−
１〜３５−Ｎに送信し、書込みアクセスの場合は、リー
ド／ライト信号をローレベルにしてウェイト制御回路３
５−１〜３５−Ｎに送信する。そして、ＣＰＵ３２は、
内部アドレス／データバス３８を介して周辺回路３３−
１〜３３−Ｎに対するアクセスを行う。

【００７４】ウェイト制御回路３５−１〜３５−Ｎは、
読出しアクセスの場合、ウェイト制御レジスタ３４−１
〜３４−Ｎが保持する読出しウェイト数情報に基づい
て、アクセスの待ち時間をカウントし、ＣＰＵ３２にバ
スコンプリート信号を送信する。また、ウェイト制御回
路３５−１〜３５−Ｎは、書込みアクセスの場合、ウェ
イト制御レジスタ３４−１〜３４−Ｎが保持する書込み
ウェイト数情報に基づいて、アクセスの待ち時間をカウ
ントし、ＣＰＵ３２にバスコンプリート信号を送信す
る。すなわち、読出しウェイト数と書込みウェイト数と
を独立して設定する。

【００７５】なお、ここでは、各周辺回路３３−１〜３
３−Ｎにウェイト制御レジスタ３４−１〜３４−Ｎおよ
びウェイト制御回路３５−１〜３５−Ｎを設けた例を示
したが、周辺回路３３−１〜３３−Ｎに共通して一つの
ウェイト制御レジスタを設けてもよいし、周辺回路３３
−１〜３３−Ｎに共通して一つのウェイト制御回路を設
けてもよい。また、ウェイト制御回路３５−１〜３５−
Ｎは、この発明の制御手段に対応し、セルフテスト機能
ブロック３９は、この発明のテスト手段に対応し、ＲＯ
Ｍ３９ａは、この発明のコンピュータ読み取り可能な記
録媒体に対応する。

【００７６】以上の構成において、実施の形態４の動作
について説明する。図５は、実施の形態４にかかるセル
フテスト機能ブロック３９のテスト動作の処理手順を示
す図である。このテスト動作において、まず、セルフテ
スト機能ブロック３９は、テスト用レジスタ３９ｂに対
する書込みウェイト数として所定の初期値（最小値）を
設定する（Ｓ１）。つぎに、テスト用レジスタ３９ｂに
対する書込みアクセスを行う。そして、テスト用レジス
タ３９ｂの先頭アドレスから最終アドレスまで、順次、
所定のデータを書き込む（Ｓ３，Ｓ９，Ｓ２）。

【００７７】最終アドレスに対する書込みアクセスが終
了すると（ステップＳ３肯定）、セルフテスト機能ブロ
ック３９は、テスト用レジスタ３９ｂに対する読出しウ
ェイト数として所定の初期値（最小値）を設定する（Ｓ
４）。つぎに、テスト用レジスタ３９ｂの先頭アドレス
から、順次、データを読み出す読出しアクセスを行う
（Ｓ５）。そして、読み出したデータとステップＳ２で
書き込んだデータとが一致するか否かを判定する（Ｓ
６）。読み出したデータとステップＳ２で書き込んだデ
ータとが一致する場合は、読み出したアドレスが最終ア
ドレスであるか否かを判定する。そして、読み出したア
ドレスが最終アドレスであれば処理を終了し、読み出し
たアドレスが最終アドレスでなければ読出しアドレスを
インクリメントしてステップＳ５に戻る。

【００７８】ステップＳ６で、読み出したデータとステ
ップＳ２で書き込んだデータとが一致しない場合は、テ
スト用レジスタ３９ｂに対する読出しウェイト数の設定
値が所定の最大値であるか否かを判定する（Ｓ１０）。
テスト用レジスタ３９ｂに対する読出しウェイト数の設
定値が所定の最大値でない場合は、テスト用レジスタ３
９ｂに対する読出しウェイト数の設定値をインクリメン
トし（Ｓ１２）、ステップＳ４に戻る。一方、テスト用
レジスタ３９ｂに対する読出しウェイト数の設定値が所
定の最大値である場合は、書込みアクセスに失敗したと
判断し、テスト用レジスタ３９ｂに対する書込みウェイ
ト数の設定値をインクリメントし（Ｓ１１）、ステップ
Ｓ１に戻る。

【００７９】このテスト動作が終了すると、セルフテス
ト機能ブロック３９は、テスト用レジスタ３９ｂに対す
る読出しウェイト数の設定値および書込みウェイト数の
設定値をウェイト制御レジスタ３４−１〜３４−Ｎに書
き込む。テスト用レジスタ３９ｂの応答時間が周辺回路
３３−１〜３３Ｎの応答時間と異なる場合は、テスト用
レジスタ３９ｂに対する読出しウェイト数の設定値およ
び書込みウェイト数の設定値から周辺回路３３−１〜３
３Ｎの読出しウェイト数および書込みウェイト数を換算
し、その値をウェイト制御レジスタ３４−１〜３４−Ｎ
に書き込む。このテスト動作は、たとえば、ＬＳＩチッ
プ３１のリセット期間中に行う。

【００８０】つぎに、ＣＰＵ３２による周辺回路３３−
１〜３３−Ｎに対するアクセス動作について説明する。
たとえば、ＣＰＵ３２から周辺回路３３−１にアクセス
する場合、ＣＰＵ３２は、周辺回路３３−１〜３３−Ｎ
に対してバスリクエスト信号およびリード／ライト信号
を送信し、アクセスを開始する。つぎに、ＣＰＵ３２
は、内部アドレス／データバス３８にアドレスデータを
出力し、読出しアクセスの場合は、データ取込みの準備
をし、書込みアクセスの場合は、書込みデータを出力す
る。

【００８１】周辺回路３３−１〜３３−Ｎは、バスリク
エスト信号，リード／ライト信号およびアドレスデータ
を受信する。そして、アクセス先の周辺回路３３−１が
動作し、リード／ライト信号がハイレベルの場合、すな
わち読出しアクセスの場合は、内部アドレス／データバ
ス３８に読出しデータを出力し、リード／ライト信号が
ローレベルの場合、すなわち書込みアクセスの場合は、
内部アドレス／データバス３８から書込みデータを取り
込む。

【００８２】周辺回路３３−１内のウェイト制御回路３
５−１は、図示しないカウンタを有しており、バスリク
エスト信号およびリード／ライト信号を受信すると、そ
のリード／ライト信号がハイレベルであるかローレベル
であるかを判定する。そして、ハイレベルの場合は、読
出しアクセスであると判断し、ウェイト制御レジスタ３
４−１から読出しウェイト数情報を取り込む。一方、ロ
ーレベルの場合は、書込みアクセスであると判断し、ウ
ェイト制御レジスタ３４−１から書込みウェイト数情報
を取り込む。

【００８３】すなわち、リード／ライト信号に応じたウ
ェイト数の情報を取り込む。そして、そのウェイト数分
のクロックサイクルをカウントし、カウント終了後、バ
スコンプリート信号をＣＰＵ３２に送信する。読出しア
クセスの場合、バスコンプリート信号を受信したＣＰＵ
３２は、内部アドレス／データバス３８からデータを取
り込み、アクセス完了を認識し、次のアクセスに移行す
る。一方、書込みアクセスの場合、バスコンプリート信
号を受信したＣＰＵ３２は、アクセス完了を認識し、次
のアクセスに移行する。

【００８４】前述したように、実施の形態４によれば、
セルフテスト機能ブロック３９が、テスト用レジスタ３
９ｂに対するアクセスを行い、そのアクセスが成功した
か否かを判定し、テスト用レジスタ３９ｂに対するアク
セスに必要なウェイト数をテスト結果として求める。こ
れにより、ＣＰＵ３２による周辺回路３３−１〜３３−
Ｎに対するアクセスのウェイト数を適切な値に変更する
ことができるため、ＬＳＩチップ３１の電源電圧、ＬＳ
Ｉチップ３１の動作周波数、周辺回路用の動作周波数ま
たは温度が変化した場合も、効率よくアクセスし、適切
に動作するとともに処理能力を向上させることができ
る。

【００８５】実施の形態５．この発明の実施の形態５
は、前述した実施の形態４において、アクセスに必要な
ウェイト数に関するデータを検出するテストを、テスト
用レジスタを用いたテストから遅延回路を用いたテスト
に変更したものである。図６は、この発明の実施の形態
５にかかる半導体装置（ＬＳＩチップ）の概略構成を示
す図である。なお、実施の形態４と同一構成の部分につ
いては、図４と同一の符号を付している。

【００８６】実施の形態５のＬＳＩチップ４１は、実施
の形態４のＬＳＩチップ３１において、セルフ機能ブロ
ック３９に代えて、遅延回路を用いたテストを行うセル
フテスト機能ブロック４２を設け、ウェイト制御回路３
５−１〜３５−Ｎに代えて、セルフテスト機能ブロック
４２のテスト結果に基づいてウェイト数の情報を決定す
るウェイト制御回路４５−１〜４５−Ｎを設けたもので
ある。周辺回路４３−１〜４３Ｎは、実施の形態４の周
辺回路３３−１〜３３Ｎに比して、ウェイト制御回路の
構成が異なる。

【００８７】図７は、図６に示したセルフテスト機能ブ
ロック４２の概略構成を示す図である。セルフテスト機
能ブロック４２は、ＣＰＵ３２からバスリクエスト信号
が出力されると、ローレベルからハイレベルに立ち上が
る（またはハイレベルからローレベル立ち下がる）ステ
ップ信号を出力するフリップフロップ４７と、フリップ
フロップ４７が出力したステップ信号を入力し、その信
号を遅延させて出力する遅延回路４６と、遅延回路４６
が出力する信号を入力し、その信号を出力するフリップ
フロップ４８と、フリップフロップ４７が出力するステ
ップ信号を入力し、その信号を出力するフリップフロッ
プ４９と、フリップフロップ４８および４９が出力する
信号を入力し、これらの信号の比較を行い、比較結果を
ウェイト制御回路４５−１〜４５−Ｎに出力する比較器
５０とを備える。

【００８８】遅延回路４６は、たとえば、インバータチ
ェーンで構成され、フリップフロップ４７から出力され
たステップ信号を遅延させてフリップフロップ４８に出
力する。フリップフロップ４７〜４９は、ＬＳＩチップ
４１の動作周波数によって同期動作する。比較器５０
は、フリップフロップ４８の出力信号およびフリップフ
ロップ４９の出力信号を入力し、これらの信号の比較を
行い、これらの信号が一致する場合はハイレベルの信号
を、これらの信号が一致しない場合はローレベルの信号
を、ウェイト制御回路４５−１〜４５−Ｎに出力する。

【００８９】ウェイト制御回路４５−１〜４５−Ｎは、
セルフテスト機能ブロック４２のテスト結果を示す比較
器５０からの信号を入力し、この信号が立ち上がると、
バスコンプリート信号をＣＰＵ３２に出力する。なお、
ウェイト制御回路４５−１〜４５−Ｎは、この発明の制
御手段に対応し、セルフテスト機能ブロック４２は、こ
の発明のテスト手段に対応する。

【００９０】以上の構成において、実施の形態５の動作
について説明する。実施の形態５の動作において、セル
フテスト機能ブロック４２のフリップフロップ４７は、
ＣＰＵ３２からバスリクエスト信号が出力されると、出
力信号を立ち上げる。フリップフロップ４９は、フリッ
プフロップ４７の出力信号が立ち上がると、つぎの動作
クロック信号の立上りエッジに同期して、自フリップフ
ロップの出力信号を立ち上げる。一方、フリップフロッ
プ４８は、フリップフロップ４７の出力信号が立ち上が
ってから、遅延回路４６による遅延時間経過後の動作ク
ロック信号の立上りエッジに同期して、自フリップフロ
ップの出力信号を立ち上げる。

【００９１】遅延回路４６の遅延時間は、周辺回路４３
−１〜４３−Ｎの応答時間と一致するように設定してお
く。遅延回路４６の遅延時間は、周辺回路４３−１〜４
３−Ｎの応答時間とともに、ＬＳＩチップ４１の電源電
圧や温度の変化に伴って変化する。また、ＬＳＩチップ
４１の動作能力に応じて遅延回路４６の遅延時間が変化
するので、遅延回路４６の遅延時間を検出することによ
って、ＬＳＩチップ４１の動作能力を検出することがで
きる。さらに、ＬＳＩの製造工程において発生するゲー
トのサイズのばらつきや、電荷の注入量のはらつきに応
じて、遅延回路４６の遅延時間が変化するので、ＬＳＩ
の製造工程において、ゲートのサイズのばらつきや、電
荷の注入量のはらつきが発生する場合も、ＬＳＩチップ
４１の動作能力を検出することができる。

【００９２】たとえば、遅延回路４６の遅延時間が動作
周期に比して小さい場合は、フリップフロップ４８の出
力信号およびフリップフロップ４９の出力信号は同時に
立ち上がり、比較器５０は、ハイレベルの信号をウェイ
ト制御回路４５−１〜４５−Ｎに出力する。一方、遅延
回路４６の遅延時間が動作周期に比して大きい場合は、
フリップフロップ４９の出力信号のみ立ち上がり、比較
器５０は、ローレベルの信号をウェイト制御回路４５−
１〜４５−Ｎに出力する。そして、遅延時間経過後の動
作クロック信号の立上りエッジに同期してフリップフロ
ップ４８の出力信号が立ち上がると、ハイレベルの信号
をウェイト制御回路４５−１〜４５−Ｎに出力する。

【００９３】これにより、ウェイト制御回路４５−１〜
４５−Ｎは、遅延回路４６による遅延時間（クロックサ
イクル数）の情報を得ることができる。アクセス対象の
ウェイト制御回路は、比較器５０からの信号が立ち上が
ると、ＣＰＵ３２にバスコンプリート信号を出力する。
あるいは、ＣＰＵ３２または図示しないテスト制御装置
が、図示しないＲＯＭに記録されたプログラムに従っ
て、セルフテスト機能ブロック４２を制御してテストを
行い、そのテスト結果に応じたウェイト数の情報をウェ
イト制御レジスタ３３−１〜３３−Ｎに書き込むように
してもよい。この場合、ウェイト制御回路４５−１〜４
５−Ｎは、実施の形態４のウェイト制御回路３５−１〜
３５−Ｎと同じ動作を行う。

【００９４】前述したように、実施の形態５によれば、
セルフテスト機能ブロック４２が、遅延回路４６による
遅延時間（クロックサイクル数）をテスト結果として検
出する。これにより、ＣＰＵ３２による周辺回路４３−
１〜４３Ｎに対するアクセスのウェイト数を適切な値に
変更することができるため、ＬＳＩチップ４１の電源電
圧、ＬＳＩチップ４１の動作周波数または温度が変化し
た場合も、効率よくアクセスし、適切に動作するととも
に処理能力を向上させることができる。

【００９５】実施の形態６．図８は、この発明の実施の
形態６にかかる半導体装置（ＬＳＩチップ）の概略構成
を示す図である。実施の形態６のＬＳＩチップ５１は、
ＣＰＵ５２と、ＣＰＵ５２がアクセスする周辺回路５３
−１〜５３−Ｎと、ＣＰＵ５２による周辺回路５３−１
〜５３−Ｎに対するアクセスを要求するバスリクエスト
信号を伝達するバスリクエスト信号線５６と、アクセス
処理の終了を通知するバスコンプリート信号を伝達する
バスコンプリート信号線５７と、ＣＰＵ５２と周辺回路
５３−１〜５３−Ｎとを通信接続する内部アドレス／デ
ータバス５８と、実行中のアクセスが読出しアクセスで
あるか書込みアクセスであるかを示すリード／ライト信
号を伝達するリード／ライト信号線６０と、ＬＳＩチッ
プ５１の電源電圧を検出する電源電圧検出回路６１とを
備える。

【００９６】ＣＰＵ５２は、バスリクエスト信号をウェ
イト制御回路５５−１〜５５−Ｎに送信し、読出しアク
セスの場合は、リード／ライト信号をハイレベルにして
ウェイト制御回路５５−１〜５５−Ｎに送信し、書込み
アクセスの場合は、リード／ライト信号をローレベルに
してウェイト制御回路５５−１〜５５−Ｎに送信する。
そして、ＣＰＵ５２は、内部アドレス／データバス５８
を介して周辺回路５３−１〜５３−Ｎに対するアクセス
を行う。

【００９７】周辺回路５３−１〜５３−Ｎは、ＣＰＵ５
２とともにＬＳＩチップ５１内に収められたメモリ，メ
モリコントローラ，タイマ，シリアルＩ／Ｏ等の回路で
あって、個数は特に限定されず、一つまたは二つ以上設
ける。周辺回路５３−１〜５３−Ｎは、電源電圧検出回
路６１の検出結果に基づいて、ＣＰＵ５２による周辺回
路５３−１〜５３−Ｎに対するアクセスのウェイト制御
を行うウェイト制御回路５５−１〜５５−Ｎを備える。
電源電圧検出回路６１は、電源端子６２を介して入力さ
れる電源電圧と、電圧判定基準電圧入力端子６３を介し
て入力される電源電圧値判定用の電圧判定基準電圧とを
比較して電源電圧値を検出する。電圧判定基準電圧を用
いずに、電源電圧のみから、その値を検出するようにし
てもよい。

【００９８】電源電圧検出回路６１は、たとえば、検出
結果が所定値よりも高ければハイレベル、検出結果が所
定値よりも低ければローレベルというように、検出結果
を示す信号を生成し、その信号を各ウェイト制御回路５
５−１〜５５−Ｎに出力する。ウェイト制御回路５５−
１〜５５−Ｎは、電源電圧検出回路６１の検出結果に基
づいて、読出しウェイト数および書込みウェイト数を決
定し、ＣＰＵ５２による周辺回路５３−１〜５３−Ｎに
対するアクセスのウェイト制御を行う。たとえば、電源
電圧検出回路６１からの検出結果を示す信号がハイレベ
ルであれば、ウェイト数を１にし、電源電圧検出回路６
１からの検出結果を示す信号がローレベルであれば、ウ
ェイト数を２にする。

【００９９】あるいは、各周辺回路５３−１〜５３−Ｎ
にウェイト制御レジスタを設け、各ウェイト制御レジス
タが電源電圧検出回路６１の検出結果に応じたウェイト
数の情報を保持するようにしてもよい。この場合、ウェ
イト制御回路５５−１〜５５−Ｎは、各ウェイト制御レ
ジスタが保持するウェイト数の情報に基づいてウェイト
制御を行う。なお、ここでは、各周辺回路５３−１〜５
３−Ｎにウェイト制御回路５５−１〜５５−Ｎを設けた
例を示したが、周辺回路５３−１〜５３−Ｎに共通して
一つのウェイト制御回路を設けてもよい。また、ウェイ
ト制御回路５５−１〜５５−Ｎは、この発明の制御手段
に対応する。

【０１００】以上の構成において、実施の形態６の動作
について説明する。実施の形態６の動作では、電源電圧
検出回路６１が電源電圧を検出し、検出結果を示す信号
をウェイト制御回路５５−１〜５５−Ｎに出力する。こ
の信号を受信したウェイト制御回路５５−１〜５５−Ｎ
は、読出しウェイト数および書込みウェイト数を決定す
る。

【０１０１】つぎに、ＣＰＵ５２による周辺回路５３−
１〜５３−Ｎに対するアクセス動作について説明する。
たとえば、ＣＰＵ５２から周辺回路５３−１にアクセス
する場合、ＣＰＵ５２は、周辺回路５３−１〜５３−Ｎ
に対してバスリクエスト信号およびリード／ライト信号
を送信し、アクセスを開始する。つぎに、ＣＰＵ５２
は、内部アドレス／データバス５８にアドレスデータを
出力し、読出しアクセスの場合は、データ取込みの準備
をし、書込みアクセスの場合は、書込みデータを出力す
る。

【０１０２】周辺回路５３−１〜５３−Ｎは、バスリク
エスト信号，リード／ライト信号およびアドレスデータ
を受信する。そして、アクセス先の周辺回路５３−１が
動作し、リード／ライト信号がハイレベルの場合、すな
わち読出しアクセスの場合は、内部アドレス／データバ
ス５８に読出しデータを出力し、リード／ライト信号が
ローレベルの場合、すなわち書込みアクセスの場合は、
内部アドレス／データバス５８から書込みデータを取り
込む。

【０１０３】周辺回路５３−１内のウェイト制御回路５
５−１は、図示しないカウンタを有しており、バスリク
エスト信号およびリード／ライト信号を受信すると、そ
のリード／ライト信号がハイレベルであるかローレベル
であるかを判定する。そして、ハイレベルの場合は、読
出しアクセスであると判断し、電源電圧検出回路６１の
検出結果に基づいて読出しウェイト数情報を決定する。
一方、ローレベルの場合は、書込みアクセスであると判
断し、電源電圧検出回路６１の検出結果に基づいて書込
みウェイト数情報を決定する。

【０１０４】そして、そのウェイト数分のクロックサイ
クルをカウントし、カウント終了後、バスコンプリート
信号をＣＰＵ５２に送信する。読出しアクセスの場合、
バスコンプリート信号を受信したＣＰＵ５２は、内部ア
ドレス／データバス５８からデータを取り込み、アクセ
ス完了を認識し、次のアクセスに移行する。一方、書込
みアクセスの場合、バスコンプリート信号を受信したＣ
ＰＵ５２は、アクセス完了を認識し、次のアクセスに移
行する。

【０１０５】前述したように、実施の形態６によれば、
電源電圧検出回路６１が、ＬＳＩチップ５１の電源電圧
を検出し、ウェイト制御回路５５−１〜５５−Ｎが、電
源電圧検出回路６１の検出結果に基づいて、ＣＰＵ５２
による周辺回路５３−１〜５３−Ｎに対するアクセスの
ウェイト数をそれぞれ決定し、アクセスのウェイト制御
をそれぞれ行う。これにより、ＬＳＩチップ５１の電源
電圧に応じて、ＣＰＵ５２による周辺回路５３−１〜５
３−Ｎに対するアクセスのウェイト数を変更することが
できるため、適切に動作するとともに処理能力を向上さ
せることができる

【０１０６】実施の形態７．この発明の実施の形態７
は、前述した実施の形態６において、さらに、ＬＳＩチ
ップの動作周波数を検出し、動作周波数および電源電圧
に基づいてアクセスのウェイト数を決定するようにした
ものである。図９は、この発明の実施の形態７にかかる
半導体装置（ＬＳＩチップ）の概略構成を示す図であ
る。なお、実施の形態６と同一構成の部分には、図８と
同一の符号を付している。

【０１０７】実施の形態７のＬＳＩチップ７１は、実施
の形態６のＬＳＩチップ５１において、さらに、ＬＳＩ
チップ７１の動作周波数検出に用いる比較用クロック信
号を生成するリングオシレータ７４と、リングオシレー
タ７４が生成した比較用クロック信号とＬＳＩチップ７
１を動作させる基準クロック信号（動作クロック信号）
とを比較し、動作周波数（動作クロック信号の周波数）
を検出する周波数検出回路７２とを備える。また、実施
の形態７のＬＳＩチップ７１は、実施の形態６のウェイ
ト制御回路５５−１〜５５−Ｎに代えて、周波数検出回
路７２の検出結果および電源電圧検出回路６１の検出結
果に基づいて読出しウェイト数および書込みウェイト数
を決定するウェイト制御回路７５−１〜７５−Ｎを備え
る。

【０１０８】実施の形態７の周辺回路７３−１〜７３−
Ｎと実施の形態６の５３−１〜５３−Ｎとは、ウェイト
制御回路の構成が異なる。ＬＳＩチップ７１は、基準ク
ロック信号に加え、ＬＳＩチップ７１の動作用の他のク
ロック信号を外部から入力してもよい。リングオシレー
タ７４は、比較用クロック信号を生成する。周波数検出
回路７２は、ＬＳＩチップ７１の動作クロック信号の所
定周期分の期間内において、比較用クロック信号のクロ
ック数をカウントすることによって、ＬＳＩチップ７１
の動作周波数を検出する。周波数検出回路は、たとえ
ば、検出結果が所定値よりも高ければハイレベル、検出
結果が所定値よりも低ければローレベルというように、
検出結果を示す信号を生成し、その信号を各ウェイト制
御回路７５−１〜７５−Ｎに出力する。

【０１０９】ウェイト制御回路７５−１〜７５−Ｎは、
周波数検出回路７２の検出結果および電源電圧検出回路
６１の検出結果に基づいて、読出しウェイト数および書
込みウェイト数を決定し、ＣＰＵ５２による周辺回路７
３−１〜７３−Ｎに対するアクセスのウェイト制御を行
う。たとえば、電源電圧検出回路６１からの検出結果を
示す信号がハイレベルであって周波数検出回路７２から
の検出結果を示す信号がローレベルであれば、ウェイト
数を１にし、電源電圧検出回路６１からの検出結果を示
す信号がローレベルであって周波数検出回路７２からの
検出結果を示す信号がハイレベルであれば、ウェイト数
を３にする。

【０１１０】あるいは、各周辺回路７３−１〜７３−Ｎ
にウェイト制御レジスタを設け、各ウェイト制御レジス
タが電源電圧検出回路６１および周波数検出回路７２の
検出結果に応じたウェイト数の情報を保持するようにし
てもよい。この場合、ウェイト制御回路７５−１〜７５
−Ｎは、各ウェイト制御レジスタが保持するウェイト数
の情報に基づいてウェイト制御を行う。

【０１１１】なお、ここでは、各周辺回路７３−１〜７
３−Ｎにウェイト制御回路７５−１〜７５−Ｎを設けた
例を示したが、周辺回路７３−１〜７３−Ｎに共通して
一つのウェイト制御回路を設けてもよい。また、ウェイ
ト制御回路７５−１〜７５−Ｎは、この発明の制御手段
に対応し、リングオシレータ７４は、この発明の比較用
クロック生成手段に対応し、周波数検出回路７２は、こ
の発明の動作クロック検出手段に対応する。

【０１１２】以上の構成において、実施の形態７の動作
について説明する。実施の形態７の動作では、周波数検
出回路７２が動作周波数を検出し、電源電圧検出回路６
１が電源電圧を検出し、ウェイト制御回路７５−１〜７
５−Ｎが読出しウェイト数および書込みウェイト数を決
定する。他の動作は、実施の形態６と同じである。

【０１１３】前述したように、実施の形態７によれば、
周波数検出回路７２が、ＬＳＩチップ７１の動作周波数
を検出し、ウェイト制御回路７５−１〜７５−Ｎが、周
波数検出回路７２の検出結果に基づいて、ＣＰＵ５２に
よる周辺回路７３−１〜７３−Ｎに対するアクセスのウ
ェイト数を決定し、アクセスのウェイト制御を行う。こ
れにより、ＬＳＩチップ７１の動作周波数に応じて、Ｃ
ＰＵ５２による周辺回路７３−１〜７３−Ｎに対するア
クセスのウェイト数を変更することができるため、適切
に動作するとともに処理能力を向上させることができ
る。

【０１１４】実施の形態８．図１０は、この発明の実施
の形態８にかかる半導体装置（ＬＳＩチップ）の概略構
成を示す図である。実施の形態８のＬＳＩチップ８１
は、ＣＰＵ８２と、ＣＰＵ８２がアクセスする周辺回路
８３−１〜８３−Ｎと、ＣＰＵ８２による周辺回路８３
−１〜８３−Ｎに対するアクセスを要求するバスリクエ
スト信号を伝達するバスリクエスト信号線８６と、アク
セス処理の終了を通知するバスコンプリート信号を伝達
するバスコンプリート信号線８７と、ＣＰＵ８２と周辺
回路８３−１〜８３−Ｎとを通信接続する内部アドレス
／データバス８８と、実行中のアクセスが読出しアクセ
スであるか書込みアクセスであるかを示すリード／ライ
ト信号を伝達するリード／ライト信号線９０と、周辺回
路８３−１〜８３−Ｎ用の動作クロック信号を生成する
クロックコントローラ９１とを備える。

【０１１５】クロックコントローラ９１は、周辺回路８
３−１〜８３−Ｎ用の動作クロック信号の分周比の情報
を切替え可能に保持するクロック選択レジスタ９２と、
クロック選択レジスタ９２に保持された分周比の情報に
基づいて、ＬＳＩチップ８１の動作クロック信号を分周
して周辺回路８３−１〜８３−Ｎ用の動作クロック信号
を生成し、その信号を周辺回路８３−１〜８３−Ｎに供
給するクロック選択回路９３とを備える。クロック選択
レジスタ９２が保持する分周比の情報の切替えは、たと
えば、ＣＰＵ８２からの書込みによって行う。クロック
選択レジスタ９２の分周比は、分周なし，２分周，４分
周等、複数の値から選択する。

【０１１６】周辺回路８３−１〜８３−Ｎは、ＣＰＵ８
２とともにＬＳＩチップ８１内に収められたタイマ，ク
ロックドシリアルＩ／Ｏ等の回路であって、個数は特に
限定されず、一つまたは二つ以上設ける。周辺回路８３
−１〜８３−Ｎは、クロック選択レジスタ９２が保持す
る分周比の情報に基づいて、ＣＰＵ８２による周辺回路
８３−１〜８３−Ｎに対するアクセスのウェイト制御を
行うウェイト制御回路８５−１〜８５−Ｎを備える。ウ
ェイト制御回路８５−１〜８５−Ｎは、クロック選択レ
ジスタ９２が保持する分周比の情報に基づいて、読出し
ウェイト数および書込みウェイト数を決定し、ＣＰＵ８
２による周辺回路８３−１〜８３−Ｎに対するアクセス
のウェイト制御を行う。

【０１１７】クロック選択回路９３は、クロック選択レ
ジスタ９２に保持された分周比の情報に基づいて、ＬＳ
Ｉチップ８１の動作クロック信号を分周して周辺回路８
３−１〜８３−Ｎ用の動作クロック信号を生成し、その
信号を周辺回路８３−１〜８３−Ｎに供給する。ＣＰＵ
８２は、バスリクエスト信号をウェイト制御回路８５−
１〜８５−Ｎに送信し、読出しアクセスの場合は、リー
ド／ライト信号をハイレベルにしてウェイト制御回路８
５−１〜８５−Ｎに送信し、書込みアクセスの場合は、
リード／ライト信号をローレベルにしてウェイト制御回
路８５−１〜８５−Ｎに送信する。そして、ＣＰＵ８２
は、内部アドレス／データバス８８を介して周辺回路８
３−１〜８３−Ｎに対するアクセスを行う。

【０１１８】ウェイト制御回路８５−１〜８５−Ｎは、
読出しアクセスの場合、周辺回路８３−１〜８３−Ｎ用
の動作周波数に基づいて決定した読出しウェイト数情報
に基づいて、アクセスの待ち時間をカウントし、ＣＰＵ
８２にバスコンプリート信号を送信する。また、ウェイ
ト制御回路８５−１〜８５−Ｎは、書込みアクセスの場
合、周辺回路８３−１〜８３−Ｎ用の動作周波数に基づ
いて決定した書込みウェイト数情報に基づいて、アクセ
スの待ち時間をカウントし、ＣＰＵ８２にバスコンプリ
ート信号を送信する。

【０１１９】あるいは、各周辺回路８３−１〜８３−Ｎ
にウェイト制御レジスタを設け、各ウェイト制御レジス
タがクロック選択レジスタの分周比の情報に応じたウェ
イト数の情報を保持するようにしてもよい。この場合、
ウェイト制御回路８５−１〜８５−Ｎは、各ウェイト制
御レジスタが保持するウェイト数の情報に基づいてウェ
イト制御を行う。なお、ここでは、各周辺回路８３−１
〜８３−Ｎにウェイト制御回路８５−１〜８５−Ｎを設
けた例を示したが、周辺回路８３−１〜８３−Ｎに共通
して一つのウェイト制御回路を設けてもよい。また、ウ
ェイト制御回路８５−１〜８５−Ｎは、この発明の制御
手段に対応し、クロックコントローラ９１は、この発明
の周辺回路用動作クロック生成手段に対応する。

【０１２０】以上の構成において、実施の形態８の動作
について説明する。実施の形態８の動作では、クロック
コントローラ９１が周辺回路８３−１〜８３−Ｎ用の動
作クロック信号を生成するとともに、周辺回路８３−１
〜８３−Ｎ用の動作周波数を示す分周比の情報を周辺回
路８３−１〜８３−Ｎに送信する。つぎに、ＣＰＵ８２
による周辺回路８３−１〜８３−Ｎに対するアクセス動
作について説明する。たとえば、ＣＰＵ８２から周辺回
路８３−１にアクセスする場合、ＣＰＵ８２は、周辺回
路８３−１〜８３−Ｎに対してバスリクエスト信号およ
びリード／ライト信号を送信し、アクセスを開始する。
つぎに、ＣＰＵ８２は、内部アドレス／データバス８８
にアドレスデータを出力し、読出しアクセスの場合は、
データ取込みの準備をし、書込みアクセスの場合は、書
込みデータを出力する。

【０１２１】周辺回路８３−１〜８３−Ｎは、バスリク
エスト信号，リード／ライト信号およびアドレスデータ
を受信する。そして、アクセス先の周辺回路８３−１が
動作し、リード／ライト信号がハイレベルの場合、すな
わち読出しアクセスの場合は、内部アドレス／データバ
ス８８に読出しデータを出力し、リード／ライト信号が
ローレベルの場合、すなわち書込みアクセスの場合は、
内部アドレス／データバス８８から書込みデータを取り
込む。

【０１２２】周辺回路８３−１内のウェイト制御回路８
５−１は、図示しないカウンタを有しており、バスリク
エスト信号およびリード／ライト信号を受信すると、そ
のリード／ライト信号がハイレベルであるかローレベル
であるかを判定する。そして、ハイレベルの場合は、読
出しアクセスであると判断し、クロックコントローラ９
１の分周比の情報に基づいて読出しウェイト数情報を決
定する。一方、ローレベルの場合は、書込みアクセスで
あると判断し、クロックコントローラ９１の分周比の情
報に基づいて書込みウェイト数情報を決定する。たとえ
ば、分周比が２分周であれば、ウェイト数が「１」、分
周比が４分周であればウェイト数が「３」というように
ウェイト数情報を決定する。

【０１２３】そして、そのウェイト数分のクロックサイ
クルをカウントし、カウント終了後、バスコンプリート
信号をＣＰＵ８２に送信する。読出しアクセスの場合、
バスコンプリート信号を受信したＣＰＵ８２は、内部ア
ドレス／データバス８８からデータを取り込み、アクセ
ス完了を認識し、次のアクセスに移行する。一方、書込
みアクセスの場合、バスコンプリート信号を受信したＣ
ＰＵ８２は、アクセス完了を認識し、次のアクセスに移
行する。

【０１２４】前述したように、実施の形態８によれば、
クロックコントローラ９１が、周辺回路８３−１〜８３
−Ｎを動作させる周辺回路用動作クロック信号を生成
し、ウェイト制御回路８５−１〜８５−Ｎが、クロック
コントローラ９１が生成する周辺回路用動作クロック信
号の周波数に基づいて、ＣＰＵ８２による周辺回路８３
−１〜８３−Ｎに対するアクセスのウェイト数を決定
し、アクセスのウェイト制御を行う。これにより、周辺
回路用動作周波数に応じて、ＣＰＵ８２による周辺回路
８３−１〜８３−Ｎに対するアクセスのウェイト数を変
更することができるため、適切に動作するとともに処理
能力を向上させることができる。

【０１２５】

【発明の効果】以上説明したとおり、この発明によれ
ば、保持手段が、ウェイト数情報を変更可能に保持し、
制御手段が、ウェイト数情報に基づいて、アクセスのウ
ェイト制御を行う。これにより、ＣＰＵによる周辺回路
に対するアクセスのウェイト数を変更することができる
ため、適切に動作するとともに処理能力を向上させるこ
とができる、という効果を奏する。

【０１２６】次の発明によれば、保持手段が各周辺回路
ごとのウェイト数情報を保持することによって、各周辺
回路ごとにウェイト数情報を変更することができるた
め、処理能力をさらに向上させることができる、という
効果を奏する。

【０１２７】次の発明によれば、保持手段が、書込みウ
ェイト数情報および読出しウェイト数情報をそれぞれ変
更可能に保持し、制御手段が、書込みウェイト数情報に
基づいて、書込みアクセスのウェイト制御を行い、読出
しウェイト数情報に基づいて、読出しアクセスのウェイ
ト制御を行う。これにより、書込みアクセスおよび読出
しアクセスについてそれぞれ別個にアクセスのウェイト
制御を行うことができるため、処理能力をさらに向上さ
せることができる、という効果を奏する。

【０１２８】次の発明によれば、入力接続手段が、ＣＰ
Ｕによる周辺回路に対するアクセスのウェイト数を指定
する指定信号を半導体装置外部から半導体装置内部に入
力接続し、制御手段が、入力接続手段を介して入力され
た指定信号に基づいてアクセスのウェイト制御を行う。
これにより、ＣＰＵによる周辺回路に対するアクセスの
ウェイト数を変更することができるため、適切に動作す
るとともに処理能力を向上させることができる、という
効果を奏する。

【０１２９】次の発明によれば、テスト手段が、アクセ
スに必要なウェイト数に関するデータを検出するテスト
を行い、制御手段が、テスト手段のテスト結果に基づい
て、ＣＰＵによる周辺回路に対するアクセスのウェイト
数を決定し、アクセスのウェイト制御を行う。これによ
り、ＣＰＵによる周辺回路に対するアクセスのウェイト
数を適切な値に変更することができるため、適切に動作
するとともに処理能力を向上させることができる、とい
う効果を奏する。

【０１３０】次の発明によれば、テスト手段が、周辺回
路と同等の応答時間を有するアクセス対象手段に対する
アクセスを行い、該アクセスが成功したか否かを判定
し、アクセス対象手段に対するアクセスに必要なウェイ
ト数をテスト結果として求める。これにより、ＣＰＵに
よる周辺回路に対するアクセスのウェイト数を適切な値
に変更することができるため、適切に動作するとともに
処理能力を向上させることができる、という効果を奏す
る。

【０１３１】次の発明によれば、テスト手段が、周辺回
路の応答時間と同等の遅延時間を有する遅延手段による
遅延時間をテスト結果として検出する。これにより、Ｃ
ＰＵによる周辺回路に対するアクセスのウェイト数を適
切な値に変更することができるため、適切に動作すると
ともに処理能力を向上させることができる、という効果
を奏する。

【０１３２】次の発明によれば、電源電圧検出手段が、
半導体装置の電源電圧を検出し、制御手段が、電源電圧
検出手段の検出結果に基づいて、ＣＰＵによる周辺回路
に対するアクセスのウェイト数を決定し、アクセスのウ
ェイト制御を行う。これにより、半導体装置の電源電圧
に応じて、ＣＰＵによる周辺回路に対するアクセスのウ
ェイト数を変更することができるため、適切に動作する
とともに処理能力を向上させることができる、という効
果を奏する。

【０１３３】次の発明によれば、動作クロック検出手段
が、半導体装置を動作させる動作クロック信号の周波数
（動作周波数）を検出し、制御手段が、動作クロック検
出手段の検出結果に基づいて、ＣＰＵによる周辺回路に
対するアクセスのウェイト数を決定し、アクセスのウェ
イト制御を行う。これにより、半導体装置の動作周波数
に応じて、ＣＰＵによる周辺回路に対するアクセスのウ
ェイト数を変更することができるため、適切に動作する
とともに処理能力を向上させることができる、という効
果を奏する。

【０１３４】次の発明によれば、動作クロック検出手段
が、所定の周波数の比較用クロック信号を生成する比較
用クロック生成手段を有し、比較用クロック信号と動作
クロック信号とを比較して動作クロック信号の周波数を
検出するため、半導体装置の動作周波数を検出すること
ができる、という効果を奏する。

【０１３５】次の発明によれば、周辺回路用動作クロッ
ク生成手段が、周辺回路を動作させる周辺回路用動作ク
ロック信号を生成し、制御手段が、周辺回路用動作クロ
ック生成手段が生成する周辺回路用動作クロック信号の
周波数に基づいて、ＣＰＵによる周辺回路に対するアク
セスのウェイト数を決定し、アクセスのウェイト制御を
行う。これにより、周辺回路用の動作周波数に応じて、
ＣＰＵによる周辺回路に対するアクセスのウェイト数を
変更することができるため、適切に動作するとともに処
理能力を向上させることができる、という効果を奏す
る。

【０１３６】次の発明によれば、半導体装置を動作させ
る動作クロック信号の周波数、半導体装置の電源電圧お
よび／または周辺回路用の動作クロック信号の周波数に
基づいて、ＣＰＵによる周辺回路に対するアクセスのウ
ェイト数が変更される。これにより、半導体装置の動作
周波数、半導体装置の電源電圧および／または周辺回路
用の動作周波数に応じて、ＣＰＵによる周辺回路に対す
るアクセスのウェイト数を適切な値に変更することがで
きるため、適切に動作するとともに処理能力を向上させ
ることができる、という効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１にかかる半導体装置
の概略構成を示す図である。

【図２】 この発明の実施の形態２にかかる半導体装置
の概略構成を示す図である。

【図３】 この発明の実施の形態３にかかる半導体装置
の概略構成を示す図である。

【図４】 この発明の実施の形態４にかかる半導体装置
の概略構成を示す図である。

【図５】 実施の形態４にかかるテスト動作の処理手順
を示す図である。

【図６】 この発明の実施の形態５にかかる半導体装置
の概略構成を示す図である。

【図７】 図６に示したセルフテスト機能ブロックの概
略構成を示す図である。

【図８】 この発明の実施の形態６にかかる半導体装置
の概略構成を示す図である。

【図９】 この発明の実施の形態７にかかる半導体装置
の概略構成を示す図である。

【図１０】 この発明の実施の形態８にかかる半導体装
置の概略構成を示す図である。

【符号の説明】

１，１１，２１，３１，４１，５１，７１，８１ 半導
体装置、２，１２，２２，３２，５２，８２ ＣＰＵ、
３−１〜３−Ｎ，１３−１〜１３−Ｎ，２３−１〜２３
−Ｎ，３３−１〜３３−Ｎ，４３−１〜４３−Ｎ，５３
−１〜５３−Ｎ，７３−１〜７３−Ｎ，８３−１〜８３
−Ｎ 周辺回路、４−１〜４−Ｎ，１４−１〜１４−
Ｎ，２４−１〜２４−Ｎ，３４−１〜３４−Ｎ ウェイ
制御レジスタ、５−１〜５−Ｎ，１５−１〜１５−Ｎ，
２５−１〜２５−Ｎ，３５−１〜３５−Ｎ，４５−１〜
４５−Ｎ，５５−１〜５５−Ｎ，７５−１〜７５−Ｎ，
８５−１〜８５−Ｎ ウェイト制御回路、６，１６，２
６，３６，５６，８６ バスリクエスト信号線、７，１
７，２７，３７，５７，８７ バスコンプリート信号
線、８，１８，２８，３８，５８，８８ 内部アドレス
／データバス、９，１９，３９ａ ＲＯＭ，２０，３
０，４０，６０，９０ リード／ライト信号線、２９
ウェイト制御信号入力端子、３９，４２ セルフテスト
機能ブロック、４６ディレイ回路、４７〜４９ フリッ
プフロップ、５０ 比較器、６１ 電源電圧検出回路、
６２ 電源端子、６３ 電圧判定基準電圧入力端子、７
２ 周波数検出回路、７４ リングオシレータ、７６
動作クロック信号入力端子、９１クロックコントロー
ラ、９２ クロック選択レジスタ、９３ クロック選択
回路、９４ 動作クロック信号入力端子。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｕ (72)発明者 島津 之彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B014 EB03 FA02 FA04 FA08 FB03 FB04 GD35 GE05 5B062 AA05 DD10 HH02 5B077 AA17 AA18 BB04 GG05 GG23 GG24 GG25 NN02 5B079 AA06 AA07 BA01 BB04 BC01 BC03 BC05 CC02 CC16 5F038 DF04 DF05 DF08 DF17 DT08 DT18 EZ20

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと該ＣＰＵがアクセスする周辺回
   路とを内蔵した半導体装置において、 前記ＣＰＵによる前記周辺回路に対するアクセスのウェ
   イト数を示すウェイト数情報を変更可能に保持する保持
   手段と、 前記ウェイト数情報に基づいて、前記アクセスのウェイ
   ト制御を行う制御手段と、 を具備することを特徴とする半導体装置。
2. 【請求項２】 前記周辺回路を複数設け、 前記保持手段は、前記各周辺回路ごとのウェイト数情報
   を保持することを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】 前記ウェイト数情報は、前記ＣＰＵによ
   る前記周辺回路に対する書込みアクセスのウェイト数を
   示す書込みウェイト数情報および前記ＣＰＵによる前記
   周辺回路に対する読出しアクセスのウェイト数を示す読
   出しウェイト数情報を含み、 前記制御手段は、前記書込みウェイト数情報に基づいて
   前記書込みアクセスのウェイト制御を行い、前記読出し
   ウェイト数情報に基づいて前記読出しアクセスのウェイ
   ト制御を行うことを特徴とする請求項１に記載の半導体
   装置。
4. 【請求項４】 ＣＰＵおよび該ＣＰＵがアクセスする周
   辺回路を内蔵した半導体装置において、 前記ＣＰＵによる前記周辺回路に対するアクセスのウェ
   イト数を指定し、自半導体装置外部から入力される指定
   信号を自半導体装置内部に入力接続する入力接続手段
   と、 前記入力接続手段を介して入力された前記指定信号に基
   づいて、前記アクセスのウェイト制御を行う制御手段
   と、 を具備することを特徴とする半導体装置。
5. 【請求項５】 ＣＰＵおよび該ＣＰＵがアクセスする周
   辺回路を内蔵した半導体装置において、 前記アクセスに必要なウェイト数に関するデータを検出
   するテストを行うテスト手段と、 前記テスト手段のテスト結果に基づいて、前記ＣＰＵに
   よる前記周辺回路に対するアクセスのウェイト数を決定
   し、前記アクセスのウェイト制御を行う制御手段と、 を具備することを特徴とする半導体装置。
6. 【請求項６】 前記テスト手段は、前記周辺回路と同等
   の応答時間を有するアクセス対象手段を有し、前記アク
   セス対象手段に対するアクセスを行い、該アクセスが成
   功したか否かを判定し、前記アクセス対象手段に対する
   アクセスに必要なウェイト数を前記テスト結果として求
   めることを特徴とする請求項５に記載の半導体装置。
7. 【請求項７】 前記テスト手段は、前記周辺回路の応答
   時間と同等の遅延時間を有する遅延手段を有し、前記遅
   延手段による遅延時間を前記テスト結果として検出する
   ことを特徴とする請求項５に記載の半導体装置。
8. 【請求項８】 ＣＰＵおよび該ＣＰＵがアクセスする周
   辺回路を内蔵した半導体装置において、 自半導体装置の電源電圧を検出する電源電圧検出手段
   と、 前記電源電圧検出手段の検出結果に基づいて、前記ＣＰ
   Ｕによる前記周辺回路に対するアクセスのウェイト数を
   決定し、前記アクセスのウェイト制御を行う制御手段
   と、 を具備することを特徴とする半導体装置。
9. 【請求項９】 ＣＰＵおよび該ＣＰＵがアクセスする周
   辺回路を内蔵した半導体装置において、 自半導体装置を動作させる動作クロック信号の周波数を
   検出する動作クロック検出手段と、 前記動作クロック検出手段の検出結果に基づいて、前記
   ＣＰＵによる前記周辺回路に対するアクセスのウェイト
   数を決定し、前記アクセスのウェイト制御を行う制御手
   段と、 を具備することを特徴とする半導体装置。
10. 【請求項１０】 前記動作クロック検出手段は、所定の
    周波数の比較用クロック信号を生成する比較用クロック
    生成手段を有し、前記比較用クロック信号と前記動作ク
    ロック信号とを比較して前記動作クロック信号の周波数
    を検出することを特徴とする請求項９に記載の半導体装
    置。
11. 【請求項１１】 ＣＰＵおよび該ＣＰＵがアクセスする
    周辺回路を内蔵した半導体装置において、 前記周辺回路を動作させる周辺回路用動作クロック信号
    を生成する周辺回路用動作クロック生成手段と、 前記周辺回路用動作クロック生成手段が生成する前記周
    辺回路用動作クロック信号の周波数に基づいて、前記Ｃ
    ＰＵによる前記周辺回路に対するアクセスのウェイト数
    を決定し、前記アクセスのウェイト制御を行う制御手段
    と、 を具備することを特徴とする半導体装置。
12. 【請求項１２】 ＣＰＵと該ＣＰＵがアクセスする周辺
    回路とを内蔵した半導体装置を動作させる動作クロック
    信号の周波数、前記半導体装置の電源電圧および／また
    は前記周辺回路用の動作クロック信号の周波数に基づい
    て、前記ＣＰＵによる前記周辺回路に対するアクセスの
    ウェイト数を変更させるアクセスウェイト数変更プログ
    ラムを記録したことを特徴とするコンピュータ読み取り
    可能な記録媒体。