JPS6353669A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS6353669A JPS6353669A JP61195455A JP19545586A JPS6353669A JP S6353669 A JPS6353669 A JP S6353669A JP 61195455 A JP61195455 A JP 61195455A JP 19545586 A JP19545586 A JP 19545586A JP S6353669 A JPS6353669 A JP S6353669A
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- JP
- Japan
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- circuit
- signal
- wait
- bus
- microprocessor
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- Pending
Links
- 238000004260 weight control Methods 0.000 abstract description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサに関するもので、例え
ば、非同期データの取り込みのためにプログラムウェイ
ト回路を内蔵するものに利用して有効な技術に関するも
のである。
ば、非同期データの取り込みのためにプログラムウェイ
ト回路を内蔵するものに利用して有効な技術に関するも
のである。
プログラムウェイト回路を内蔵する６ ８０ （１０系
等のマイクロプロセッサにおいては、次のようにしてメ
モリ等の周辺装置からのデータを受は取る。クロック（
マシンサイクル）信号によって規定されるステートＯの
とき、アドレスバスはハイインピーダンス状態にされて
いる。リードサイクルを示すためリード／ライト信号Ｒ
／Ｗはハイレベルにされる。
等のマイクロプロセッサにおいては、次のようにしてメ
モリ等の周辺装置からのデータを受は取る。クロック（
マシンサイクル）信号によって規定されるステートＯの
とき、アドレスバスはハイインピーダンス状態にされて
いる。リードサイクルを示すためリード／ライト信号Ｒ
／Ｗはハイレベルにされる。
ステート１において、アドレスバスはハイインピーダン
ス状態から解放される。
ス状態から解放される。
ステート２において、アドレスストローブ信号Ａ、 Ｓ
がロウレベルのアクティブにされ、アドレスバス上に有
効なアドレス信号をあることを示す。
がロウレベルのアクティブにされ、アドレスバス上に有
効なアドレス信号をあることを示す。
メモリ等の周辺装置は、上記アドレスバスとアドレスス
トローブ信号ＡＳを受けて、自分が選択されたかどうか
を判断する。メモリ等の被選択デバイスは、選択された
と判断すると動作状症となり、データバスに読み出し信
号を送出する。
トローブ信号ＡＳを受けて、自分が選択されたかどうか
を判断する。メモリ等の被選択デバイスは、選択された
と判断すると動作状症となり、データバスに読み出し信
号を送出する。
プログラムウェイト回路は、上記選択したメモリ等の被
選択デバイスのアクセス時間を考慮してウェイト時間が
設定される。すなわち、比較的低速のメモリ装置等に対
しては、ステート６の開始時点までの間に、１ないし複
数サイクルのウェイトサイクルが設定される。
選択デバイスのアクセス時間を考慮してウェイト時間が
設定される。すなわち、比較的低速のメモリ装置等に対
しては、ステート６の開始時点までの間に、１ないし複
数サイクルのウェイトサイクルが設定される。
このウェイトサイクル後のテスート６においてデータバ
ス上に有効なデータがあるものとみなしてデータの取り
込みを行う。
ス上に有効なデータがあるものとみなしてデータの取り
込みを行う。
上記のようなプログラムウェイト回路を内蔵するマイク
ロプロセッサに関しては、例えば■日立製作所昭和６０
年９月発行「日立マイクロコンピュータデータブック
８ビツト・１６ビツト マイクロプロセッザ１頁４６２
〜頁４６３がある。
ロプロセッサに関しては、例えば■日立製作所昭和６０
年９月発行「日立マイクロコンピュータデータブック
８ビツト・１６ビツト マイクロプロセッザ１頁４６２
〜頁４６３がある。
〔発明が解決しようとする問題点〕
システムを構成するバスマスタが上記マイクロプロセッ
サだけの場合には、何等問題なく上記のように被選択デ
バイスをアクセスすることができる。しかしながら、シ
ステムにスレーブマイクロプロセッサや直接メモリアク
セス装置のようなバスマスタとなる得る装置があるとき
、上記のようなウェイト動作をこれらのバスマスタとな
った装置に指示する制御回路が必要になってしまう。
サだけの場合には、何等問題なく上記のように被選択デ
バイスをアクセスすることができる。しかしながら、シ
ステムにスレーブマイクロプロセッサや直接メモリアク
セス装置のようなバスマスタとなる得る装置があるとき
、上記のようなウェイト動作をこれらのバスマスタとな
った装置に指示する制御回路が必要になってしまう。
この発明の目的は、システムの簡素化を可能にできるマ
イクロプロセッサを提供することにある。
イクロプロセッサを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、内蔵のプログラムウェイト回路により形成さ
れるウェイト信号を外部端子へ送出させるようにするも
のである。
れるウェイト信号を外部端子へ送出させるようにするも
のである。
」二記した手段によれば、上記プログラムウェイト回路
を、スレーブマイクロプロセッサや直接メモリアクセス
制御装置等のウェイト動作に利用することができる。
を、スレーブマイクロプロセッサや直接メモリアクセス
制御装置等のウェイト動作に利用することができる。
第１図には、この発明の一実施例のブロック図が示され
ている。マイクロプロセッサＭＰＵは、特に制限されな
いが、６８０００系のマイクロプロセッサーであり、プ
ログラムウェイト回路ＷＡｉＴＣを内蔵するものである
。また、他のバスマスクとして、直接メモリアクセス制
？１１装置ＤＭＡ Ｃが設けられる。メモリ装置Ｍ１と
Ｍ２は、例えばＲＡＭ （、ランダム・アクセス・メモ
リ）やＲＯＭ（リード・オンリー・メモリ）であり、そ
のうち少なくとも１つが例えばダイナミック型ＲＡＭの
ような比較的低速のメモリ装置である。また、入出力装
！Ｉ１０は、例えばフロッピーディスクメモリ装置等で
ある。
ている。マイクロプロセッサＭＰＵは、特に制限されな
いが、６８０００系のマイクロプロセッサーであり、プ
ログラムウェイト回路ＷＡｉＴＣを内蔵するものである
。また、他のバスマスクとして、直接メモリアクセス制
？１１装置ＤＭＡ Ｃが設けられる。メモリ装置Ｍ１と
Ｍ２は、例えばＲＡＭ （、ランダム・アクセス・メモ
リ）やＲＯＭ（リード・オンリー・メモリ）であり、そ
のうち少なくとも１つが例えばダイナミック型ＲＡＭの
ような比較的低速のメモリ装置である。また、入出力装
！Ｉ１０は、例えばフロッピーディスクメモリ装置等で
ある。
上記マイクロプロセッサＭＰＵ、直接メモリアクセス制
御装置ＤＭＡＣ，メモリ装置Ｍｌ、Ｍ２及び入出力装置
Ｉ１０は、アドレスバスとデータバス及びコントロール
信号線等からなるバスＢＵＳによって相互に接続される
。
御装置ＤＭＡＣ，メモリ装置Ｍｌ、Ｍ２及び入出力装置
Ｉ１０は、アドレスバスとデータバス及びコントロール
信号線等からなるバスＢＵＳによって相互に接続される
。
上記マイクロプロセッサＭＰＵは、例えば、■日立製作
所から販売されている品名ｒＨＤ６４１８０」等のよう
に、プログラムウェイト回路ＷＡＩＴＣを内蔵するもの
である。このプログラムウェイト回路ＷＡＩＴＣは、前
述のように比較的低速のメモリ装置や入出力装ＷＩ１０
に対するアクセスのとき、所定のマシンサイクル中にウ
ェイトを挿入するものである。この実施例では、特に制
限されないが、上記プログラムウェイト回路ＷＡＩＴＣ
は、オア（ＯＲ）ゲート回路Ｇを介して中央処理装置Ｃ
Ｐ［Ｊに供給する。また、このプログラムウェイト回路
ＷＡＩＴＣは、他のバスマスタに対してもウェイト信号
を供給するよう、駆動回路ＤＶを介して外部端子から送
出される。この駆動回路ＤＶを通して出力されるウェイ
ト制御信号ＷＡ、ＪＴは、この実施例のマイクロコンピ
ュータシステムでは上記直接メモリアク−１！ス制制御
装ＤＭＡＣに供給される。上記駆動回路ＤＶは、特に制
限されないが、オーブンドレイン出力回路からなり、外
部端子からのウェイト信号を供給を可能としている。言
い換えるならば、その出力端子でのワイヤード論理を可
能にしている。それ故、上記外部端子から供給されるウ
ェイト信号は、オアゲート回路Ｇを通して上記中央処理
装置ＣＰＵに供給される。
所から販売されている品名ｒＨＤ６４１８０」等のよう
に、プログラムウェイト回路ＷＡＩＴＣを内蔵するもの
である。このプログラムウェイト回路ＷＡＩＴＣは、前
述のように比較的低速のメモリ装置や入出力装ＷＩ１０
に対するアクセスのとき、所定のマシンサイクル中にウ
ェイトを挿入するものである。この実施例では、特に制
限されないが、上記プログラムウェイト回路ＷＡＩＴＣ
は、オア（ＯＲ）ゲート回路Ｇを介して中央処理装置Ｃ
Ｐ［Ｊに供給する。また、このプログラムウェイト回路
ＷＡＩＴＣは、他のバスマスタに対してもウェイト信号
を供給するよう、駆動回路ＤＶを介して外部端子から送
出される。この駆動回路ＤＶを通して出力されるウェイ
ト制御信号ＷＡ、ＪＴは、この実施例のマイクロコンピ
ュータシステムでは上記直接メモリアク−１！ス制制御
装ＤＭＡＣに供給される。上記駆動回路ＤＶは、特に制
限されないが、オーブンドレイン出力回路からなり、外
部端子からのウェイト信号を供給を可能としている。言
い換えるならば、その出力端子でのワイヤード論理を可
能にしている。それ故、上記外部端子から供給されるウ
ェイト信号は、オアゲート回路Ｇを通して上記中央処理
装置ＣＰＵに供給される。
また、プログラムウェイト回路ＷＡＩＴＣは、バスＢＵ
Ｓからの信号を受けて、上記直接メモリアクセス制御回
路ＤＭＡＣがバスマスクになっていることを監視するも
のである。
Ｓからの信号を受けて、上記直接メモリアクセス制御回
路ＤＭＡＣがバスマスクになっていることを監視するも
のである。
上記直接メモリアクセス制御装置ＤＭＡＣは、一種のマ
イクロコンピュータ機能を持ち、上記マイクロプロセッ
サＭＰＵに代えてバスマスタとなり、例えば、メモリ装
置Ｍ１又はＭ２と入出力装置Ｉ１０との間でデータの転
送を行う。このようなデータの転送に際して、メモリ装
置Ｍ１又はＭ２あるいは入出力装置Ｉ１０の速度が比較
的遅い場合、前述のようなウェイトの挿入が必要とされ
る。この実施例では、上記直接メモリアクセス制御袋Ｒ
Ｄ Ｍ Ａ Ｃが上記マイクロプロセッサＭＰＵに代わ
ってバスを獲得したとき、マイクロプロセッサＭＰＵに
内蔵されるプログラムウェイト回路ＷＡＩＴＣが起動さ
れる。そして、プログラムウェイト回路ＷＡＩＴＣは、
上記直接メモリアクセス制御装置ＤＭＡＣがアクセスし
ようとするメモリ装置や入出力装置の速度（アクセスサ
イクル）に応じたウェイト信号ＷＡＩＴを発生して、上
記駆動回路ＤＶを通して直接メモリアクセス制御装置Ｄ
ＭＡＣに供給する。
イクロコンピュータ機能を持ち、上記マイクロプロセッ
サＭＰＵに代えてバスマスタとなり、例えば、メモリ装
置Ｍ１又はＭ２と入出力装置Ｉ１０との間でデータの転
送を行う。このようなデータの転送に際して、メモリ装
置Ｍ１又はＭ２あるいは入出力装置Ｉ１０の速度が比較
的遅い場合、前述のようなウェイトの挿入が必要とされ
る。この実施例では、上記直接メモリアクセス制御袋Ｒ
Ｄ Ｍ Ａ Ｃが上記マイクロプロセッサＭＰＵに代わ
ってバスを獲得したとき、マイクロプロセッサＭＰＵに
内蔵されるプログラムウェイト回路ＷＡＩＴＣが起動さ
れる。そして、プログラムウェイト回路ＷＡＩＴＣは、
上記直接メモリアクセス制御装置ＤＭＡＣがアクセスし
ようとするメモリ装置や入出力装置の速度（アクセスサ
イクル）に応じたウェイト信号ＷＡＩＴを発生して、上
記駆動回路ＤＶを通して直接メモリアクセス制御装置Ｄ
ＭＡＣに供給する。
直接メモリアクセス制御装置ＤＭＡｃは、そのマシンサ
イクルに応じてその所定のタイミング信号とアドレス信
号を送出する。メモリ等の周辺装置は、上記アドレス信
号を受けて、自分が選択されたかどうかを判断する。メ
モリ等の被選択デバイスは、選択されたと判断すると動
作状態となり、データバスに読み出しく３号を送出する
。プログラムウェイト回路は、上記選択したメモリ等の
被選択デバイスのアクセス時間に応じにウェイ１−信号
を送出する。したがって、直接メモリアクセス制御装置
ＤＭＡＣは、そのデータ取り込みを行うマシンサイクル
の前に、■ないし複数サイクルのウェイトサイクルを実
行した後に、データバス上に有効なデータがあるものと
みなしてデータの取り込みを行う。
イクルに応じてその所定のタイミング信号とアドレス信
号を送出する。メモリ等の周辺装置は、上記アドレス信
号を受けて、自分が選択されたかどうかを判断する。メ
モリ等の被選択デバイスは、選択されたと判断すると動
作状態となり、データバスに読み出しく３号を送出する
。プログラムウェイト回路は、上記選択したメモリ等の
被選択デバイスのアクセス時間に応じにウェイ１−信号
を送出する。したがって、直接メモリアクセス制御装置
ＤＭＡＣは、そのデータ取り込みを行うマシンサイクル
の前に、■ないし複数サイクルのウェイトサイクルを実
行した後に、データバス上に有効なデータがあるものと
みなしてデータの取り込みを行う。
指定されたウェイトサイクルをマシンサイクルに挿入さ
せるものである。
せるものである。
この実施例では、上記のようにプログラムウェイト回路
ＷＡ、ＩＴＣを内蔵するマイクロプロセッサＭＰＵを含
むマイクロコンピュータシステムにおいて、バスマスク
となり得る直接メモリアクセス制御装置ＤＭＡｃやスレ
ーブマイクロプロセッサ等が存在する場合、上記マスタ
ーマイクロプロセッサに内蔵されるプログラムうエイト
回路ＷＡＴＴＣを利用することによって、システムの簡
素化を図ることができる。なお、上記プログラムウェイ
ト回路ＷＡＩＴＣを内蔵するマイクロプロセッサＭＰＵ
は、他の装置がバスマスタとなっているとき、上記バス
を開放した状態であるので、上記プログラムウェイト回
路ＷＡＩＴＣを使用しない。したがって、上記プログラ
ムウェイト回路ＷＡＩＴＣをバスマスクとして動作する
他の装置に使用しても何等問題になることはない。
ＷＡ、ＩＴＣを内蔵するマイクロプロセッサＭＰＵを含
むマイクロコンピュータシステムにおいて、バスマスク
となり得る直接メモリアクセス制御装置ＤＭＡｃやスレ
ーブマイクロプロセッサ等が存在する場合、上記マスタ
ーマイクロプロセッサに内蔵されるプログラムうエイト
回路ＷＡＴＴＣを利用することによって、システムの簡
素化を図ることができる。なお、上記プログラムウェイ
ト回路ＷＡＩＴＣを内蔵するマイクロプロセッサＭＰＵ
は、他の装置がバスマスタとなっているとき、上記バス
を開放した状態であるので、上記プログラムウェイト回
路ＷＡＩＴＣを使用しない。したがって、上記プログラ
ムウェイト回路ＷＡＩＴＣをバスマスクとして動作する
他の装置に使用しても何等問題になることはない。
さらに１、この実施例では、上記プログラムウニイト回
路ＷＡＩＴＣにより形成されろ（３号を外部端子へ送出
させるの駆動回路ＤＶとして、ワイヤード論理を可能と
する。これによって、必要ならマイクロプロセッサＭＰ
Ｕを外部に設けられるウェイト制御回路からのウェイ）
・動作も行うことができる。
路ＷＡＩＴＣにより形成されろ（３号を外部端子へ送出
させるの駆動回路ＤＶとして、ワイヤード論理を可能と
する。これによって、必要ならマイクロプロセッサＭＰ
Ｕを外部に設けられるウェイト制御回路からのウェイ）
・動作も行うことができる。
上記実施例から得られる作用効果は、下記の通りである
。
。
（１１内蔵のプログラムウェイト回路により形成される
ウェイト信号を外部端子へ送出させるようにするという
簡単な構成によって、スレーブマイクロプロセッサや直
接メモリアクセス制御装置等のように他のバスマスクと
なろうる装置のウニ・イト動作に利用することができる
。、：れによって、バスマスクとなる得る装置が複数か
らなるマイクロコンピュータシステムの簡素化を図るこ
とができるという効果が得られる。
ウェイト信号を外部端子へ送出させるようにするという
簡単な構成によって、スレーブマイクロプロセッサや直
接メモリアクセス制御装置等のように他のバスマスクと
なろうる装置のウニ・イト動作に利用することができる
。、：れによって、バスマスクとなる得る装置が複数か
らなるマイクロコンピュータシステムの簡素化を図るこ
とができるという効果が得られる。
（２）上記内蔵のプログラムウェイト回路により形成さ
れるウェイト信号を外部端子へ送出させる駆動回路とし
て、オーブンドレイン等のようなワイヤ−ド論理を可能
とする出力回路を用いることによって上記外部端子から
ウェイト信号を供給することができる。これによって、
マイクロプロセッサにおけるウェイト機能の多様化が図
られるという効果が得られる。
れるウェイト信号を外部端子へ送出させる駆動回路とし
て、オーブンドレイン等のようなワイヤ−ド論理を可能
とする出力回路を用いることによって上記外部端子から
ウェイト信号を供給することができる。これによって、
マイクロプロセッサにおけるウェイト機能の多様化が図
られるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バスとしては
、データ信号とアドレス信号とが時系列的に伝送される
ものであってもよい。すなわち、マイクロプロセッサの
アドレスバスに対して、スレーブプロセッサや直接メモ
リアクセス制御装置等は、アドレスとデータとを時分割
方式により伝達させるものであってもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バスとしては
、データ信号とアドレス信号とが時系列的に伝送される
ものであってもよい。すなわち、マイクロプロセッサの
アドレスバスに対して、スレーブプロセッサや直接メモ
リアクセス制御装置等は、アドレスとデータとを時分割
方式により伝達させるものであってもよい。
また、プログラムウェイト回路の出力信号が送出される
端子と、必要に応じて設けられる外部からのウェイト信
号が供給される端子とは、独立した端子としてもよい。
端子と、必要に応じて設けられる外部からのウェイト信
号が供給される端子とは、独立した端子としてもよい。
この発明は、プログラムウェイト回路を内蔵するマイク
ロプロセッサに広く利用できる。
ロプロセッサに広く利用できる。
〔発明の効果〕
本願において開示される発明のうら代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、内蔵のプログラムウェイト回路により形成
されるウェイト信号を外部端子へ送出させることによっ
て、スレーブマイクロプロセッサや直接メモリアクセス
制御装置等のように他のバスマスタとなりうる装置のウ
ェイト動作に利用することができるから、システムの簡
素化を図ることができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、内蔵のプログラムウェイト回路により形成
されるウェイト信号を外部端子へ送出させることによっ
て、スレーブマイクロプロセッサや直接メモリアクセス
制御装置等のように他のバスマスタとなりうる装置のウ
ェイト動作に利用することができるから、システムの簡
素化を図ることができる。
第１図は、この発明が適用されたマイクロプロセッサを
用いたマイクロコンピュータシステムの一実施例を示す
ブロック図である。 ＭＰＵ・・マイクロプロセッサ、ＣＰＵ・・中央処理装
置、ＷＡＩＴＣ・・プログラムウェイト回路、ＤＶ・・
駆動回路、Ｇ・・オアゲート回路、ＤＭＡＣ・・直接メ
モリアクセス制御装置、Ｍｌ。 Ｍ２・・メモリ装置、Ｉｌｏ・・入出力装置、ＢＵＳ・
・バス 第 １ 図
用いたマイクロコンピュータシステムの一実施例を示す
ブロック図である。 ＭＰＵ・・マイクロプロセッサ、ＣＰＵ・・中央処理装
置、ＷＡＩＴＣ・・プログラムウェイト回路、ＤＶ・・
駆動回路、Ｇ・・オアゲート回路、ＤＭＡＣ・・直接メ
モリアクセス制御装置、Ｍｌ。 Ｍ２・・メモリ装置、Ｉｌｏ・・入出力装置、ＢＵＳ・
・バス 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、バス上のデータの取り込みタイミングを規定するプ
ログラムウェイト回路内蔵し、上記ウェイト信号を外部
端子へ送出させる機能を持つことを特徴とするマイクロ
プロセッサ。 ２、上記外部端子へ送出されるウェイト信号は、ワイヤ
ード論理を可能とする出力回路を介して外部端子から送
出されるとともに、上記プログラムウェイト回路からの
内部信号と上記外部端子からの信号を受ける論理和ゲー
ト回路を介して内部回路に供給されるものであることを
特徴とする特許請求の範囲第１項記載のマイクロプロセ
ッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195455A JPS6353669A (ja) | 1986-08-22 | 1986-08-22 | マイクロプロセツサ |
| KR1019870007356A KR950008222B1 (ko) | 1986-08-22 | 1987-07-09 | 마이크로 프로세서 |
| US07/077,442 US5070473A (en) | 1986-08-22 | 1987-07-24 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195455A JPS6353669A (ja) | 1986-08-22 | 1986-08-22 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353669A true JPS6353669A (ja) | 1988-03-07 |
Family
ID=16341350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195455A Pending JPS6353669A (ja) | 1986-08-22 | 1986-08-22 | マイクロプロセツサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5070473A (ja) |
| JP (1) | JPS6353669A (ja) |
| KR (1) | KR950008222B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2628194B2 (ja) * | 1988-07-28 | 1997-07-09 | 株式会社日立製作所 | データ処理装置 |
| US5617574A (en) * | 1989-05-04 | 1997-04-01 | Texas Instruments Incorporated | Devices, systems and methods for conditional instructions |
| JPH03167649A (ja) * | 1989-11-28 | 1991-07-19 | Nec Corp | ウエイト・サイクル制御装置 |
| US5253355A (en) * | 1990-11-13 | 1993-10-12 | Compaq Computer Corporation | Apparatus and method for developing wait states during addressing operation by using unused address bits |
| US5687345A (en) * | 1992-03-17 | 1997-11-11 | Hitachi, Ltd. | Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| TW231343B (ja) | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
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| US5339440A (en) * | 1992-08-21 | 1994-08-16 | Hewlett-Packard Co. | Wait state mechanism for a high speed bus which allows the bus to continue running a preset number of cycles after a bus wait is requested |
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Also Published As
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