JPH04233611A - タイミング制御装置 - Google Patents
タイミング制御装置Info
- Publication number
- JPH04233611A JPH04233611A JP2415492A JP41549290A JPH04233611A JP H04233611 A JPH04233611 A JP H04233611A JP 2415492 A JP2415492 A JP 2415492A JP 41549290 A JP41549290 A JP 41549290A JP H04233611 A JPH04233611 A JP H04233611A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- timing
- timing signal
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 claims abstract description 26
- 230000008859 change Effects 0.000 abstract description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はタイミング制御装置に係
り、特に、ＣＰＵ（中央処理装置）とメモリや周辺装置
間でデータをアクセスする際にそれらＣＰＵ、メモリお
よび周辺装置の動作タイミングを制御するタイミング制
御装置の改良に関する。
り、特に、ＣＰＵ（中央処理装置）とメモリや周辺装置
間でデータをアクセスする際にそれらＣＰＵ、メモリお
よび周辺装置の動作タイミングを制御するタイミング制
御装置の改良に関する。
【０００２】
【従来の技術】従来、例えばパーソナルコンピュータや
ワードプロセッサ等のようにＣＰＵを有する電子情報機
器では、図２に示すように、演算処理動作の主要部をな
すＣＰＵ１からバス３を介してアドレス信号を出力する
とともに、ＣＰＵ１から種々の制御用のステータス信号
をタイミング制御装置５に出力し、このタイミング制御
装置５はそのステータス信号から例えばＲＯＭ７に対し
て読み出し信号（ＭＲＤ）を出力したり、ＲＡＭ９に対
して読み出し信号（ＭＲＤ）や書込み信号（ＭＷＲ）を
出力し、更にこれらＲＯＭ７やＲＡＭ９の読み書き速度
に合せた動作タイミング信号（ＲＥＡＤＹ信号、ＷＡＩ
Ｔ信号）をタイミング制御装置５からＣＰＵ１へ出力し
、それらの条件が整ったときにデータがバス３を介して
ＣＰＵ１、ＲＯＭ７およびＲＡＭ９間で伝送される。 なお、これらＣＰＵ１やタイミング制御装置５等はクロ
ック発生回路１１から供給されたクロックパルスを基本
的な動作タイミングとして動作する。
ワードプロセッサ等のようにＣＰＵを有する電子情報機
器では、図２に示すように、演算処理動作の主要部をな
すＣＰＵ１からバス３を介してアドレス信号を出力する
とともに、ＣＰＵ１から種々の制御用のステータス信号
をタイミング制御装置５に出力し、このタイミング制御
装置５はそのステータス信号から例えばＲＯＭ７に対し
て読み出し信号（ＭＲＤ）を出力したり、ＲＡＭ９に対
して読み出し信号（ＭＲＤ）や書込み信号（ＭＷＲ）を
出力し、更にこれらＲＯＭ７やＲＡＭ９の読み書き速度
に合せた動作タイミング信号（ＲＥＡＤＹ信号、ＷＡＩ
Ｔ信号）をタイミング制御装置５からＣＰＵ１へ出力し
、それらの条件が整ったときにデータがバス３を介して
ＣＰＵ１、ＲＯＭ７およびＲＡＭ９間で伝送される。 なお、これらＣＰＵ１やタイミング制御装置５等はクロ
ック発生回路１１から供給されたクロックパルスを基本
的な動作タイミングとして動作する。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな電子情報機器において、例えば８ビット処理のＣＰ
Ｕ１から１６ビット処理のＣＰＵに変更したり、クロッ
ク発生回路１１のクロック周波数を変更する等してＣＰ
Ｕ１の動作条件が変更された場合、あるいはＲＯＭ７や
ＲＡＭ９等のアクセススピードが変更された場合、その
変更によって各種の信号タイミングが微妙に違ってくる
から、上述したタイミング制御装置５から正確なタイミ
ング信号を出力させるためにタイミング制御装置５の変
更が必要である。そのため、全体の回路設計をやり直す
必要があり、電子情報機器の改良や変更に手間取ったり
、価格を上昇させ易い。
うな電子情報機器において、例えば８ビット処理のＣＰ
Ｕ１から１６ビット処理のＣＰＵに変更したり、クロッ
ク発生回路１１のクロック周波数を変更する等してＣＰ
Ｕ１の動作条件が変更された場合、あるいはＲＯＭ７や
ＲＡＭ９等のアクセススピードが変更された場合、その
変更によって各種の信号タイミングが微妙に違ってくる
から、上述したタイミング制御装置５から正確なタイミ
ング信号を出力させるためにタイミング制御装置５の変
更が必要である。そのため、全体の回路設計をやり直す
必要があり、電子情報機器の改良や変更に手間取ったり
、価格を上昇させ易い。
【０００４】本発明はこのような従来の欠点を解決する
ためになされたものであり、ＣＰＵの動作条件が変更さ
れても簡単に対応可能で開発コストを上昇させ難いタイ
ミング制御装置の提供を目的とする。
ためになされたものであり、ＣＰＵの動作条件が変更さ
れても簡単に対応可能で開発コストを上昇させ難いタイ
ミング制御装置の提供を目的とする。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために本発明は、タイミング信号を生成させるための
タイミング信号用データを格納したデータ格納回路と、
このデータ格納回路からのタイミング信号用データに基
づいてタイミング信号を生成するタイミング生成回路と
、ＣＰＵのリセット時にこの動作条件に対応したタイミ
ング信号用データをそのデータ格納回路へ格納する初期
設定制御回路とを具備して構成されている。
るために本発明は、タイミング信号を生成させるための
タイミング信号用データを格納したデータ格納回路と、
このデータ格納回路からのタイミング信号用データに基
づいてタイミング信号を生成するタイミング生成回路と
、ＣＰＵのリセット時にこの動作条件に対応したタイミ
ング信号用データをそのデータ格納回路へ格納する初期
設定制御回路とを具備して構成されている。
【０００６】そして、本発明は、ＣＰＵからアクセスさ
れるＲＯＭに複数種類のＣＰＵの動作条件に対応した複
数のタイミング信号用データを格納し、上記初期設定制
御回路がそのＲＯＭにからタイミング信号用データをデ
ータ格納回路へ格納するよう構成するとよい。
れるＲＯＭに複数種類のＣＰＵの動作条件に対応した複
数のタイミング信号用データを格納し、上記初期設定制
御回路がそのＲＯＭにからタイミング信号用データをデ
ータ格納回路へ格納するよう構成するとよい。
【０００７】
【作用】このような手段を備えた本発明では、ＣＰＵが
リセットされるとＣＰＵの動作処理が止まり、リセット
中に初期設定制御回路がそのＣＰＵの動作条件に対応し
たタイミング信号用データをデータ格納回路へ格納する
から、リセットが解除されるとタイミング生成回路では
データ格納回路からそのタイミング信号用データを読み
出し、ＣＰＵから送られるステータス信号からタイミン
グ信号を生成する。そのため、ＣＰＵ自体やクロック回
路が変更されてＣＰＵの動作条件が変更されると、その
ＣＰＵのリセットによって各動作条件に対応するタイミ
ング信号用データが初期設定制御回路によってデータ格
納回路へセットされる。
リセットされるとＣＰＵの動作処理が止まり、リセット
中に初期設定制御回路がそのＣＰＵの動作条件に対応し
たタイミング信号用データをデータ格納回路へ格納する
から、リセットが解除されるとタイミング生成回路では
データ格納回路からそのタイミング信号用データを読み
出し、ＣＰＵから送られるステータス信号からタイミン
グ信号を生成する。そのため、ＣＰＵ自体やクロック回
路が変更されてＣＰＵの動作条件が変更されると、その
ＣＰＵのリセットによって各動作条件に対応するタイミ
ング信号用データが初期設定制御回路によってデータ格
納回路へセットされる。
【０００８】さらに、ＣＰＵからアクセスされるＲＯＭ
から初期設定制御回路がタイミング信号用データをデー
タ格納回路へ格納する構成では、ＲＯＭの共用化が図ら
れる。
から初期設定制御回路がタイミング信号用データをデー
タ格納回路へ格納する構成では、ＲＯＭの共用化が図ら
れる。
【０００９】
【実施例】以下本発明の実施例を図面を参照して説明す
る。図１（Ａ）は本発明に係るタイミング制御装置の一
実施例を示すブロック図である。図において、従来公知
のＣＰＵ１３にはアドレスバス１５を介して後述するＲ
ＯＭ２３や図示しないＲＡＭその他周辺装置が接続され
ている。ＣＰＵ１３はシステムバス１７を介してタイミ
ング生成回路１９に接続され、ＣＰＵ１３の動作状態を
示すステータス信号がタイミング生成回路１９へ伝送さ
れるようになっている。
る。図１（Ａ）は本発明に係るタイミング制御装置の一
実施例を示すブロック図である。図において、従来公知
のＣＰＵ１３にはアドレスバス１５を介して後述するＲ
ＯＭ２３や図示しないＲＡＭその他周辺装置が接続され
ている。ＣＰＵ１３はシステムバス１７を介してタイミ
ング生成回路１９に接続され、ＣＰＵ１３の動作状態を
示すステータス信号がタイミング生成回路１９へ伝送さ
れるようになっている。
【００１０】タイミング生成回路１９にはタイミング信
号用データを格納したデータ格納回路２１が接続されて
おり、タイミング生成回路１９はデータ格納回路２１か
らのタイミング信号用データを読み出し、このタイミン
グ信号用データに基づいてステータス信号から各種のタ
イミング信号を発生させ、ＲＯＭ２３、ＣＰＵ１３、Ｒ
ＡＭや周辺装置に出力する。タイミング信号としては、
ＲＯＭ２３等のメモリからのデータの読み出しや書込み
を指示するＭＲＤ／ＭＷＲ信号、周辺装置のインターフ
ェース回路（Ｉ／Ｏ）との間でデータの読み出しや書込
みを指示するＲＤ／ＷＲ信号、ＣＰＵ１３がウエイト状
態であることを示すＷＡＩＴ信号、ＣＰＵ１３に対して
現在処理中の動作に割込んでその動作を一時的に中断さ
せるＩＮＴ信号等がある。これらのタイミング信号の動
作は後述する。
号用データを格納したデータ格納回路２１が接続されて
おり、タイミング生成回路１９はデータ格納回路２１か
らのタイミング信号用データを読み出し、このタイミン
グ信号用データに基づいてステータス信号から各種のタ
イミング信号を発生させ、ＲＯＭ２３、ＣＰＵ１３、Ｒ
ＡＭや周辺装置に出力する。タイミング信号としては、
ＲＯＭ２３等のメモリからのデータの読み出しや書込み
を指示するＭＲＤ／ＭＷＲ信号、周辺装置のインターフ
ェース回路（Ｉ／Ｏ）との間でデータの読み出しや書込
みを指示するＲＤ／ＷＲ信号、ＣＰＵ１３がウエイト状
態であることを示すＷＡＩＴ信号、ＣＰＵ１３に対して
現在処理中の動作に割込んでその動作を一時的に中断さ
せるＩＮＴ信号等がある。これらのタイミング信号の動
作は後述する。
【００１１】データ格納回路２１はタイミング信号用デ
ータを格納する内部レジスタであり、そのタイミング信
号用データは初期設定制御回路２５によって格納される
。初期設定制御回路２５は、外部からのリセット指示に
基づいてＣＰＵ１３にリセット指示信号を出力するとと
もに、リセット中にＲＯＭ２３にＣＰＵ１３、又はＲＡ
Ｍおよび周辺機器に対応したタイミング信号用データの
読み出し信号（ＲＯＭＲＤ）を出力し、タイミング信号
用データをデータ格納回路２１へ格納制御するイニシャ
ライズ機能を有している。
ータを格納する内部レジスタであり、そのタイミング信
号用データは初期設定制御回路２５によって格納される
。初期設定制御回路２５は、外部からのリセット指示に
基づいてＣＰＵ１３にリセット指示信号を出力するとと
もに、リセット中にＲＯＭ２３にＣＰＵ１３、又はＲＡ
Ｍおよび周辺機器に対応したタイミング信号用データの
読み出し信号（ＲＯＭＲＤ）を出力し、タイミング信号
用データをデータ格納回路２１へ格納制御するイニシャ
ライズ機能を有している。
【００１２】なお、ＲＯＭ２３は、ＣＰＵ１３の基本的
な動作プログラムを格納している他、現存する各種のＣ
ＰＵやクロック発生回路（図示せず）を変更したときの
ＣＰＵ１３の動作条件に対応する複数種類のタイミング
信号用データを格納している。
な動作プログラムを格納している他、現存する各種のＣ
ＰＵやクロック発生回路（図示せず）を変更したときの
ＣＰＵ１３の動作条件に対応する複数種類のタイミング
信号用データを格納している。
【００１３】次に、上述したタイミング制御装置の動作
を図１（Ｂ）に基づいて簡単に説明する。初期設定制御
回路２５からリセット信号がＣＰＵ１３に出力されてい
るリセット期間中ではＣＰＵ１３からステータス信号が
出力されないが、初期設定制御回路２５からは所定のサ
イクルでＲＯＭ２３にタイミング信号用データの読み出
し信号（ＲＯＭＲＤ）が出力される。
を図１（Ｂ）に基づいて簡単に説明する。初期設定制御
回路２５からリセット信号がＣＰＵ１３に出力されてい
るリセット期間中ではＣＰＵ１３からステータス信号が
出力されないが、初期設定制御回路２５からは所定のサ
イクルでＲＯＭ２３にタイミング信号用データの読み出
し信号（ＲＯＭＲＤ）が出力される。
【００１４】そのため、データ格納回路２１へのデータ
書込み信号（ＷＲ）に同期してデータ格納回路２１へタ
イミング信号用データが格納される。ＣＰＵ動作中には
、タイミング生成回路１９がデータ格納回路２１からの
タイミング信号用データを読み出しながら、このタイミ
ング信号用データに基づいてＣＰＵ１３からのステータ
ス信号を解読して各種のタイミング信号を発生させて出
力する。
書込み信号（ＷＲ）に同期してデータ格納回路２１へタ
イミング信号用データが格納される。ＣＰＵ動作中には
、タイミング生成回路１９がデータ格納回路２１からの
タイミング信号用データを読み出しながら、このタイミ
ング信号用データに基づいてＣＰＵ１３からのステータ
ス信号を解読して各種のタイミング信号を発生させて出
力する。
【００１５】従って、ＣＰＵ１３自体を変更したりクロ
ック発生回路のクロック周波数を変更する等してＣＰＵ
の動作条件が変更されても、変更したＣＰＵに対応する
タイミング信号用データからタイミング信号を形成可能
となり、ＣＰＵの動作条件の変更に対応して正確なタイ
ミング信号の形成が可能となる。しかも、タイミング制
御装置を含めた全体回路の構成を変更する必要が少ない
から、変更に対する対応が簡単であり、開発コストを上
昇させ難い。
ック発生回路のクロック周波数を変更する等してＣＰＵ
の動作条件が変更されても、変更したＣＰＵに対応する
タイミング信号用データからタイミング信号を形成可能
となり、ＣＰＵの動作条件の変更に対応して正確なタイ
ミング信号の形成が可能となる。しかも、タイミング制
御装置を含めた全体回路の構成を変更する必要が少ない
から、変更に対する対応が簡単であり、開発コストを上
昇させ難い。
【００１６】上述した本発明のタイミング制御装置では
、ＣＰＵに対応するタイミング信号用データをＣＰＵ１
３でアクセスするＲＯＭ２３内に格納したが、本発明は
これに限定されない。例えば、複数種類のタイミング信
号用データを格納した専用ＲＯＭを別個に内蔵する構成
も可能である。もっとも、ＣＰＵ１３でアクセスするＲ
ＯＭ２３内に格納した方が構成の簡素化を維持可能とな
る。
、ＣＰＵに対応するタイミング信号用データをＣＰＵ１
３でアクセスするＲＯＭ２３内に格納したが、本発明は
これに限定されない。例えば、複数種類のタイミング信
号用データを格納した専用ＲＯＭを別個に内蔵する構成
も可能である。もっとも、ＣＰＵ１３でアクセスするＲ
ＯＭ２３内に格納した方が構成の簡素化を維持可能とな
る。
【００１７】
【発明の効果】以上説明したように本発明は、タイミン
グ信号を生成させるためのタイミング信号用データを格
納したデータ格納回路と、ＣＰＵのリセット時にこの動
作条件に対応したタイミング信号用データをそのデータ
格納回路へ格納する初期設定制御回路を設け、タイミン
グ生成回路がそのタイミング信号用データに基づいてタ
イミング信号を生成する構成としたから、リセット動作
によってＣＰＵの動作条件に対応したタイミング信号用
データをセット可能になり、ＣＰＵ自体やクロック発生
回路の変更に伴うＣＰＵの動作条件が変更されても、構
成を大幅に変更することなく正確なタイミング信号の形
成が容易であり、設計変更が容易で、かつ開発コストが
上昇し難い。さらに、ＣＰＵからアクセスされるＲＯＭ
からタイミング信号用データをデータ格納回路へ格納す
る構成では、構成が簡素化される利点がある。このよう
に本発明によれば、１個のタイミング制御装置によって
種々の動作条件の電子情報機器に対応可能で、商品展開
が拡大する。
グ信号を生成させるためのタイミング信号用データを格
納したデータ格納回路と、ＣＰＵのリセット時にこの動
作条件に対応したタイミング信号用データをそのデータ
格納回路へ格納する初期設定制御回路を設け、タイミン
グ生成回路がそのタイミング信号用データに基づいてタ
イミング信号を生成する構成としたから、リセット動作
によってＣＰＵの動作条件に対応したタイミング信号用
データをセット可能になり、ＣＰＵ自体やクロック発生
回路の変更に伴うＣＰＵの動作条件が変更されても、構
成を大幅に変更することなく正確なタイミング信号の形
成が容易であり、設計変更が容易で、かつ開発コストが
上昇し難い。さらに、ＣＰＵからアクセスされるＲＯＭ
からタイミング信号用データをデータ格納回路へ格納す
る構成では、構成が簡素化される利点がある。このよう
に本発明によれば、１個のタイミング制御装置によって
種々の動作条件の電子情報機器に対応可能で、商品展開
が拡大する。
【図１】本発明に係るタイミング制御装置の一実施例を
示すもので、（Ａ）はブロック図、（Ｂ）はその動作を
示すタイミングチャートである。
示すもので、（Ａ）はブロック図、（Ｂ）はその動作を
示すタイミングチャートである。
【図２】一般的な電子情報機器の概略を示すブロック図
である。
である。
１、１３ ＣＰＵ
３ バス
５ タイミング制御装置
７、２３ ＲＯＭ
９ ＲＡＭ
１１ クロック発生回路
１５ アドレスバス
１７ システムバス
１９ タイミング生成回路
２１ データ格納回路
２５ 初期設定制御回路
Claims (2)
- 【請求項１】 所定のタイミング信号用データに基づ
きＣＰＵからのステータス信号から種々のタイミング信
号を生成して出力するタイミング制御装置であって、前
記タイミング信号を生成させるための前記タイミング信
号用データを格納したデータ格納回路と、このデータ格
納回路からの前記タイミング信号用データに基づいて前
記タイミング信号を生成するタイミング生成回路と、前
記ＣＰＵのリセット時に前記ＣＰＵの動作条件に対応し
た前記タイミング信号用データを前記データ格納回路へ
格納する初期設定制御回路と、を具備してなることを特
徴とするタイミング制御装置。 - 【請求項２】 ＣＰＵからアクセスされるとともに複
数種類のＣＰＵの動作条件に対応した複数の前記タイミ
ング信号用データが格納されたＲＯＭから、前記初期設
定制御回路が前記タイミング信号用データを前記データ
格納回路へ格納するよう構成された請求項１記載のタイ
ミング制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2415492A JPH04233611A (ja) | 1990-12-28 | 1990-12-28 | タイミング制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2415492A JPH04233611A (ja) | 1990-12-28 | 1990-12-28 | タイミング制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233611A true JPH04233611A (ja) | 1992-08-21 |
Family
ID=18523844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2415492A Pending JPH04233611A (ja) | 1990-12-28 | 1990-12-28 | タイミング制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233611A (ja) |
-
1990
- 1990-12-28 JP JP2415492A patent/JPH04233611A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633458B2 (ja) | Ｄｍａチヤネル装置及びｄｍａチヤネルの変換装置 | |
| US5423009A (en) | Dynamic sizing bus controller that allows unrestricted byte enable patterns | |
| JPS6353669A (ja) | マイクロプロセツサ | |
| JPH04233611A (ja) | タイミング制御装置 | |
| US5487157A (en) | Microprogrammed microcomputer with high-speed interrupt for DRAM refresh | |
| EP0473278B1 (en) | Logic apparatus for use with a computing device | |
| JP2555084B2 (ja) | マイクロプロセツサ | |
| JPH0399354A (ja) | バス・コントローラ | |
| JPS63311553A (ja) | 同期制御方式のマイクロプロセツサ周辺回路 | |
| KR960018958A (ko) | 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치 | |
| JP2515772B2 (ja) | 情報処理装置 | |
| JPS59231639A (ja) | 端末インタ−フエ−ス装置 | |
| JPS6258348A (ja) | メモリコントロ−ル集積回路 | |
| JPH07129462A (ja) | メモリ制御装置 | |
| JP2000285071A (ja) | 計算機システム | |
| JPH02129750A (ja) | 記憶装置 | |
| JPH04119448A (ja) | 動作タイミング制御方式 | |
| JPH04142638A (ja) | 情報処理装置 | |
| JPH04352058A (ja) | Ｄｍａ高速データ転送制御方式 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPH02187880A (ja) | ワンチップマイクロコンピュータ | |
| JPH04153748A (ja) | 情報処理装置 | |
| JPH03194638A (ja) | システムバスアダプタ装置 | |
| JPH04343132A (ja) | 中央演算処理装置 | |
| JPS598184A (ja) | メモリ |