JPH0399354A - バス・コントローラ - Google Patents
バス・コントローラInfo
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- JPH0399354A JPH0399354A JP23568189A JP23568189A JPH0399354A JP H0399354 A JPH0399354 A JP H0399354A JP 23568189 A JP23568189 A JP 23568189A JP 23568189 A JP23568189 A JP 23568189A JP H0399354 A JPH0399354 A JP H0399354A
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- 230000004044 response Effects 0.000 abstract description 15
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- 238000000034 method Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 4
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- 238000012546 transfer Methods 0.000 description 1
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バス・コントローラに関するものであり、使
用するメモリや工／○の処理速度性能とＣＰＵの動作周
波数等の異なる動作仕様の組み合わせに応じて動作タイ
ミングを調整するバス・コントローラに関する。
用するメモリや工／○の処理速度性能とＣＰＵの動作周
波数等の異なる動作仕様の組み合わせに応じて動作タイ
ミングを調整するバス・コントローラに関する。
従来は、マイクロプロセッサシステムの高速化を行う際
の最も有効な手段として高速なＣＰＵの採用が行われて
いる、しかしアクセス速度も高速に成る為、ＣＰＵのＣ
ＰＵ周辺メモリやＩｌｏに対するアクセス動作のタイミ
ングにも相違が出てくる、このタイミングの相違に対応
する為、ＣＰＵの高速化に合わせてＣＰＵ周辺メモリや
工／○を高速化する事が考えられる。しかしこの方法で
はＣＰＵ周辺メモリやＩ１０全てについてタイミングを
最適化する必要が有り、全てのメモリやＩｌｏの再設計
が必要と成る。
の最も有効な手段として高速なＣＰＵの採用が行われて
いる、しかしアクセス速度も高速に成る為、ＣＰＵのＣ
ＰＵ周辺メモリやＩｌｏに対するアクセス動作のタイミ
ングにも相違が出てくる、このタイミングの相違に対応
する為、ＣＰＵの高速化に合わせてＣＰＵ周辺メモリや
工／○を高速化する事が考えられる。しかしこの方法で
はＣＰＵ周辺メモリやＩ１０全てについてタイミングを
最適化する必要が有り、全てのメモリやＩｌｏの再設計
が必要と成る。
一方、メモリや工／○を変えずにアーキテクチャやアク
セス動作速度の高速なＣＰＵを採用する方法として、リ
ード／ライト・ストローブを遅延させてホールド時間を
満足させたり５ウエイトを挿入する事でＣＰＵアクセス
動作のタイミングをメモリやＩｌｏに合わせる方法が有
る。
セス動作速度の高速なＣＰＵを採用する方法として、リ
ード／ライト・ストローブを遅延させてホールド時間を
満足させたり５ウエイトを挿入する事でＣＰＵアクセス
動作のタイミングをメモリやＩｌｏに合わせる方法が有
る。
メモリや■／○のリード／ライト動作のアクセス時間が
固定の場合であれば、上記の方法で問題は無いが、アク
セス時間が一定には保たれず変化する場合、メモリやＩ
ｌｏはバス・コントローラに対してアクセス動作終了を
信号線（ＲＥＡＤＹ信号）によって通知するが、メモリ
やＩｌｏがバス・コントローラに対してアクセス動作終
了を通知してからアクセス動作が終了するまでの時間（
アクセス終了応答時間ｔ）はＣＰＵ及びメモリや工／○
における動作仕様の組合せで規定され、一定の値を有し
ている。又、前記アクセス終了応答時間ｔはＣＰＵ及び
メモリやＩｌｏの変更によって変化してしまう、よって
前記アクセス終了応答時間ｔの変化によって従来使用し
て来たメモリやＩｌｏが使えないとかアクセス時間が増
大し対応出来ない等、柔軟性に欠けるという問題点があ
る。
固定の場合であれば、上記の方法で問題は無いが、アク
セス時間が一定には保たれず変化する場合、メモリやＩ
ｌｏはバス・コントローラに対してアクセス動作終了を
信号線（ＲＥＡＤＹ信号）によって通知するが、メモリ
やＩｌｏがバス・コントローラに対してアクセス動作終
了を通知してからアクセス動作が終了するまでの時間（
アクセス終了応答時間ｔ）はＣＰＵ及びメモリや工／○
における動作仕様の組合せで規定され、一定の値を有し
ている。又、前記アクセス終了応答時間ｔはＣＰＵ及び
メモリやＩｌｏの変更によって変化してしまう、よって
前記アクセス終了応答時間ｔの変化によって従来使用し
て来たメモリやＩｌｏが使えないとかアクセス時間が増
大し対応出来ない等、柔軟性に欠けるという問題点があ
る。
本発明は、マイクロプロセッサシステムのシステム・ア
ップ等を目的とした際、ＣＰＵ、メモリ。
ップ等を目的とした際、ＣＰＵ、メモリ。
工／○の変更に影響されない柔軟性のあるハードウェア
を構築することを目的とし、そのためＣＰＵ周辺のメモ
リやＩｌｏを制御するバス・コントローラにＣＰＵの動
作周波数に応じてアクセス終了応答時間ｔを変化させる
手段を設け、ＣＰＵの動作周波数が変わってもＣＰＵ周
辺のメモリやＩｌｏの動作仕様を満足出来る様な柔軟性
のあるハードウェア構築手段を提供する事にある。
を構築することを目的とし、そのためＣＰＵ周辺のメモ
リやＩｌｏを制御するバス・コントローラにＣＰＵの動
作周波数に応じてアクセス終了応答時間ｔを変化させる
手段を設け、ＣＰＵの動作周波数が変わってもＣＰＵ周
辺のメモリやＩｌｏの動作仕様を満足出来る様な柔軟性
のあるハードウェア構築手段を提供する事にある。
本発明は、従来はＣＰＵによって固定であったアクセス
終了応答時間を可変する手段を設け、ＣＰＵの動作周波
数の変更に伴ってメモリや工／○の仕様に合った設定値
をプログラマブルに設定する事により実現出来るもので
ある。
終了応答時間を可変する手段を設け、ＣＰＵの動作周波
数の変更に伴ってメモリや工／○の仕様に合った設定値
をプログラマブルに設定する事により実現出来るもので
ある。
本発明の前記手段を用いる事により、ＣＰＵ変更による
アクセス終了応答時間を可変し、ＣＰＵの動作周波数や
メモリや工／○の動作仕様の変更等、如何なる組合せで
あっても無駄の無い有効なリード／ライト動作に対応出
来る様に成り、且つこの制御は各メモリやＩｌｏに対応
して可変出来る為、柔軟性の有るハードウェアが得られ
るものである。
アクセス終了応答時間を可変し、ＣＰＵの動作周波数や
メモリや工／○の動作仕様の変更等、如何なる組合せで
あっても無駄の無い有効なリード／ライト動作に対応出
来る様に成り、且つこの制御は各メモリやＩｌｏに対応
して可変出来る為、柔軟性の有るハードウェアが得られ
るものである。
以下、本発明の一実施例を図面に用いて詳細に説明する
。
。
すなわち、本発明の一実施例に係るバス・コントローラ
は第１図に示したブロック図のごとく、マイクロプロセ
ッサ・システムの中枢であるＣＰＵＩと前記ＣＰＵＩよ
り出力される種々の制御信号を処理して接続されたメモ
リ装置（以下メモリ）や工／○の周辺デバイスにリード
／ライト・ストローブ信号等の制御信号を生成出力する
バス・コントローラ２．データを記憶するメモリ３、そ
して様々な外部装置との入出力を制御するｌ１０（Ｉｎ
ｐｕｔ／ ０ｕｔｐｕｔ） ４と前記１〜４の各デバイ
スを接続し、アドレスやデータ、そして各制御信号を伝
送するシステム・バス５より構成されるハードウェアに
おいて、ソフトウェアでプログラマブルに遅延量を設定
する遅延量設定レジスタ６と、メモリ３やｌ１０４等の
外部装置によりバス・コントローラ２へ出力する外部レ
ディ（ＲＥＡＤＹ）信号９を受は取って、遅延量設定レ
ジスタ６より送られてくる遅延データと前記外部ＲＥＡ
ＤＹ信号９に基づいてＣＰＵＩへ出力するＲＥＡＤＹ信
号１０を遅延制御する遅延回路７より構成されるＲＥＡ
ＤＹ信号制御回路８を付加することによりＲＥＡＤＹ信
号１０（以下〇−ＲＥＡＤＹ＝ＯＵＴＰＵＴ ＲＥＡ
ＤＹの略）がアクティブになるタイミングを制御するも
のであり、外部ＲＥＡＤＹ信号９がアクティブ（Ｌ ｏ
ｗ）に成ってからメモリ３やｌ１０４がデータ・バス
上へ確定データを出力するまでの時間（以下アクセス終
了応答時間）を制御するものである。
は第１図に示したブロック図のごとく、マイクロプロセ
ッサ・システムの中枢であるＣＰＵＩと前記ＣＰＵＩよ
り出力される種々の制御信号を処理して接続されたメモ
リ装置（以下メモリ）や工／○の周辺デバイスにリード
／ライト・ストローブ信号等の制御信号を生成出力する
バス・コントローラ２．データを記憶するメモリ３、そ
して様々な外部装置との入出力を制御するｌ１０（Ｉｎ
ｐｕｔ／ ０ｕｔｐｕｔ） ４と前記１〜４の各デバイ
スを接続し、アドレスやデータ、そして各制御信号を伝
送するシステム・バス５より構成されるハードウェアに
おいて、ソフトウェアでプログラマブルに遅延量を設定
する遅延量設定レジスタ６と、メモリ３やｌ１０４等の
外部装置によりバス・コントローラ２へ出力する外部レ
ディ（ＲＥＡＤＹ）信号９を受は取って、遅延量設定レ
ジスタ６より送られてくる遅延データと前記外部ＲＥＡ
ＤＹ信号９に基づいてＣＰＵＩへ出力するＲＥＡＤＹ信
号１０を遅延制御する遅延回路７より構成されるＲＥＡ
ＤＹ信号制御回路８を付加することによりＲＥＡＤＹ信
号１０（以下〇−ＲＥＡＤＹ＝ＯＵＴＰＵＴ ＲＥＡ
ＤＹの略）がアクティブになるタイミングを制御するも
のであり、外部ＲＥＡＤＹ信号９がアクティブ（Ｌ ｏ
ｗ）に成ってからメモリ３やｌ１０４がデータ・バス
上へ確定データを出力するまでの時間（以下アクセス終
了応答時間）を制御するものである。
以下タイミング制御の内容を第２図ａ ＝ ｆに示した
リード・サイクルのタイミング・チャートで詳細に説明
する。
リード・サイクルのタイミング・チャートで詳細に説明
する。
第２図ａに示すｔｌは低速ＣＰＵにおけるアクセス終了
応答時間であり、ｔ２は高速ＣＰＵにおけるアクセス終
了応答時間である。又高速ＣＰＵの動作周波数は低速Ｃ
ＰＵの２倍である。
応答時間であり、ｔ２は高速ＣＰＵにおけるアクセス終
了応答時間である。又高速ＣＰＵの動作周波数は低速Ｃ
ＰＵの２倍である。
第２図ａはＣＰＵＩに低速なＣＰＵを使用し、低速なメ
モリ３やｌ１０４とから構成されたハードウェアのリー
ド・サイクル時のデータ・バス、リード・ストローブ（
ＲＥ Ａ Ｄ信号）、そしてメモリ３やｌ１０４より伝
送される外部ＲＥＡＤＹ信号９と遅延制御回路７（＝バ
ス・コントローラ２）がＣＰＵＩへ出力するＣｊＲＥ
Ａ Ｄ Ｙ信号１０の動作タイミングを示したものであ
る。ここで、リード・サイクルは、サイクル１からサイ
クル４迄を一つの基本バス・サイクルとし、必要に応じ
従来技術を使用してサイクル３とサイクル４の間にウェ
イトを挿入する事が出来、この挿入されたウェイト・サ
イクルを前から順にウェイト１．ウェイト２・・・と言
う事とする。
モリ３やｌ１０４とから構成されたハードウェアのリー
ド・サイクル時のデータ・バス、リード・ストローブ（
ＲＥ Ａ Ｄ信号）、そしてメモリ３やｌ１０４より伝
送される外部ＲＥＡＤＹ信号９と遅延制御回路７（＝バ
ス・コントローラ２）がＣＰＵＩへ出力するＣｊＲＥ
Ａ Ｄ Ｙ信号１０の動作タイミングを示したものであ
る。ここで、リード・サイクルは、サイクル１からサイ
クル４迄を一つの基本バス・サイクルとし、必要に応じ
従来技術を使用してサイクル３とサイクル４の間にウェ
イトを挿入する事が出来、この挿入されたウェイト・サ
イクルを前から順にウェイト１．ウェイト２・・・と言
う事とする。
第２図ａに示すごとくリード・ストローブ（ＲＥＡＤ信
号）がアクティブ（Ｌ ｏ ｗ）に成り前記リード・ス
トローブ（ＲＥＡＤ信号）を受信した低速なメモリ３や
工１０４が内部処理を終えてバス・コントローラ２に外
部ＲＥＡＤＹ信号９を出力するまでの時間をＴ１とする
と、低速ＣＰＵＩと低速メモリ３、工１０４とによる組
合せ時、ＣＰＵＩはウェイト２のサイクルの中央で○Ｒ
ＥＡＤＹ信号１０がアクティブに成るのを検知し、ウェ
イト２の終わりにはリード・ストローブ（ＲＥＡＤ信号
）をインアクティブ（Ｈｉｇｈ）にして、これと同時に
データ・バス上にある確定データをＣＰＵＩが取り込む
事でリード・サイクルを終え、サイクル４で１つのバス
・サイクルを終了する。この時メモリ３、ｌ１０４はｔ
１以内にＣＰＵＩに対してデータ・バス上に確定データ
を出力する、これによってＣＰＵＩはメモリ３、ｌ１０
４の確定リード・データを取り込む事が出来る。
号）がアクティブ（Ｌ ｏ ｗ）に成り前記リード・ス
トローブ（ＲＥＡＤ信号）を受信した低速なメモリ３や
工１０４が内部処理を終えてバス・コントローラ２に外
部ＲＥＡＤＹ信号９を出力するまでの時間をＴ１とする
と、低速ＣＰＵＩと低速メモリ３、工１０４とによる組
合せ時、ＣＰＵＩはウェイト２のサイクルの中央で○Ｒ
ＥＡＤＹ信号１０がアクティブに成るのを検知し、ウェ
イト２の終わりにはリード・ストローブ（ＲＥＡＤ信号
）をインアクティブ（Ｈｉｇｈ）にして、これと同時に
データ・バス上にある確定データをＣＰＵＩが取り込む
事でリード・サイクルを終え、サイクル４で１つのバス
・サイクルを終了する。この時メモリ３、ｌ１０４はｔ
１以内にＣＰＵＩに対してデータ・バス上に確定データ
を出力する、これによってＣＰＵＩはメモリ３、ｌ１０
４の確定リード・データを取り込む事が出来る。
又、第２図すに示す様なＣＰＵＩに高速なｃＰＵを使用
し、高速なメモリ３や工１０４とから構成されたハード
ウェアで２ウ工イト動作するリード・サイクルは、動作
周波数が低速なＣＰＵの２倍である為動作周期は半分と
なるが、リード・ストローブ（ＲＥＡＤ信号）がアクテ
ィブ（Ｌｏｗ）になってから外部ＲＥＡＤＹ信号がアク
ティブ（Ｌ ｏ ｗ）に成るまでの時間Ｔ２も、構築さ
れたメモリ３やｌ１０４が高速動作仕様であるので、Ｔ
１の半分である、その為第２図ａの場合と同様（）ＲＥ
Ａ Ｄ Ｙ信号１０はウェイト２のサイクルの中央で
アクティブ（Ｌ ｏ ｗ）になり、ＣＰＵＩはウェイト
２の終わりで確定データを取り込みサイクル４終りで１
つのバス・サイクルを終了するものである。この時メモ
リ３、ｌ１０４はｔ２以内にＣＰＵＩに対してデータ・
バス上に確定データを出力する。これによってＣＰＵＩ
はメモリ３、工１０４のリード・データを取り込む事が
出来る。
し、高速なメモリ３や工１０４とから構成されたハード
ウェアで２ウ工イト動作するリード・サイクルは、動作
周波数が低速なＣＰＵの２倍である為動作周期は半分と
なるが、リード・ストローブ（ＲＥＡＤ信号）がアクテ
ィブ（Ｌｏｗ）になってから外部ＲＥＡＤＹ信号がアク
ティブ（Ｌ ｏ ｗ）に成るまでの時間Ｔ２も、構築さ
れたメモリ３やｌ１０４が高速動作仕様であるので、Ｔ
１の半分である、その為第２図ａの場合と同様（）ＲＥ
Ａ Ｄ Ｙ信号１０はウェイト２のサイクルの中央で
アクティブ（Ｌ ｏ ｗ）になり、ＣＰＵＩはウェイト
２の終わりで確定データを取り込みサイクル４終りで１
つのバス・サイクルを終了するものである。この時メモ
リ３、ｌ１０４はｔ２以内にＣＰＵＩに対してデータ・
バス上に確定データを出力する。これによってＣＰＵＩ
はメモリ３、工１０４のリード・データを取り込む事が
出来る。
第２図Ｃに低速ＣＰＵと低速動作仕様のメモリ３やｌ１
０４とから構成されたハードウェアにおいてＣＰＵＩの
みを高速なＣＰＵに変更した場合の各信号タイミングを
示す。
０４とから構成されたハードウェアにおいてＣＰＵＩの
みを高速なＣＰＵに変更した場合の各信号タイミングを
示す。
第２図Ｃに示す様に、低速動作仕様のメモリ３やｌ１０
４を変えずにＣＰＵ１のみを高速なものに変更すると、
リード・ストローブ（ＲＥＡＤ信号）がアクティブ（Ｌ
ｏ ｗ）に変化するタイミングは、第２図すのタイミ
ングと同一になる。又、低速なメモリ３やｌ１０４は第
２図ａで示した様に、リード・ストローブ（ＲＥＡＤ信
号）がアクティブ（Ｌ ｏ ｗ）に成ってから外部ＲＥ
ＡＤＹ信号９をアクティブ（Ｌ ｏ ｗ）にするまでの
時間はＴ１である。その為○−ＲＥＡＤＹ信号１０はウ
ェイト４の中央でアクティブ（Ｌｏｗ）に成り、そして
○−ＲＥＡＤＹ 信号１０がアクティブ（Ｌ ｏ ｗ）
に成った事でＣＰＵＩはリード・ストローブ（ＲＥＡＤ
信号）をウェイト４の終わりでインアクティブ（Ｈｉｇ
ｈ）にし、同時にデータ・バス上のデータを取り込む。
４を変えずにＣＰＵ１のみを高速なものに変更すると、
リード・ストローブ（ＲＥＡＤ信号）がアクティブ（Ｌ
ｏ ｗ）に変化するタイミングは、第２図すのタイミ
ングと同一になる。又、低速なメモリ３やｌ１０４は第
２図ａで示した様に、リード・ストローブ（ＲＥＡＤ信
号）がアクティブ（Ｌ ｏ ｗ）に成ってから外部ＲＥ
ＡＤＹ信号９をアクティブ（Ｌ ｏ ｗ）にするまでの
時間はＴ１である。その為○−ＲＥＡＤＹ信号１０はウ
ェイト４の中央でアクティブ（Ｌｏｗ）に成り、そして
○−ＲＥＡＤＹ 信号１０がアクティブ（Ｌ ｏ ｗ）
に成った事でＣＰＵＩはリード・ストローブ（ＲＥＡＤ
信号）をウェイト４の終わりでインアクティブ（Ｈｉｇ
ｈ）にし、同時にデータ・バス上のデータを取り込む。
この時低速なメモリ３や工１０４はアクセス終了応答時
間ｔ１以内にデータ・バス上に確定データを出力しよう
とするが、ＣＰＵＩはアクセス終了応答時間Ｌ２だけで
リード動作してしまう為、ＣＰＵＩは確定データを取り
込めずに不確定データを取り込むという不具合が生じる
。そこで本発明は、遅延回路７で遅延量を増加させる事
によってＯ，、−ＲＥ Ａ Ｄ Ｙ 信号１０を第２図
ｄに示すごとくアクセス終了応答時間ｔｌが十分満足で
きるタイミングまで遅延操作し、ウェイト６の中央でＯ
，、−ＲＥＡＤＹ 信号１０がアクティブ（Ｌ ｏ ｗ
）に成る様な設定値を遅延量設定レジスタ６にセットし
、同時に〇−ＲＥＡＤＹ信号１０がインアクティブ（Ｈ
ｉｇｈ）に成るのを見てインアクティブ（Ｈｉｇｈ）に
成るリード・ストローブ（ＲＥＡＤ信号）のタイミング
も変化させ。
間ｔ１以内にデータ・バス上に確定データを出力しよう
とするが、ＣＰＵＩはアクセス終了応答時間Ｌ２だけで
リード動作してしまう為、ＣＰＵＩは確定データを取り
込めずに不確定データを取り込むという不具合が生じる
。そこで本発明は、遅延回路７で遅延量を増加させる事
によってＯ，、−ＲＥ Ａ Ｄ Ｙ 信号１０を第２図
ｄに示すごとくアクセス終了応答時間ｔｌが十分満足で
きるタイミングまで遅延操作し、ウェイト６の中央でＯ
，、−ＲＥＡＤＹ 信号１０がアクティブ（Ｌ ｏ ｗ
）に成る様な設定値を遅延量設定レジスタ６にセットし
、同時に〇−ＲＥＡＤＹ信号１０がインアクティブ（Ｈ
ｉｇｈ）に成るのを見てインアクティブ（Ｈｉｇｈ）に
成るリード・ストローブ（ＲＥＡＤ信号）のタイミング
も変化させ。
低速なメモリ３や工１０４が十分な内部処理時間を費や
し、確定データをデータ・バス上に出力してからＣＰＵ
Ｉがデータを取り込める様にするものである。
し、確定データをデータ・バス上に出力してからＣＰＵ
Ｉがデータを取り込める様にするものである。
こうしてＣＰＵＩは、ウェイト６の終わりで確定データ
を取り込める様になり、ＣＰＵの動作周波数の変更によ
り従来使用できたメモリやＩｌｏが使えなくなるという
問題はないものである。
を取り込める様になり、ＣＰＵの動作周波数の変更によ
り従来使用できたメモリやＩｌｏが使えなくなるという
問題はないものである。
次に前者とは逆の場合の動作を第２図ｅ ＝ ｆのタイ
ミング・チャートで詳細に説明する。
ミング・チャートで詳細に説明する。
第２図ｅは、ＣＰＵＩに低速なＣＰＵを使用し高速なメ
モリ３やｌ１０４との組合せで構成されたハードウェア
の動作タイミングを示している。
モリ３やｌ１０４との組合せで構成されたハードウェア
の動作タイミングを示している。
この様にＣ：ＰＵｌの動作周波数を変えずにメモリ３や
工１０４のみを高速動作仕様のものに変更し、リード・
サイクルを実行するとリード・ストローブ（ＲＥＡＤ信
号）がアクティブ（Ｌ ｏ ｗ）に成ってから外部ＲＥ
ＡＤＹ信号９がアクティブ（Ｌ ｏ ｗ）に成るタイミ
ングは、第２図すに示すごと＜Ｔ２であり、又外部ＲＥ
ＡＤＹ信号９をアクティブ（Ｌ ｏ ｗ）にしてからア
クセス終了応答時間ｔ２以内に確定データを出力する為
、確定データはサイクル３の終わりにはデータ・バス上
へ出力される。しかしＯ−ＲＥ Ａ Ｄ Ｙ 信号１０
のアクティブ（Ｌ ｏ ｗ）タイミングは低速ＣＰＵの
動作仕様で出力される為、ＣＰＵＩにデータが取り込ま
れる為にはサイクル３の終わりからウェイト１の終わり
までに既に確定しているデータを保持しておかなければ
ならない時間、いわゆる待ち時間Ｔ３が発生してしまう
、その為高速動作仕様のメモリ３やｌ１０４を採用した
にも係らず、システム全体から見たメモリや■／○へ対
するアクセス時間が増大する事に成るのである。
工１０４のみを高速動作仕様のものに変更し、リード・
サイクルを実行するとリード・ストローブ（ＲＥＡＤ信
号）がアクティブ（Ｌ ｏ ｗ）に成ってから外部ＲＥ
ＡＤＹ信号９がアクティブ（Ｌ ｏ ｗ）に成るタイミ
ングは、第２図すに示すごと＜Ｔ２であり、又外部ＲＥ
ＡＤＹ信号９をアクティブ（Ｌ ｏ ｗ）にしてからア
クセス終了応答時間ｔ２以内に確定データを出力する為
、確定データはサイクル３の終わりにはデータ・バス上
へ出力される。しかしＯ−ＲＥ Ａ Ｄ Ｙ 信号１０
のアクティブ（Ｌ ｏ ｗ）タイミングは低速ＣＰＵの
動作仕様で出力される為、ＣＰＵＩにデータが取り込ま
れる為にはサイクル３の終わりからウェイト１の終わり
までに既に確定しているデータを保持しておかなければ
ならない時間、いわゆる待ち時間Ｔ３が発生してしまう
、その為高速動作仕様のメモリ３やｌ１０４を採用した
にも係らず、システム全体から見たメモリや■／○へ対
するアクセス時間が増大する事に成るのである。
そこで本発明は、遅延回路７の遅延量を０とする事によ
って、第２図ｆの様に外部ＲＥＡＤＹ信号９がアクティ
ブ（Ｌ ｏ ｗ）に成るのと同時にＪＲＥ Ａ Ｄ Ｙ
信号１０をサイクル３の中央でアクティブ（Ｌ ｏ
ｗ）に成る様に操作し、サイクル３の終わりにはＣＰＵ
Ｉが確定データを取り込めるタイミングにする。これに
よりＯＲＥＡＤＹ信号１０がインアクティブ（Ｈｉｇｈ
）後インアクティブ（Ｈｉｇｈ）に成るリード・ストロ
ーブ（ＲＥＡＤ信号）もサイクル３の終わりでインアク
ティブ（Ｈｉｇｈ）に成り、同時にＣＰＵＩが確定デー
タを取り込む事で１つのリード・サイクルを終了出来る
様に成る。
って、第２図ｆの様に外部ＲＥＡＤＹ信号９がアクティ
ブ（Ｌ ｏ ｗ）に成るのと同時にＪＲＥ Ａ Ｄ Ｙ
信号１０をサイクル３の中央でアクティブ（Ｌ ｏ
ｗ）に成る様に操作し、サイクル３の終わりにはＣＰＵ
Ｉが確定データを取り込めるタイミングにする。これに
よりＯＲＥＡＤＹ信号１０がインアクティブ（Ｈｉｇｈ
）後インアクティブ（Ｈｉｇｈ）に成るリード・ストロ
ーブ（ＲＥＡＤ信号）もサイクル３の終わりでインアク
ティブ（Ｈｉｇｈ）に成り、同時にＣＰＵＩが確定デー
タを取り込む事で１つのリード・サイクルを終了出来る
様に成る。
これは言い換えれば、第２図ｅで１ウエイトが挿入され
て動作していたリード・サイクルが第２図ｆの様に基本
バス・サイクルである０ウエイトサイクルで動作可能と
成るものであり、まさに無、駄の無い有効なバス・サイ
クルが得られる事に成る。
て動作していたリード・サイクルが第２図ｆの様に基本
バス・サイクルである０ウエイトサイクルで動作可能と
成るものであり、まさに無、駄の無い有効なバス・サイ
クルが得られる事に成る。
以上、数ビットから構成される遅延量設定レジスタ６へ
可変値をプログラマブルにソフトウェアによりセットす
る事で、Ｏ−ＲＥ Ａ Ｄ Ｙ 信号１゜をアクティブ
（Ｌ ｏ ｗ）にするタイミングを制御し、接続された
メモリやＩｌｏの動作仕様と、これを制御するＣＰＵの
動作周波数との組合せに柔軟対応し、最も効率の良いシ
ステム仕様に見合った円滑なバス・サイクルが実行可能
になるものである。
可変値をプログラマブルにソフトウェアによりセットす
る事で、Ｏ−ＲＥ Ａ Ｄ Ｙ 信号１゜をアクティブ
（Ｌ ｏ ｗ）にするタイミングを制御し、接続された
メモリやＩｌｏの動作仕様と、これを制御するＣＰＵの
動作周波数との組合せに柔軟対応し、最も効率の良いシ
ステム仕様に見合った円滑なバス・サイクルが実行可能
になるものである。
以上本発明は、マイクロプロセッサシステムのハードウ
ェア設計の際、システムの動作速度の高速化や製品のシ
リーズ化を行う場合に、ハードウェア・エンハンスとし
てしばしば行われるＣＰＵの動作周波数の変更、また動
作仕様が異なるメモリ、■／○等のデバイス変更におい
て、ＣＰＵへ出力されるＲＥＡＤＹ信号のアクティブ・
タイミングを制御するレジスタを設け、前記レジスタを
ソフトウェアによるプログラマブルな設定手段で、各デ
バイス間の仕様とその相互関係を考慮した設定を可能と
し、メモリやＩ／Ｏから出力されるＲＥＡＤＹ信号がア
クティブに成ってからアクセス動作が終了するまでの時
間を可変する事により上記ＣＰＵ、メモリ、Ｉ／○のデ
バイス仕様変更によるハードウェア設計の困難さを解消
出来る他、有効なバス・サイクルが得られる効果的なも
のである。
ェア設計の際、システムの動作速度の高速化や製品のシ
リーズ化を行う場合に、ハードウェア・エンハンスとし
てしばしば行われるＣＰＵの動作周波数の変更、また動
作仕様が異なるメモリ、■／○等のデバイス変更におい
て、ＣＰＵへ出力されるＲＥＡＤＹ信号のアクティブ・
タイミングを制御するレジスタを設け、前記レジスタを
ソフトウェアによるプログラマブルな設定手段で、各デ
バイス間の仕様とその相互関係を考慮した設定を可能と
し、メモリやＩ／Ｏから出力されるＲＥＡＤＹ信号がア
クティブに成ってからアクセス動作が終了するまでの時
間を可変する事により上記ＣＰＵ、メモリ、Ｉ／○のデ
バイス仕様変更によるハードウェア設計の困難さを解消
出来る他、有効なバス・サイクルが得られる効果的なも
のである。
更に従来開発したハードウェアを有効に活用する事で開
発所要時間の短縮、製品コストの低減、又、市場実績の
あるハードウェアを再利用出来る事から、製品性能、互
換性、そして信頼性の向上にも効果がある。
発所要時間の短縮、製品コストの低減、又、市場実績の
あるハードウェアを再利用出来る事から、製品性能、互
換性、そして信頼性の向上にも効果がある。
第１図は、本発明の原理であるＲＥＡＤＹ信号制御回路
が付加されたマイクロプロセッサ・システムのハードウ
ェア回路ブロック図、第２図ａ〜第２図ｆは、リード・
サイクルにおける動作タイミングを示す。 １・・・ＣＰＵ （中央処理演算装置）、２・・・バス
・コントローラ、３・・・メモリ装置、４・・・Ｉ ／
Ｏ（Ｉｎｐｕｔｌｏｕｔｐｕｔ） 、５・・・システ
ム・バス、６・・・遅延量設定レジスタ、 ７・・・遅延回路、 ８・・・ＲＥＡＤＹ信号 制御回路、 ・・外部ＲＥＡＤＹ信号、 １０・・・出力 第 図 第２図ａ 第２図ｂ 第２図 第２図ｄ 第２図ｅ
が付加されたマイクロプロセッサ・システムのハードウ
ェア回路ブロック図、第２図ａ〜第２図ｆは、リード・
サイクルにおける動作タイミングを示す。 １・・・ＣＰＵ （中央処理演算装置）、２・・・バス
・コントローラ、３・・・メモリ装置、４・・・Ｉ ／
Ｏ（Ｉｎｐｕｔｌｏｕｔｐｕｔ） 、５・・・システ
ム・バス、６・・・遅延量設定レジスタ、 ７・・・遅延回路、 ８・・・ＲＥＡＤＹ信号 制御回路、 ・・外部ＲＥＡＤＹ信号、 １０・・・出力 第 図 第２図ａ 第２図ｂ 第２図 第２図ｄ 第２図ｅ
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵからの命令に従つてＣＰＵ周辺Ｉ／Ｏとメモ
リを制御するバスコントローラにおいて、メモリやＩ／
Ｏから伝送されバス・サイクルの終了を示す外部レディ
信号を受信し、ＣＰＵへ送信するレディ信号のアクティ
ブ位置をプログラマブルに変化させる手段を備えた事を
特徴とするバス・コントローラ。 ２、前記請求項１においてソフトウェアで制御するレジ
スタを設ける事により、前記レディ信号のアクティブ位
置をプログラマブルに可変する事を特徴としたバス・コ
ントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23568189A JPH0399354A (ja) | 1989-09-13 | 1989-09-13 | バス・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23568189A JPH0399354A (ja) | 1989-09-13 | 1989-09-13 | バス・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399354A true JPH0399354A (ja) | 1991-04-24 |
Family
ID=16989632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23568189A Pending JPH0399354A (ja) | 1989-09-13 | 1989-09-13 | バス・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399354A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07129506A (ja) * | 1993-11-05 | 1995-05-19 | Nec Corp | Ｃｐｕモジュール化対応ｉ／ｏリカバリータイム設定方法 |
| US5554946A (en) * | 1994-04-08 | 1996-09-10 | International Business Machines Corporation | Timing signal generator |
| US6216217B1 (en) | 1997-02-27 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Data processor |
| JP2008017051A (ja) * | 2006-07-04 | 2008-01-24 | Canon Inc | 画像処理装置、画像処理方法およびプログラム |
| US7944588B2 (en) | 2006-07-07 | 2011-05-17 | Canon Kabushiki Kaisha | Image correction processing apparatus, image correction processing method, program, and storage medium |
-
1989
- 1989-09-13 JP JP23568189A patent/JPH0399354A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07129506A (ja) * | 1993-11-05 | 1995-05-19 | Nec Corp | Ｃｐｕモジュール化対応ｉ／ｏリカバリータイム設定方法 |
| US5554946A (en) * | 1994-04-08 | 1996-09-10 | International Business Machines Corporation | Timing signal generator |
| US6216217B1 (en) | 1997-02-27 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Data processor |
| JP2008017051A (ja) * | 2006-07-04 | 2008-01-24 | Canon Inc | 画像処理装置、画像処理方法およびプログラム |
| JP4684959B2 (ja) * | 2006-07-04 | 2011-05-18 | キヤノン株式会社 | 画像処理装置、画像処理方法およびプログラム |
| US7944588B2 (en) | 2006-07-07 | 2011-05-17 | Canon Kabushiki Kaisha | Image correction processing apparatus, image correction processing method, program, and storage medium |
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