JPS6290742A - 中央処理装置の性能を向上させる方法および装置 - Google Patents
中央処理装置の性能を向上させる方法および装置Info
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- JPS6290742A JPS6290742A JP23726986A JP23726986A JPS6290742A JP S6290742 A JPS6290742 A JP S6290742A JP 23726986 A JP23726986 A JP 23726986A JP 23726986 A JP23726986 A JP 23726986A JP S6290742 A JPS6290742 A JP S6290742A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明はマイクロプロセッサ性能最適化システムに関す
るもので、更に詳しくいえば、バスを介して複数のデー
タ処理装置に結合されているマイクロプロセッサの効率
を向上させるシステムに関するものである。
るもので、更に詳しくいえば、バスを介して複数のデー
タ処理装置に結合されているマイクロプロセッサの効率
を向上させるシステムに関するものである。
多くのデータ処理システムにおいてはマイクロプロセッ
サをたとえばプリンタ、ＲＡＭメモリ、磁気ディスク等
のような複数のデータ処理装置へシステムバスに沿って
結合することは普通のことである。周知のように、マイ
クロプロセッサは、クロック発生器により与えられたク
ロック信号に従って論理動作を完了するデジタル回路を
含む。クロック発生器はマイクロセッサのチップ自体に
設けられ、またはチップの外部に設けられた水晶発振器
を含むことができる。クロック発生器はマイクロプロセ
ッサに固定された周波数の周期的繰返光しデジタル信号
を与える。マイクロプロセッサの全ての動作は、与えら
れるクロック発生器信号に同期させられる。
サをたとえばプリンタ、ＲＡＭメモリ、磁気ディスク等
のような複数のデータ処理装置へシステムバスに沿って
結合することは普通のことである。周知のように、マイ
クロプロセッサは、クロック発生器により与えられたク
ロック信号に従って論理動作を完了するデジタル回路を
含む。クロック発生器はマイクロセッサのチップ自体に
設けられ、またはチップの外部に設けられた水晶発振器
を含むことができる。クロック発生器はマイクロプロセ
ッサに固定された周波数の周期的繰返光しデジタル信号
を与える。マイクロプロセッサの全ての動作は、与えら
れるクロック発生器信号に同期させられる。
マイクロプロセッサの動作はクロック信号の周波数によ
り制御されるが、共通バスに結合されている他のデータ
処理装置と通信するための獲得時間は特定の装置の動作
速度の関数である。たとえば、マイクロプロセッサによ
Ｆ）Ｋ動されて最高速度（たとえば３３．３ ＭＨｚ）
で動作できるが、ランダムアクセスメモリ（ＲＡＭ）の
ような他の装置は一般にマイクロプロセッサの動作速度
で動作できない。バスに結合されているＲＡＭに格納さ
れているデータを得るためにマイクロプロセッサが読出
し指令を発する場合には、データ転送動作を完了できる
ようにするために、ＲＡＭによυバスデータ線に有効な
データが与えられるまで、プロセッサーが一般に待たな
ければならない。この待機期間中に、ＲＡＭが有効なデ
ータをバスへ与えるために必要とするクロックサイクル
中のマイクロプロセッサの動作を中断せねばならない。
り制御されるが、共通バスに結合されている他のデータ
処理装置と通信するための獲得時間は特定の装置の動作
速度の関数である。たとえば、マイクロプロセッサによ
Ｆ）Ｋ動されて最高速度（たとえば３３．３ ＭＨｚ）
で動作できるが、ランダムアクセスメモリ（ＲＡＭ）の
ような他の装置は一般にマイクロプロセッサの動作速度
で動作できない。バスに結合されているＲＡＭに格納さ
れているデータを得るためにマイクロプロセッサが読出
し指令を発する場合には、データ転送動作を完了できる
ようにするために、ＲＡＭによυバスデータ線に有効な
データが与えられるまで、プロセッサーが一般に待たな
ければならない。この待機期間中に、ＲＡＭが有効なデ
ータをバスへ与えるために必要とするクロックサイクル
中のマイクロプロセッサの動作を中断せねばならない。
磁気ディスク等のような他のデータ処理装置も、データ
の転送が完了するまでマイクロプロセッサは処理動作を
逼らせる必要もある。
の転送が完了するまでマイクロプロセッサは処理動作を
逼らせる必要もある。
〔発明の概要〕
後で説明するように１ よシ低速のデータ処理装置に
結合されているマイクロプロセッサの性能を向上させる
方法および装置を本発明は提供するものである。よシ低
速の装置がそれに対して要求されている動作を完了でき
るように、後のサイクルを十分に長く遅延させるために
、予め定められている時間の部分的増分を特定のクロッ
クサイクルに付加できる。現在のプロセッサの動作速度
では、本発明により与えられる部分的増分の時間的な節
約は、標準の完全クロックサイクルを待つことと比較す
れば相当なものである。
結合されているマイクロプロセッサの性能を向上させる
方法および装置を本発明は提供するものである。よシ低
速の装置がそれに対して要求されている動作を完了でき
るように、後のサイクルを十分に長く遅延させるために
、予め定められている時間の部分的増分を特定のクロッ
クサイクルに付加できる。現在のプロセッサの動作速度
では、本発明により与えられる部分的増分の時間的な節
約は、標準の完全クロックサイクルを待つことと比較す
れば相当なものである。
複数のデータ処理装置にパスで結合されているデータ処
理システムにおいて用いられているマイクロプロセッサ
（ＣＰＵ）の性能を向上させる方法および装置を、本発
明は提供するものである。本発明はＣＰＵクロックを発
生するため、および所定の部分的増分だけ所定のクロッ
クサイクルを延長させるために、クロック源とＣＰＵの
間に結合される有限状態マシンを含む。ＣＰＵ内のデジ
タル回路により採用されている論理動作は、クロック信
号が延長されている時間中は待機状態に保たれる。所定
のクロック信号の導入される遅延は、パスを介するデー
タ処理装置とＣＰＵ０間の信号伝送を含む動作中のみ起
きる。したがって、ＣＰＵがアクセスしているよシ低速
のデータ処理装置がそれの動作を完了するまでは、ＣＰ
Ｕは完全クロックサイクルの間待機状態に保つ必要がな
いから、ＣＰＵ の性能は向上させられる。
理システムにおいて用いられているマイクロプロセッサ
（ＣＰＵ）の性能を向上させる方法および装置を、本発
明は提供するものである。本発明はＣＰＵクロックを発
生するため、および所定の部分的増分だけ所定のクロッ
クサイクルを延長させるために、クロック源とＣＰＵの
間に結合される有限状態マシンを含む。ＣＰＵ内のデジ
タル回路により採用されている論理動作は、クロック信
号が延長されている時間中は待機状態に保たれる。所定
のクロック信号の導入される遅延は、パスを介するデー
タ処理装置とＣＰＵ０間の信号伝送を含む動作中のみ起
きる。したがって、ＣＰＵがアクセスしているよシ低速
のデータ処理装置がそれの動作を完了するまでは、ＣＰ
Ｕは完全クロックサイクルの間待機状態に保つ必要がな
いから、ＣＰＵ の性能は向上させられる。
以下、図面を参照して本発明の詳細な説明する。
この明細書においては、複数のデータ処理装置にパスで
結合されているデータ処理システムにおいて用いられて
いるマイクロプロセッサ（ＣＰＵ）の性能を向上させる
方法および装置について説明する。以下の説明において
は、本発明を完全に理解できるようにするために、特定
の数、サイクル時間、記憶装置、ＣＰＵ等のような特定
の事項の詳細について数多く述べである。しかし、その
ような特定の詳細事項なしに実施できることが当業者に
は明らかであろう。その他の場合には、本発明を不必要
にあいまいなものにしないようにするために、周知の回
路および装置はブロック図で示しである。
結合されているデータ処理システムにおいて用いられて
いるマイクロプロセッサ（ＣＰＵ）の性能を向上させる
方法および装置について説明する。以下の説明において
は、本発明を完全に理解できるようにするために、特定
の数、サイクル時間、記憶装置、ＣＰＵ等のような特定
の事項の詳細について数多く述べである。しかし、その
ような特定の詳細事項なしに実施できることが当業者に
は明らかであろう。その他の場合には、本発明を不必要
にあいまいなものにしないようにするために、周知の回
路および装置はブロック図で示しである。
まず、本発明が一般化されたブロック図で示されている
第１図を参照するのＣＰＵ１０がパス１２を介して複数
のデータ処理装置（ＤＰ＋Ａ、、、ＤＰ参Ｎ）へ結合さ
れる。それらのデータ処理装置は、たとえばＲＡＭ１４
（ＤＩ”＋Ａ） 、並びにディスクドライブ、プリン
タおよびその他のデータ処理リンースのような他の装置
を含む。この技術分野において知られているように、ク
ロック発生器１６は繰返し周期のデジタル信号を発生す
る。ここで説明している実施例においては、クロック発
生器１６は、３３，３３３ＭＨｚの周波数を有するデジ
タル信号を出力する。クロック発生器１６は水晶発振器
により駆動される。クロック発生器１６の出力は有限状
態（ｆｉｎｉｔｅ ５ｔａｔｅ）−ｒシン（ＦＳＭ）１
８に結合される。それは、後で説明するように、ＣＰＵ
の処理時間を最大限に利用できるようにするために、シ
ステムクロック信号（線２０）の所定のサイクルを遅延
させる。ここで説明している実施例においては、本発明
の機能がプログラム可能なアレイ論理（ＰＡＬ）装置内
に配置されている有限状態マシンにより行われるが、有
限状態マシン（ＦＳＭ）１８は、種々の形態のハードウ
ェアおよびソフトウェアを利用する各種のデジタル回路
で構成できる。有限状態マシンは、システムクロック信
号をシステムクロック線２０を介してＣＰＵ１０へ出力
する。図示のように、ＣＰＵｌ０とＦＳＭｌ ８の間で
帰還を行うことができるように、ＣＰＵ１０とＦＳＭｌ
８の間にパスサイクル線２２が接続される。第１図に示
されている実施例はブロック図であって、本発明にとっ
て独特の信号を示すものであることに注意されたい。し
かし、図示を簡単にするために、他の制御信号と、デー
タ線、アドレス線等のような線の詳細は示していない。
第１図を参照するのＣＰＵ１０がパス１２を介して複数
のデータ処理装置（ＤＰ＋Ａ、、、ＤＰ参Ｎ）へ結合さ
れる。それらのデータ処理装置は、たとえばＲＡＭ１４
（ＤＩ”＋Ａ） 、並びにディスクドライブ、プリン
タおよびその他のデータ処理リンースのような他の装置
を含む。この技術分野において知られているように、ク
ロック発生器１６は繰返し周期のデジタル信号を発生す
る。ここで説明している実施例においては、クロック発
生器１６は、３３，３３３ＭＨｚの周波数を有するデジ
タル信号を出力する。クロック発生器１６は水晶発振器
により駆動される。クロック発生器１６の出力は有限状
態（ｆｉｎｉｔｅ ５ｔａｔｅ）−ｒシン（ＦＳＭ）１
８に結合される。それは、後で説明するように、ＣＰＵ
の処理時間を最大限に利用できるようにするために、シ
ステムクロック信号（線２０）の所定のサイクルを遅延
させる。ここで説明している実施例においては、本発明
の機能がプログラム可能なアレイ論理（ＰＡＬ）装置内
に配置されている有限状態マシンにより行われるが、有
限状態マシン（ＦＳＭ）１８は、種々の形態のハードウ
ェアおよびソフトウェアを利用する各種のデジタル回路
で構成できる。有限状態マシンは、システムクロック信
号をシステムクロック線２０を介してＣＰＵ１０へ出力
する。図示のように、ＣＰＵｌ０とＦＳＭｌ ８の間で
帰還を行うことができるように、ＣＰＵ１０とＦＳＭｌ
８の間にパスサイクル線２２が接続される。第１図に示
されている実施例はブロック図であって、本発明にとっ
て独特の信号を示すものであることに注意されたい。し
かし、図示を簡単にするために、他の制御信号と、デー
タ線、アドレス線等のような線の詳細は示していない。
明細書には記載していないが、それらの他の線および信
号等は当業者には明らかであろう。
号等は当業者には明らかであろう。
次に第２図をも参照して本発明の詳細な説明する。先に
述べたように、クロック発生器１６は、有限状態マシン
１８を駆動する予め定められた周波数のデジタル・クロ
ック信号を出力する。パス１２に沿うデータ転送を含ま
ない論理動作をＣＰＵ１０が実行しているよ、ＣＰＵ１
０は自己の最高周波数で動作する。最高周波数のクロッ
ク信号がＦＳＭｌ８によりクロツク線２０を介して供給
される。
述べたように、クロック発生器１６は、有限状態マシン
１８を駆動する予め定められた周波数のデジタル・クロ
ック信号を出力する。パス１２に沿うデータ転送を含ま
ない論理動作をＣＰＵ１０が実行しているよ、ＣＰＵ１
０は自己の最高周波数で動作する。最高周波数のクロッ
ク信号がＦＳＭｌ８によりクロツク線２０を介して供給
される。
周知のように、マイクロプロセッサは論理動作を完全ク
ロックサイクルに従って実行するから、内部で実行され
る各論理動作は第２図（ａ）に示すように完全クロック
サイクルに従って起こる０バス１２に結合されているデ
ータ処理装置をＣＰＵ１０がアクセスする場合（たとえ
ば、読出しモードまたは書込みモードの場合）には、そ
れらの装置の多くはマイクロプロセッサの動作速度とは
異なる速度で動作する。たとえば、ＲＡＭ１４に格納さ
れているデータの読出しをＣＰＵ１０が指令される場合
には、ＣＰＵ１０は読出し指令をバス１２を介して出す
。この指令と有効なアドレス情報を受けると、ＲＡＭ１
４は自己のメモリセルのその部分をアクセスし、有効な
データをバス１２のデータ線へ与、する。ＲＡＭ１４が
データをアクセスし、ＣＰＵ１Ｑの読出し指令に応答す
る速度は、全体としてマイクロプロセッサの動作速度よ
シはるかに低い。ＲＡＭ１４が読出し動作を完了するま
での間、従来のシステムにおいては、ＣＰＵ１０は、有
効なデータがバス１２のデータ線へ与えられるまでの整
数のクロックサイクル中、待機状態に保たれる。たとえ
ば、クロック状態０にあるＣＰＵ１Ｑにより続出し要求
が発せられ、有効なデータがクロック状態Ｔの直後に与
えられたとすると、マイクロプロセッサはクロック周期
の一部分（第２図（ａ）後照）の間は待つことができな
いから、次の完全クロックサイクルまではＣＰＵ１０は
そのような有効なデータをアクセスできない。
ロックサイクルに従って実行するから、内部で実行され
る各論理動作は第２図（ａ）に示すように完全クロック
サイクルに従って起こる０バス１２に結合されているデ
ータ処理装置をＣＰＵ１０がアクセスする場合（たとえ
ば、読出しモードまたは書込みモードの場合）には、そ
れらの装置の多くはマイクロプロセッサの動作速度とは
異なる速度で動作する。たとえば、ＲＡＭ１４に格納さ
れているデータの読出しをＣＰＵ１０が指令される場合
には、ＣＰＵ１０は読出し指令をバス１２を介して出す
。この指令と有効なアドレス情報を受けると、ＲＡＭ１
４は自己のメモリセルのその部分をアクセスし、有効な
データをバス１２のデータ線へ与、する。ＲＡＭ１４が
データをアクセスし、ＣＰＵ１Ｑの読出し指令に応答す
る速度は、全体としてマイクロプロセッサの動作速度よ
シはるかに低い。ＲＡＭ１４が読出し動作を完了するま
での間、従来のシステムにおいては、ＣＰＵ１０は、有
効なデータがバス１２のデータ線へ与えられるまでの整
数のクロックサイクル中、待機状態に保たれる。たとえ
ば、クロック状態０にあるＣＰＵ１Ｑにより続出し要求
が発せられ、有効なデータがクロック状態Ｔの直後に与
えられたとすると、マイクロプロセッサはクロック周期
の一部分（第２図（ａ）後照）の間は待つことができな
いから、次の完全クロックサイクルまではＣＰＵ１０は
そのような有効なデータをアクセスできない。
次に、本発明の動作が示されている第２図（ｂ）を参照
する。バス１２に結合されているデータ処理装置と通信
することをＣＰＵ１０が求められたとすると、バスサイ
クル指示器信号がバスサイクル線２２へ与えられ、２８
Ｍ１８により受けられる。ここで説明している実施例に
おいては、ＦＳＭｌＢは、第４のクロック状態を、シス
テムのバスアクセスサイクルの開始からサイクル時間の
所定の部分的増分だけ遅延させる。この実施例において
は、２８Ｍ１８は、第２図（ｂ）に最もよく示されてい
るように、バスアクセスサイクル内の第４のクロック状
態を１００チだけ「引き延ばす」。第４のクロック状態
を引き延ばすことによりマイクロプロセッサの全ての内
部論理動作を更にサイクルの半分だけ遅延させる。した
がって、ＣＰＵ１０はクロック周期の一部分を基にして
機能することはできないが、本発明の効果は、ＲＡＭ１
４のようなよシ低速の装置が要求されているデータ動作
を完了できるようにし、かつクロック状態Ｔによりバス
１２へ有効なデータを与えることができるようにするた
めに、マイクロプロセッサの全ての内部動作を付加延長
時間だけ遅延させることである。ＣＰＵ１０の相関関係
から、６番目のクロック状態が終った時にＣＰＵ１０は
有効なデータをバス１２のデータ線から受け、それによ
ｊ５０ＰＵＩＯがクロックサイクルの整数倍の間だけ待
機状態に保持されるべき必要を解消する。たとえば第２
図（、）に示されている動作においては、状態８が終る
（状態９の始ま））までＣＰＵ１０は有効なデータを読
取ることはできない。しかし、本発明の遅延システムを
用いることにより、バスサイクル中の６番目のクロック
状態が終った時にＣＰＵ１０により有効なデータが読取
られる。特定のクロック状態を゛引き延ばす」こと、お
よびバス１２に結合された特定のデータ処理装置に関し
て本発明を図示し、説明したがＣＰＵ１０の性能を向上
させるためにはいくつかの方法のうちのいずれかで本発
明を利用できることがわかるであろう。たとえば、本発
明を用いて与えられたサイクルの任意の予め定められた
部分的増分だけクロック状態を引き延ばすことができ、
特定の用途およびシステム構成による要求に応じてクロ
ック状態の任意の組合わせおよび多数のクロック状態を
延長できる。
する。バス１２に結合されているデータ処理装置と通信
することをＣＰＵ１０が求められたとすると、バスサイ
クル指示器信号がバスサイクル線２２へ与えられ、２８
Ｍ１８により受けられる。ここで説明している実施例に
おいては、ＦＳＭｌＢは、第４のクロック状態を、シス
テムのバスアクセスサイクルの開始からサイクル時間の
所定の部分的増分だけ遅延させる。この実施例において
は、２８Ｍ１８は、第２図（ｂ）に最もよく示されてい
るように、バスアクセスサイクル内の第４のクロック状
態を１００チだけ「引き延ばす」。第４のクロック状態
を引き延ばすことによりマイクロプロセッサの全ての内
部論理動作を更にサイクルの半分だけ遅延させる。した
がって、ＣＰＵ１０はクロック周期の一部分を基にして
機能することはできないが、本発明の効果は、ＲＡＭ１
４のようなよシ低速の装置が要求されているデータ動作
を完了できるようにし、かつクロック状態Ｔによりバス
１２へ有効なデータを与えることができるようにするた
めに、マイクロプロセッサの全ての内部動作を付加延長
時間だけ遅延させることである。ＣＰＵ１０の相関関係
から、６番目のクロック状態が終った時にＣＰＵ１０は
有効なデータをバス１２のデータ線から受け、それによ
ｊ５０ＰＵＩＯがクロックサイクルの整数倍の間だけ待
機状態に保持されるべき必要を解消する。たとえば第２
図（、）に示されている動作においては、状態８が終る
（状態９の始ま））までＣＰＵ１０は有効なデータを読
取ることはできない。しかし、本発明の遅延システムを
用いることにより、バスサイクル中の６番目のクロック
状態が終った時にＣＰＵ１０により有効なデータが読取
られる。特定のクロック状態を゛引き延ばす」こと、お
よびバス１２に結合された特定のデータ処理装置に関し
て本発明を図示し、説明したがＣＰＵ１０の性能を向上
させるためにはいくつかの方法のうちのいずれかで本発
明を利用できることがわかるであろう。たとえば、本発
明を用いて与えられたサイクルの任意の予め定められた
部分的増分だけクロック状態を引き延ばすことができ、
特定の用途およびシステム構成による要求に応じてクロ
ック状態の任意の組合わせおよび多数のクロック状態を
延長できる。
本発明を用いると、ＣＰＵの「待機状態」クロックサイ
クル中のむだにされたオーバヘッドを無くすことにより
、システムの性能が向上させられる。第２図（ｂ）に示
すように、本発明を用いることによる時間の節約は、完
全バスサイクルを終了するクロックサイクルの差として
測定できる。ここで説明している実施例においては、
ＣＰＵ１０と通信する装置はバスサイクルを終る前にＤ
ＳＡＣＫ信号を送る。ＤＳＡＣＫ信号（この信号は負の
縁部で必ず起きる）を検出すると、１クロツクサイクル
後で任意の有効なデータが線に存在することをＣＰＵｌ
０は予測する。図示のように、本発明はバスサイクルの
終了が早く終ることを許し、したがってシステムの性能
を最高にする。
クル中のむだにされたオーバヘッドを無くすことにより
、システムの性能が向上させられる。第２図（ｂ）に示
すように、本発明を用いることによる時間の節約は、完
全バスサイクルを終了するクロックサイクルの差として
測定できる。ここで説明している実施例においては、
ＣＰＵ１０と通信する装置はバスサイクルを終る前にＤ
ＳＡＣＫ信号を送る。ＤＳＡＣＫ信号（この信号は負の
縁部で必ず起きる）を検出すると、１クロツクサイクル
後で任意の有効なデータが線に存在することをＣＰＵｌ
０は予測する。図示のように、本発明はバスサイクルの
終了が早く終ることを許し、したがってシステムの性能
を最高にする。
複数のデータ処理装置へバスを介して結合されているデ
ータ処理システムに用いられている中央処理装置の性能
を向上させる方法と装置を説明した０プロセツサの速度
が高くなると、本発明の利点が一層顕著となることがわ
かるであろう。本発明を第１図および第２図に示されて
いる特定の実施例を参照してとくに説明したが、当業者
であれば本発明の要旨を逸脱することなしに材料、サイ
クル時間およびアーキテクチャを数多く変更できること
を意図するものである。
ータ処理システムに用いられている中央処理装置の性能
を向上させる方法と装置を説明した０プロセツサの速度
が高くなると、本発明の利点が一層顕著となることがわ
かるであろう。本発明を第１図および第２図に示されて
いる特定の実施例を参照してとくに説明したが、当業者
であれば本発明の要旨を逸脱することなしに材料、サイ
クル時間およびアーキテクチャを数多く変更できること
を意図するものである。
第１図は本発明のアーキテクチャを全体として示すブロ
ック図である。第２図はタイミングを示す図で、（ａ）
はクロックサイクルの終了直後にデータが与えられるこ
とにより、次のサイクルまでにデータの獲得を遅延させ
る典型的な従来のシステムを示すタイミング図、（ｂ）
は部分的増分により所定のクロックサイクルの長さを延
長させるために本発明の使用を示すタイミング図である
。 １０−−−＠ＣＰＵ、１２．．．．バス、１４・・Φ・
ＲＡＭ、１６・１拳・クロック発生器、１８・・・−有
限状ｎマシン。
ック図である。第２図はタイミングを示す図で、（ａ）
はクロックサイクルの終了直後にデータが与えられるこ
とにより、次のサイクルまでにデータの獲得を遅延させ
る典型的な従来のシステムを示すタイミング図、（ｂ）
は部分的増分により所定のクロックサイクルの長さを延
長させるために本発明の使用を示すタイミング図である
。 １０−−−＠ＣＰＵ、１２．．．．バス、１４・・Φ・
ＲＡＭ、１６・１拳・クロック発生器、１８・・・−有
限状ｎマシン。
Claims (12)
- （１）複数のデータ処理装置に結合されている中央処理
装置を含むデータ処理システムにおいて、予め定められ
ている周波数の繰返えし周期的デジタル信号を発生する
過程と、 前記周期的デジタル信号の所定のサイクルを前記信号の
予め定められている部分的増分だけ延長して、前記中央
処理装置中のデジタル回路により用いられている論理動
作が、前記信号が延長されている時間中、保留されるよ
うにする過程と、前記周期的デジタル信号を前記中央処
理装置へ与える過程と を備え、それにより前記中央処理装置の性能が向上させ
られることを特徴とする中央処理装置の性能を向上させ
る方法。 - （２）特許請求の範囲第１項記載の方法であつて、周期
的デジタル信号は１６．６７ＭＨｚの信号を発生するこ
とを特徴とする方法。 - （３）特許請求の範囲第１項記載の方法であつて前記中
央処理装置はモトローラ（Ｍｏｔｏｒｏｌａ）６８０２
０を含むことを特徴とする方法。 - （４）特許請求の範囲第１項記載の方法であつて、前記
部分的増分は前記周期的デジタル信号のクロック・サイ
クルの１／２を含むことを特徴とする方法。 - （５）特許請求の範囲第４項記載の方法であつて、前記
データ処理装置の少くとも１つはデジタルメモリを含む
ことを特徴とする方法。 - （６）特許請求の範囲第５項記載の方法であつて、前記
中央処理装置と前記データ処理装置はバスに結合され、
バスサイクルが一般に８種類のクロック状態を含むこと
を特徴とする方法。 - （７）複数のデータ処理装置に結合されているデータ処
理システムで用いられる中央処理装置の性能を向上させ
る装置において、 予め定められている周波数の繰返えし周期的デジタル信
号を発生する刻時手段と、 前記中央処理装置と前記刻時手段に結合され、前記刻時
手段により発生された前記周期的デジタル信号の所定の
サイクルを前記信号の予め定められている部分的増分だ
け延長して、前記中央処理装置中のデジタル回路により
用いられた論理動作が、前記信号が延長されている時間
中、保留されるようにする遅延手段と を備え、この遅延手段は、データ処理装置と前記中央処
理装置の間の信号伝送を含む動作中のみ前記所定の信号
を延長させ、それにより前記中央処理装置の性能が向上
させられることを特徴とする中央処理装置の性能を向上
させる装置。 - （８）特許請求の範囲第７項記載の装置であつて、前記
刻時手段は３３．３ＭＨｚの信号を発生することを特徴
とする装置。 - （９）特許請求の範囲第７項記載の装置であつて、前記
中央処理装置はモトローラ（Ｍｏｔｏｒｏｌａ）６８０
２０を含むことを特徴とする装置。 - （１０）特許請求の範囲第７項記載の装置であつて、前
記部分的増分は前記刻時手段により発生されたクロック
・サイクルの１／２を含むことを特徴とする装置。 - （１１）特許請求の範囲第１０項記載の装置であつて、
前記データ処理装置の少くとも１つはデジタルメモリを
含むことを特徴とする装置。 - （１２）特許請求の範囲第１１項記載の装置であつて、
前記中央処理装置と前記データ処理装置はバスに結合さ
れ、バスサイクルが一般に８種類のクロック状態を含む
ことを特徴とする装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| US78575185A | 1985-10-09 | 1985-10-09 | |
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| Publication Number | Publication Date |
|---|---|
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| JPH0650496B2 JPH0650496B2 (ja) | 1994-06-29 |
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Family Applications (1)
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| JP61237269A Expired - Fee Related JPH0650496B2 (ja) | 1985-10-09 | 1986-10-07 | 中央処理装置の性能を向上させる方法および装置 |
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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1986
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-
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- 1990-08-06 SG SG65090A patent/SG65090G/en unknown
- 1990-11-01 HK HK90790A patent/HK90790A/xx not_active IP Right Cessation
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| SG65090G (en) | 1990-10-26 |
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