JPH02140852A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JPH02140852A JPH02140852A JP29368388A JP29368388A JPH02140852A JP H02140852 A JPH02140852 A JP H02140852A JP 29368388 A JP29368388 A JP 29368388A JP 29368388 A JP29368388 A JP 29368388A JP H02140852 A JPH02140852 A JP H02140852A
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- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムにおけるＤＭＡ転送制御装置
に関し、特に簡単な構成で転送効率を向上させるＤＭＡ
転送制御装置に関する。
に関し、特に簡単な構成で転送効率を向上させるＤＭＡ
転送制御装置に関する。
計算機システムにおいて、Ｄ Ｍ Ａ （ｄｉｒｅｃｔ
ｍｅｍ。
ｍｅｍ。
ｒｙ ａｃｃｅｓｓ）時、中央処理装置（以下ＣＰＵと
略す）に代って周辺制御装置と記憶装置間の転送を制御
するＤＭＡコントローラでは、アクセスタイムを短縮し
、転送効率を高めるため１種々の方法が提案されている
・ 例えば特開昭５７−３４２３４号公報に記載されている
方法では、同期用クロック信号を周辺装置、記憶装置間
のデータ転送時間に応じた数だけマスクして、クロック
信号の周波数を一時的に低くしている。
略す）に代って周辺制御装置と記憶装置間の転送を制御
するＤＭＡコントローラでは、アクセスタイムを短縮し
、転送効率を高めるため１種々の方法が提案されている
・ 例えば特開昭５７−３４２３４号公報に記載されている
方法では、同期用クロック信号を周辺装置、記憶装置間
のデータ転送時間に応じた数だけマスクして、クロック
信号の周波数を一時的に低くしている。
すなわち、第２図に示すように、基本モジュール２４と
拡張モジュール２５とが接続ケーブルで接続された計算
機システムでは、周辺制御装置３４から記憶装置２７に
対して起動信号が送出されると、データバス拡張装置２
９に設けたクロッり信号マスク回路（図示せず）により
、ＣＰＵ２６からの同期用クロック信号のパルスを、周
辺制御装置３４、データバス３０，３５、同期用クロッ
ク信号線３２．３７等の伝搬遅延時間に応じてマ、スフ
する。
拡張モジュール２５とが接続ケーブルで接続された計算
機システムでは、周辺制御装置３４から記憶装置２７に
対して起動信号が送出されると、データバス拡張装置２
９に設けたクロッり信号マスク回路（図示せず）により
、ＣＰＵ２６からの同期用クロック信号のパルスを、周
辺制御装置３４、データバス３０，３５、同期用クロッ
ク信号線３２．３７等の伝搬遅延時間に応じてマ、スフ
する。
こうして、伝搬遅延時間に応じた数だけ、同期用クロッ
ク信号の周波数を一時的に低くすることにより、簡単な
回路構成でアクセスタイムの無駄時間をなくすることが
できる。
ク信号の周波数を一時的に低くすることにより、簡単な
回路構成でアクセスタイムの無駄時間をなくすることが
できる。
この方法では、拡張バス下に周辺制御装置を接続した場
合、調節するバスの伝搬遅延時間の差が、同期用クロッ
クの周期の整数倍であれば、最適な転送性能を得ること
ができる。
合、調節するバスの伝搬遅延時間の差が、同期用クロッ
クの周期の整数倍であれば、最適な転送性能を得ること
ができる。
上記従来技術では、基本バスと拡張バスの伝搬遅延時間
に応じてクロック信号をマスクしているのみであり、個
々の周辺制御装置の能力差を考慮していないため、個々
の周辺制御装置の性能に合った最適な転送性能を得るこ
とができない。
に応じてクロック信号をマスクしているのみであり、個
々の周辺制御装置の能力差を考慮していないため、個々
の周辺制御装置の性能に合った最適な転送性能を得るこ
とができない。
また、同期用クロックの周期単位でしか転送速度を調整
することができないため、拡張バス下に周辺制御装置を
接続した場合、調節するバスの伝搬遅延時間の差が、同
期用クロックの周期の整数倍でなければ、最適な転送性
能は得られない。
することができないため、拡張バス下に周辺制御装置を
接続した場合、調節するバスの伝搬遅延時間の差が、同
期用クロックの周期の整数倍でなければ、最適な転送性
能は得られない。
本発明の目的は、このような問題点を改菩し、個々の周
辺制御装置の能力、およびバスの伝搬遅延時間を考慮し
て決定した基本クロックを複数用いることに゛より、簡
単な回路構成で、接続されたバス下で個々の周辺制御装
置の能力を最大限に利用した転送性能を得ることができ
、また、１個のクロック信号の周期にとられれず、最適
な転送性能を得ることが可能なりＭＡ転送制御装置を提
供することにある。
辺制御装置の能力、およびバスの伝搬遅延時間を考慮し
て決定した基本クロックを複数用いることに゛より、簡
単な回路構成で、接続されたバス下で個々の周辺制御装
置の能力を最大限に利用した転送性能を得ることができ
、また、１個のクロック信号の周期にとられれず、最適
な転送性能を得ることが可能なりＭＡ転送制御装置を提
供することにある。
上記目的を達成するため１本発明のＤＭＡ転送制御装置
は、複数台のＩＯアダプタのアドレス情報とカウント情
報を有し、ＩＯアダプタとメインメモリのＤＭＡ転送を
制御するＤＭＡ転送制御装置において、接続されたＩＯ
アダプタやメインメモリの性能、およびバスの伝搬遅延
時間に応じて決まる基本クロック信号を複数発生する手
段と、複数の基本クロック信号から、ＤＭＡ時の伝搬遅
延時間に応じて１個の基本クロック信号を選択する手段
とを設け、ＤＭＡ転送を行う場合、対象のＩＯアダプタ
やメインメモリの性能、およびバスの伝搬遅延時間に応
じ、複数の基本クロック信号から最適なものを選択して
入力することに特徴がある。
は、複数台のＩＯアダプタのアドレス情報とカウント情
報を有し、ＩＯアダプタとメインメモリのＤＭＡ転送を
制御するＤＭＡ転送制御装置において、接続されたＩＯ
アダプタやメインメモリの性能、およびバスの伝搬遅延
時間に応じて決まる基本クロック信号を複数発生する手
段と、複数の基本クロック信号から、ＤＭＡ時の伝搬遅
延時間に応じて１個の基本クロック信号を選択する手段
とを設け、ＤＭＡ転送を行う場合、対象のＩＯアダプタ
やメインメモリの性能、およびバスの伝搬遅延時間に応
じ、複数の基本クロック信号から最適なものを選択して
入力することに特徴がある。
本発明においては、ＤＭＡコントローラは、個々の周辺
制御装置の能力、およびバスの伝搬遅延時間を考慮して
決定した基本クロックを複数入力することによって、各
周辺制御装置と記憶装置間の転送効率が最高となるよう
に動作することができ、１個のクロック信号の周期に限
定されることなく、システムとして最高のデータ転送効
率が得られる。
制御装置の能力、およびバスの伝搬遅延時間を考慮して
決定した基本クロックを複数入力することによって、各
周辺制御装置と記憶装置間の転送効率が最高となるよう
に動作することができ、１個のクロック信号の周期に限
定されることなく、システムとして最高のデータ転送効
率が得られる。
以下、本発明の一実施例を図面により説明する。
第３図は、本発明の一実施例における計算機システムの
概略を示す構成図である。
概略を示す構成図である。
第３図において、７は基本モジュール、８は拡張モジュ
ールである。
ールである。
この基本モジュール７は、ＣＰＵ３、基本バス５に接続
された記憶装置４、ｎ（ｎ≧１）個の周辺制御装置２−
１〜２−ｎ、ＤＭＡコントローラ１゜Ｏ，ＤＭＡコント
ローラＩＯ０のクロックＡ発生器１１．ＤＭＡコントロ
ーラＩＯ０のクロックＢ発生器１２．ドライバレシーバ
２１ａ、２１ｂを有する。
された記憶装置４、ｎ（ｎ≧１）個の周辺制御装置２−
１〜２−ｎ、ＤＭＡコントローラ１゜Ｏ，ＤＭＡコント
ローラＩＯ０のクロックＡ発生器１１．ＤＭＡコントロ
ーラＩＯ０のクロックＢ発生器１２．ドライバレシーバ
２１ａ、２１ｂを有する。
また、拡張モジュール８は、拡張バス６に接続されたｍ
（ｍ≧１）個の周辺制御装置９−１〜９−ｍ、ドライバ
レシーバ２３ａ、２３ｂを有する。
（ｍ≧１）個の周辺制御装置９−１〜９−ｍ、ドライバ
レシーバ２３ａ、２３ｂを有する。
また、基本バス５と拡張バス６は、バス２２により接続
される。
される。
なお、本実施例では、周辺制御装置２−１〜２−ｎと周
辺制御装置９−１〜９−ｍは同一性能を有するものとす
る。
辺制御装置９−１〜９−ｍは同一性能を有するものとす
る。
ＤＭＡコントローラＩＯ０は、基本バス５に接続された
周辺制御装置２−１〜２−ｎと記憶装置４との間のデー
タ転送、および拡張バス６に接続された周辺制御装置９
−１〜９−ｍと記憶装置４との間のデータ転送を制御す
る。
周辺制御装置２−１〜２−ｎと記憶装置４との間のデー
タ転送、および拡張バス６に接続された周辺制御装置９
−１〜９−ｍと記憶装置４との間のデータ転送を制御す
る。
また、クロックＡ発生器１１とクロックＢ発生器１２は
、それぞれ周辺制御装置２−１〜２−ｎと記憶装置４と
の間のデータ転送用のクロックＡと、周辺制御装置９−
１〜９−ｍと記憶装置４との間のデータ転送用のクロッ
クＢとを発生し、ＤＭＡコントローラＩＯ０に与える。
、それぞれ周辺制御装置２−１〜２−ｎと記憶装置４と
の間のデータ転送用のクロックＡと、周辺制御装置９−
１〜９−ｍと記憶装置４との間のデータ転送用のクロッ
クＢとを発生し、ＤＭＡコントローラＩＯ０に与える。
第１図は、本発明の一実施例におけるＤＭＡコントロー
ラの構成図である。
ラの構成図である。
第１図において、ＩＯ４はデータ転送時の記憶装置４の
転送開始アドレスを格納するメモリアドレスレジスタ、
ＩＯ６はデータ転送量のカウントを格納する転送データ
数レジスタ、ＩＯ２は転送モード等の制御情報を格納す
るとともに、記憶装置４と周辺制御装置２−１〜２−ｎ
、９−１〜９−ｍとの間のデータ転送を制御するコント
ロールユニット、ＩＯ８はクロックＡ、Ｂの中、一方を
選択してコン１〜ロールユニツトＩＯ２に与えるスイッ
チ回路である。
転送開始アドレスを格納するメモリアドレスレジスタ、
ＩＯ６はデータ転送量のカウントを格納する転送データ
数レジスタ、ＩＯ２は転送モード等の制御情報を格納す
るとともに、記憶装置４と周辺制御装置２−１〜２−ｎ
、９−１〜９−ｍとの間のデータ転送を制御するコント
ロールユニット、ＩＯ８はクロックＡ、Ｂの中、一方を
選択してコン１〜ロールユニツトＩＯ２に与えるスイッ
チ回路である。
このスイッチ回路ＩＯ８は１周辺制御装置２−１〜２−
ｎ、９−１〜９−ｍからの転送要求信号（ＤＭＫＴπて
、〜ＤＭＡＲＥＱ１（１≧１））が入力され、それが基
本モジュール７内の周辺制御装置２−１〜２−ｎの何れ
かからの転送要求信号であれば、クロックＡを選択して
コントロールユニットＩＯ２に与え、同様にそれが拡張
モジュール８内の周辺制御装置９−１〜９−ｍの何れか
からの転送要求信号であれば、クロックＢを選択してコ
ントロールユニットＩＯ２に与える。
ｎ、９−１〜９−ｍからの転送要求信号（ＤＭＫＴπて
、〜ＤＭＡＲＥＱ１（１≧１））が入力され、それが基
本モジュール７内の周辺制御装置２−１〜２−ｎの何れ
かからの転送要求信号であれば、クロックＡを選択して
コントロールユニットＩＯ２に与え、同様にそれが拡張
モジュール８内の周辺制御装置９−１〜９−ｍの何れか
からの転送要求信号であれば、クロックＢを選択してコ
ントロールユニットＩＯ２に与える。
次に、このような構成により、記憶装置４からデータを
読み出して、例えば基本モジュール７内の周辺制御装置
２−ｎにデータを書き込む場合の動作、すなわちＤＭＡ
メモリリード動作について述べる。
読み出して、例えば基本モジュール７内の周辺制御装置
２−ｎにデータを書き込む場合の動作、すなわちＤＭＡ
メモリリード動作について述べる。
第４図は、本発明の一実施例において記憶装置からデー
タを読み出して基本モジュール内の周辺制御装置に書き
込む場合の信号の流れを示す説明図、第５図は本発明の
一実施例におけるＤＭＡメモリリード時の各信号のタイ
ミングチャートである。なお、第５図では、（ａ）はＤ
ＭＡコントローラＩＯ０の入出力点、（ｂ）は記憶装置
４の入出力点、（ｃ）は周辺制御装置２−ｎの入出力点
における各種信号のタイミングチャートを表わす。
タを読み出して基本モジュール内の周辺制御装置に書き
込む場合の信号の流れを示す説明図、第５図は本発明の
一実施例におけるＤＭＡメモリリード時の各信号のタイ
ミングチャートである。なお、第５図では、（ａ）はＤ
ＭＡコントローラＩＯ０の入出力点、（ｂ）は記憶装置
４の入出力点、（ｃ）は周辺制御装置２−ｎの入出力点
における各種信号のタイミングチャートを表わす。
本実施例では、第４図および第５図のように、周辺制御
袋［２−ｎがＤＭＡコントローラＩＯ０に対し、ＤＭＡ
転送要求信号（Ｄ Ｍ Ａ ＲＥ Ｑ ｎ ） ５０を
時刻ｔ□で出力すると、ＤＭＡコントローラＩＯ０内の
スイッチ回路ＩＯ８は、そのＤＭＡＲＥＱｎ５０が基本
モジュール７内の周辺制御装置２−ｎからの転送要求で
あると判断して、コントロールユニットＩＯ２の基本ク
ロック信号（ＢＡＳＣＬＫ）５３に対し、クロックＡ５
１を時刻ｔ２で与える。
袋［２−ｎがＤＭＡコントローラＩＯ０に対し、ＤＭＡ
転送要求信号（Ｄ Ｍ Ａ ＲＥ Ｑ ｎ ） ５０を
時刻ｔ□で出力すると、ＤＭＡコントローラＩＯ０内の
スイッチ回路ＩＯ８は、そのＤＭＡＲＥＱｎ５０が基本
モジュール７内の周辺制御装置２−ｎからの転送要求で
あると判断して、コントロールユニットＩＯ２の基本ク
ロック信号（ＢＡＳＣＬＫ）５３に対し、クロックＡ５
１を時刻ｔ２で与える。
コントロールユニットＩＯ２は、ＢＡＳＣＬＫ５３の立
ち上りに同期して、転送許可信号（ＤＭＡＡＣＫｎ）５
４を周辺制御装置２−ｎに時刻し２で与える。
ち上りに同期して、転送許可信号（ＤＭＡＡＣＫｎ）５
４を周辺制御装置２−ｎに時刻し２で与える。
その後、記憶装置４に対し、ＢＡＳＣＬＫ５３に同期し
て、アドレス信号とデータ読み取り信号であるメモリリ
ード信号（ＭＥＭＲ）５５を出力するとともに１周辺制
御装置２−ｎに対し、データ書き込み信号（ＤＩＯＷ）
５６を時刻ｔ３で出力する。
て、アドレス信号とデータ読み取り信号であるメモリリ
ード信号（ＭＥＭＲ）５５を出力するとともに１周辺制
御装置２−ｎに対し、データ書き込み信号（ＤＩＯＷ）
５６を時刻ｔ３で出力する。
なお、ＤＭＡコン１ヘローラＩＯ０は、ＢＡＳＣＬＫ５
３を分周して、ＭＥＭＲ５５およびＤＩＯＷ５６を生成
する。
３を分周して、ＭＥＭＲ５５およびＤＩＯＷ５６を生成
する。
また、記憶装置４では、その入出力点でのＭＩＭＲ５５
が論理１１１ ＩＩになると、記憶装置４の性能によっ
て定まる時間αｎ５ｅｃだけ遅れてデータ５７を出力し
く時刻ｔ４）、ＭＥＭＲ５５が論理″０”になると、出
力を停止する。
が論理１１１ ＩＩになると、記憶装置４の性能によっ
て定まる時間αｎ５ｅｃだけ遅れてデータ５７を出力し
く時刻ｔ４）、ＭＥＭＲ５５が論理″０”になると、出
力を停止する。
また１周辺制御装置２−ｎでは、その入出力点でのＤ
Ｉ ＯＷ５６が論理“１″から論理“０″に切り換わる
タイミングでデータを読み取る（時刻ｔｓ）。
Ｉ ＯＷ５６が論理“１″から論理“０″に切り換わる
タイミングでデータを読み取る（時刻ｔｓ）。
このとき、周辺制御装置２−ｎにおいてデータが確定（
時刻ｔ、）してから、周辺制御装置２− ｎの入出力点
でのＤＩ○Ｗ５６が論理１１１ ＋７から論理“Ｑ １
１に切り換わるまでには、βｎ５ｅｅを要する。なお、
βは周辺制御装置２−ｎの性能によって定まる時間であ
る。
時刻ｔ、）してから、周辺制御装置２− ｎの入出力点
でのＤＩ○Ｗ５６が論理１１１ ＋７から論理“Ｑ １
１に切り換わるまでには、βｎ５ｅｅを要する。なお、
βは周辺制御装置２−ｎの性能によって定まる時間であ
る。
また、第５図において、ｄｌはＭＥＭＲ５５がＤＭＡコ
ントローラＩＯ０から基本バス５を通って記憶装置４に
達するまでの伝搬遅延時間、ｄ。
ントローラＩＯ０から基本バス５を通って記憶装置４に
達するまでの伝搬遅延時間、ｄ。
はデータ５７が記憶装置４から基本バス５を通って周辺
制御装置２− ｎに達するまでの伝搬遅延時間、ｄ２は
ＤＩＯＷ５７がＤＭＡコントローラＩＯ０から周辺制御
装置２−ｎに達するまでの伝搬遅延時間である。
制御装置２− ｎに達するまでの伝搬遅延時間、ｄ２は
ＤＩＯＷ５７がＤＭＡコントローラＩＯ０から周辺制御
装置２−ｎに達するまでの伝搬遅延時間である。
従って、最も効率良くデータ転送を行うためには、ＤＭ
ＡコントローラＩＯ０の出力点において、ＭＥＭＲ５５
の立ち下がりからＤ Ｉ ＯＷ５６の立ち上がりまでの
時間ＰＷｉが最小となるように、基本クロック、すなわ
ち、この場合はクロックＡの周期Ｔ工を設定する。
ＡコントローラＩＯ０の出力点において、ＭＥＭＲ５５
の立ち下がりからＤ Ｉ ＯＷ５６の立ち上がりまでの
時間ＰＷｉが最小となるように、基本クロック、すなわ
ち、この場合はクロックＡの周期Ｔ工を設定する。
ここでは、ｐｗ□＝ｄ、＋ｄ、−ｄ２＋α＋βであり、
バスが拡張されているか否かには無関係に設定される。
バスが拡張されているか否かには無関係に設定される。
次に、本実施例において、記憶装置４からデータを読み
出して拡張モジュール８内の周辺制御装置９１にデータ
を書き込む場合の動作について述べる。
出して拡張モジュール８内の周辺制御装置９１にデータ
を書き込む場合の動作について述べる。
第６図は、本発明の一実施例において記憶装置からデー
タを読み出して拡張モジュール内の周辺制御装置に書き
込む場合の信号の流れを示す説明図である。
タを読み出して拡張モジュール内の周辺制御装置に書き
込む場合の信号の流れを示す説明図である。
本実施例では、周辺制御装置９１からＤＭＡ転送要求信
号６０が出力されると、ＤＭＡコントローラＩＯ０内の
スイッチ回路ＩＯ８は、拡張モジュール８内の周辺制御
袋［９−ｍからのＤＭＡ転送要求であると判断し、コン
トロールユニットＩＯ２の基本クロックに対し、クロッ
クＢ５２を与える。
号６０が出力されると、ＤＭＡコントローラＩＯ０内の
スイッチ回路ＩＯ８は、拡張モジュール８内の周辺制御
袋［９−ｍからのＤＭＡ転送要求であると判断し、コン
トロールユニットＩＯ２の基本クロックに対し、クロッ
クＢ５２を与える。
その後は、このクロックＢ５２に同期して、記憶装置４
からデータを読み出し、周辺制御装置２−ｎにデータを
書き込む場合と同様に動作する。
からデータを読み出し、周辺制御装置２−ｎにデータを
書き込む場合と同様に動作する。
また、クロックＢ５２の周期は、第５図に示したように
、ＤＭＡコントローラＩＯ０の出力点でＭＥＭＲ５５の
立ち上がりからＤ Ｉ ＯＷ５６の立ち下がりまでの時
間が最小となるように設定するが、クロックＢ５２の場
合、さらに、ドライバレシーバ２１ａ、２１ｂ、２３ａ
、２３ｂ、バス２２、拡張バス６による信号の伝搬遅延
時間を考慮して、データ転送効率が最大となるように設
定する。
、ＤＭＡコントローラＩＯ０の出力点でＭＥＭＲ５５の
立ち上がりからＤ Ｉ ＯＷ５６の立ち下がりまでの時
間が最小となるように設定するが、クロックＢ５２の場
合、さらに、ドライバレシーバ２１ａ、２１ｂ、２３ａ
、２３ｂ、バス２２、拡張バス６による信号の伝搬遅延
時間を考慮して、データ転送効率が最大となるように設
定する。
なお、本実施例では、ＤＭＡメモリリードの場合につい
て述べたが、ＤＭＡメモリライトの場合についても同様
である。
て述べたが、ＤＭＡメモリライトの場合についても同様
である。
このように、周辺制御装置が基本モジュール７内にある
場合と、拡張モジュール８内にある場合とで、ＤＭＡコ
ントローラＩＯ０の基本クロックを使い分けることによ
り、各々の場合について最適なデータ転送効率を得るこ
とができる。
場合と、拡張モジュール８内にある場合とで、ＤＭＡコ
ントローラＩＯ０の基本クロックを使い分けることによ
り、各々の場合について最適なデータ転送効率を得るこ
とができる。
本発明によれば、ＩＯアダプタとメインメモリのＤＭＡ
転送を制御し、かつ複数台のＩＯアダプタのアドレス情
報、カウント情報を持つＤＭＡコントローラにおいて、
基本クロック信号を複数入力することにより、接続され
たＩＯアダプタの性能やバスの伝搬遅延時間に応じて、
最適なデータ転送を簡単な回路構成で実現することが可
能である。
転送を制御し、かつ複数台のＩＯアダプタのアドレス情
報、カウント情報を持つＤＭＡコントローラにおいて、
基本クロック信号を複数入力することにより、接続され
たＩＯアダプタの性能やバスの伝搬遅延時間に応じて、
最適なデータ転送を簡単な回路構成で実現することが可
能である。
第１図は本発明の一実施例におけるＤＭＡコントローラ
の構成図、第２図は従来のデータバス拡張方式を適用し
た計算機システムの構成図、第３図は本発明の一実施例
における計算機システムの概略を示す構成図、第４図は
本発明の一実施例において記憶装置からデータを読み出
して基本モジュール内の周辺制御装置に書き込む場合の
信号の流れを示す説明図、第５図は本発明の一実施例に
おけるＤＭＡメモリリード時の各信号のタイミングチャ
ート、第６図は本発明の一実施例において記憶装置から
データを読み出して拡張モジュール内の周辺制御装置に
書き込む場合の信号の流れを示す説明図である。 ２−１〜２−ｎ：周辺制御装置、３：中央処理装置（Ｃ
ＰＵ）、４ ：記憶装置、５：基本バス、６：拡張バス
、７：基本モジュール、８：拡張モジュール、９−１〜
９−ｍ：周辺制御装置、１１：クロックへ発生器、１２
：クロックＢ発生器、２２：バス、２１ａ、２１ｂ、２
３ａ、２３ｂ ：ドライバレシーバ、２４：基本モジュ
ール、２５：拡張モジュール、２６：中央処理装置（Ｃ
ＰＵ）、２７：記憶装置、２８，３４ ：周辺制御装置
、２９，３３：データパス拡張装置、３０，３５：デー
タバス。 ３１．３６：バス制御信号線群、３２．３７：クロツク
信号線、５０：ＤＭＡ転送要求信号（ＤＭＡ ＲＥ Ｑ
ｎ）＝ ５１ ：クロックＡ、５２：クロックＢ。 ５３：基本クロック信号（ＢＡＳＣＬＫ）、５４ ：転
送許可信号（ＤＭＡＡＣＫｎ）、５５ ：データ読み取
り信号（ＭＥＭＲ）、５６ ：データ書き込み信号（百
］コテＷ）、５７：データ、６０ ： ＤＭＡ転送要求
信号、６４：転送許可信号、６６：データ書き込み信号
、６７：データｙｌｏｏ：ＤＭＡコントローラ、ＩＯ４
：メモリアドレスレジスタ、ＩＯ６：転送データ数レジ
スタ、ＩＯ２：コントロールユニット、ＩＯ８：スイッ
チ回路。 特許出願人 株式会社 日立製作所（はが１名）Ｌ
＋＋ −−−−−−−−−Ｊ基本バ
ス５へ 第 図 第 図 ｌ ｔ−’＋ （ａｌ クロックＡ（５１）
の構成図、第２図は従来のデータバス拡張方式を適用し
た計算機システムの構成図、第３図は本発明の一実施例
における計算機システムの概略を示す構成図、第４図は
本発明の一実施例において記憶装置からデータを読み出
して基本モジュール内の周辺制御装置に書き込む場合の
信号の流れを示す説明図、第５図は本発明の一実施例に
おけるＤＭＡメモリリード時の各信号のタイミングチャ
ート、第６図は本発明の一実施例において記憶装置から
データを読み出して拡張モジュール内の周辺制御装置に
書き込む場合の信号の流れを示す説明図である。 ２−１〜２−ｎ：周辺制御装置、３：中央処理装置（Ｃ
ＰＵ）、４ ：記憶装置、５：基本バス、６：拡張バス
、７：基本モジュール、８：拡張モジュール、９−１〜
９−ｍ：周辺制御装置、１１：クロックへ発生器、１２
：クロックＢ発生器、２２：バス、２１ａ、２１ｂ、２
３ａ、２３ｂ ：ドライバレシーバ、２４：基本モジュ
ール、２５：拡張モジュール、２６：中央処理装置（Ｃ
ＰＵ）、２７：記憶装置、２８，３４ ：周辺制御装置
、２９，３３：データパス拡張装置、３０，３５：デー
タバス。 ３１．３６：バス制御信号線群、３２．３７：クロツク
信号線、５０：ＤＭＡ転送要求信号（ＤＭＡ ＲＥ Ｑ
ｎ）＝ ５１ ：クロックＡ、５２：クロックＢ。 ５３：基本クロック信号（ＢＡＳＣＬＫ）、５４ ：転
送許可信号（ＤＭＡＡＣＫｎ）、５５ ：データ読み取
り信号（ＭＥＭＲ）、５６ ：データ書き込み信号（百
］コテＷ）、５７：データ、６０ ： ＤＭＡ転送要求
信号、６４：転送許可信号、６６：データ書き込み信号
、６７：データｙｌｏｏ：ＤＭＡコントローラ、ＩＯ４
：メモリアドレスレジスタ、ＩＯ６：転送データ数レジ
スタ、ＩＯ２：コントロールユニット、ＩＯ８：スイッ
チ回路。 特許出願人 株式会社 日立製作所（はが１名）Ｌ
＋＋ −−−−−−−−−Ｊ基本バ
ス５へ 第 図 第 図 ｌ ｔ−’＋ （ａｌ クロックＡ（５１）
Claims (1)
- １、複数台のＩＯアダプタのアドレス情報とカウント情
報を有し、ＩＯアダプタとメインメモリのＤＭＡ転送を
制御するＤＭＡ転送制御装置において、接続されたＩＯ
アダプタやメインメモリの性能、およびバスの伝搬遅延
時間に応じて決まる基本クロック信号を複数発生する手
段と、該複数の基本クロック信号から、ＤＭＡ時の伝搬
遅延時間に応じて１個の基本クロック信号を選択する手
段とを設け、ＤＭＡ転送を行う場合、対象のＩＯアダプ
タやメインメモリの性能、およびバスの伝搬遅延時間に
応じ、該複数の基本クロック信号から最適なものを選択
して入力することを特徴とするＤＭＡ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29368388A JPH02140852A (ja) | 1988-11-22 | 1988-11-22 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29368388A JPH02140852A (ja) | 1988-11-22 | 1988-11-22 | Ｄｍａ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02140852A true JPH02140852A (ja) | 1990-05-30 |
Family
ID=17797880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29368388A Pending JPH02140852A (ja) | 1988-11-22 | 1988-11-22 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02140852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594719B1 (en) | 2000-04-19 | 2003-07-15 | Mobility Electronics Inc. | Extended cardbus/pc card controller with split-bridge ™technology |
| USRE39052E1 (en) | 1995-03-07 | 2006-03-28 | Tao Logic Systems Llc | System and method for expansion of a computer |
| USRE44628E1 (en) | 1995-03-07 | 2013-12-03 | Intellectual Ventures I Llc | System and method for expansion of a computer |
-
1988
- 1988-11-22 JP JP29368388A patent/JPH02140852A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE39052E1 (en) | 1995-03-07 | 2006-03-28 | Tao Logic Systems Llc | System and method for expansion of a computer |
| USRE44628E1 (en) | 1995-03-07 | 2013-12-03 | Intellectual Ventures I Llc | System and method for expansion of a computer |
| US6594719B1 (en) | 2000-04-19 | 2003-07-15 | Mobility Electronics Inc. | Extended cardbus/pc card controller with split-bridge ™technology |
| USRE41494E1 (en) * | 2000-04-19 | 2010-08-10 | Ahern Frank W | Extended cardbus/PC card controller with split-bridge technology |
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