JP2006040276A - 選択的なクロック制御に基づいて消費電力を節減させるバス仲裁システム及びその方法 - Google Patents

選択的なクロック制御に基づいて消費電力を節減させるバス仲裁システム及びその方法 Download PDF

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Abstract

【課題】消費電力を節減させるバス仲裁システム及び方法を提供する。
【解決手段】複数のバスマスタ及びアービタを備え、複数のバスマスタはクロック信号を利用してバス占有要請信号を伝送し、それに応答して許可信号を受け、許可信号が活性化されればバスを占有してスレーブとデータをやり取りする。アービタから許可されるまで、複数のバスマスタに利用されるクロック信号をディセーブルさせることによって、クロック信号によるスイッチング電力を節減するバス仲裁システムである。
【選択図】図3

Description

本発明は、バス仲裁システムに係り、特に、バスマスタが利用するクロック信号をコントロールして消費電力を節減させうるバス仲裁システム、及びその方法に関する。
図1は、従来のバス仲裁システム100を示すブロック図である。図1を参照すると、バス仲裁システム100は、バス140、複数のスレーブ150、160、バス140を占有して、スレーブ150、160とデータをやりとりする複数のバスマスタ120、130、及びバスマスタ120、130のバス140占有を仲裁するアービタ110を備える。図1のバス仲裁システムの動作を説明するために、図2のタイミング図が参照される。
一般的なSOC(System on Chip)では、そのような複数のバスマスタ120、130が、一つのバス140を共有する形態を有する。そのようなバス構造で、2つ以上のバスマスタが、同時にバス140を占有しようとする状況が存在しうる。この時、バス占有要請をしたが、許可されていないバスマスタが存在し、そのような許可されていないバスマスタは、バス140を占有できるまでバス占有要請を続けて維持する。
バス140を占有するために、マスタ120、130がアービタ110にそれぞれの占有要請をする場合に、アービタ110は、設定された優先順位、すなわち、固定優先順位またはラウンドロビン方式による優先順位などによって、一度にたった一つのバスマスタにバス占有権限を与える。例えば、図2に示すように、第1マスタ120と第2マスタ130とが同時にそれぞれの占有要請信号REQM1、REQM2を活性化させてアービタ110に伝送した場合に、アービタ110は、設定された優先順位によって、まず、許可信号GNTM1を活性化させて、第1マスタ120にバス140の占有許可を与え、第1マスタ120のバス140占有が終われば、許可信号GNTM2を活性化させて、第2マスタ130にバス140占有許可を与える。図2で、アービタ110が許可信号GNTM1/GNTM2を与える時に同期信号として利用される基準クロック信号HCLK、及び各マスタ120、130で、占有要請信号REQM1/REQM2を伝送する時に同期信号として利用されるクロック信号CLKM1、CLKM2は互いに同期しており、同じ周期を有するものと仮定する。
ところが、前記例で、バスマスタ120、130は、バス占有要請後、許可されるまで占有要請を取り消さずに待機する。図2の(A)、(B)、(C)で分かるように、そのように占有要請を取り消さずに待機する間に、すなわち、占有要請信号REQM1/REQM2が活性化された後、占有許可信号GNTM1/GNTM2が活性化されるまで、各マスタ120、130で使用されるクロック信号CLKM1、CLKM2は、イネーブル状態を維持してトランジションを繰り返す。したがって、バスマスタ120、130は、バス占有要請後に許可されるまで、クロック信号CLKM1、CLKM2のトランジションによって、それらの信号を受ける内部回路ではスイッチングによる電力を消費する。バスマスタ120、130でクロック信号CLKM1、CLKM2を入力される内部回路は、CMOS(Complementary Metal−Oxide−Semiconductor)ロジックまたはTTL(Transistor−Transistor Logic)でありうるが、それらのいかなる回路でも、バス占有要請後に許可されるまで、クロック信号CLKM1、CLKM2によるスイッチングによって相当の電力を消費するという問題点がある。
特許文献1では、電力節減のための一つの方策が開示されている。この特許文献1では、バスマスタのうち一つがバス占有を許可されれば、そのバスマスタがバスを占有して、データ伝送する動作を完了するまで、プロセッサコアを低電力状態の待機モードで動作させる。プロセッサコアは、待機モードで直前状態を維持するだけであり、他の演算動作を行えない。したがって、そのような方式では、電力節減がある程度行われ得るが、プロセッサコア動作を停止させるため、システム性能を低下させるという問題点がある。
米国特許USP6560712号
本発明が達成しようとする技術的な課題は、プロセッサコアを含むあらゆるバスマスタが、バス占有要請後に許可されるまで、バスマスタに利用されるクロック信号をディセーブルさせて、クロック信号によるスイッチング電力を節減させうるバス仲裁システムを提供することにある。
本発明が達成しようとする他の技術的な課題は、バスマスタが、バス占有要請後に許可されるまで、バスマスタに利用されるクロック信号をディセーブルさせるバス仲裁方法を提供することにある。
前記技術的課題を達成するための本発明に係るバス仲裁システムは、複数のバスマスタ及びアービタを備えることを特徴とする。前記複数のバスマスタは、クロック信号を利用してバス占有要請信号を伝送し、それに応答して許可信号を受け、前記許可信号が活性化されれば、バスを占有して該当スレーブとデータをやり取りする。前記アービタは、前記バスマスタから伝送された前記バス占有要請信号に応答して、設定された方式によって優先順位を計算して、最高優先順位のマスタに前記活性化された許可信号を与える。ここで、前記バス占有要請信号が活性化された後、それに応答して該当許可信号が活性化されるまで、前記クロック信号はディセーブルされることを特徴とする。
前記バス仲裁システムは、クロック信号生成部及びクロック信号変更部を更に備えることを特徴とする。前記クロック信号生成部は、ソースクロック信号を生成する。前記クロック信号変更部は、前記バスマスタに関連した前記バス占有要請信号及び前記許可信号を利用して、前記活性化されたバス占有要請信号を伝送したバスマスタに該当許可信号が活性化されて伝送されるまで、前記ソースクロック信号のうち、該当ソースクロック信号をディセーブルさせて、該当バスマスタが利用する前記クロック信号として出力する。前記クロック信号変更部は、前記該当ソースクロック信号をディセーブルさせる時、ディセーブルされたクロック信号は、第1論理状態または第2論理状態のうち、何れか一つに固定させることを特徴とする。
前記ソースクロック信号は、常にイネーブル状態であるクロック信号であることを特徴とする。前記バス仲裁システムは、前記ソースクロック信号のうち、何れか一つを利用して、他の外部ロジックとディセーブル状態なしにインターフェース動作を行うインターフェース関連バスマスタを更に備えることを特徴とする。前記ソースクロック信号は、互いに同期されている。前記アービタは、前記ソースクロック信号のうち、何れか一つを利用して動作し、利用されたそのクロックに同期させて、前記活性化された許可信号を与えることを特徴とする。
前記他の技術的課題を達成するための本発明に係るバス仲裁方法は、クロック信号を利用する複数のバスマスタのそれぞれが、バス占有要請信号を伝送するステップと、アービタが、前記バスマスタから伝送された前記バス占有要請信号に応答して、設定された方式によって優先順位を計算して、最高優先順位のマスタに活性化された許可信号をあたえるステップと、前記バスマスタに関連した前記バス占有要請信号及び前記許可信号を利用して、前記活性化されたバス占有要請信号を伝送したバスマスタに該当許可信号が活性化されて伝送されるまで、ソースクロック信号のうち、該当ソースクロック信号をディセーブルさせて、該当バスマスタが利用する前記クロック信号として出力するステップと、前記該当許可信号が活性化されれば、前記該当バスマスタがバスを占有して、該当スレーブとデータをやり取りするステップと、を備えることを特徴とする。
本発明に係るバス仲裁システムでは、バス占有要請後に許可されるまで、バスマスタに利用されるクロック信号がディセーブルされるが、システム性能が低下せず、クロック信号がディセーブルされる間にスイッチング電力を節減できるという効果がある。バスを占有するために熾烈に競争するバスマスタが多いほど、そのような電力節減効果は更に大きい。
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の好ましい実施形態を説明することで、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
図3は、本発明の一実施形態に係るバス仲裁システム300を示すブロック図である。図3を参照すれば、記バス仲裁システム300は、アービタ310、複数のバスマスタ320、330、インターフェース関連バスマスタ340、クロック信号生成部350、クロック信号変更部360、バス370、及びスレーブ380ないし395を備える。図3のバス仲裁システム300の動作説明のために、図4のタイミング図及び図5のフローチャートが参照される。
まず、クロック信号生成部350は、複数のバスマスタ320、330が利用するソースクロック信号CLK1、CLK2、インターフェース関連バスマスタ340が使用するソースクロック信号CLK3、及びアービタ310が使用するソースクロック信号HCLKを生成する。ソースクロック信号CLK1ないしCLK3、HCLKは、互いに同期されており、同じ周期を有すると仮定したが、それに限定されずに、それらは互いに異なる周期を有してもよい。また、ソースクロック信号CLK1ないしCLK3、HCLKは、常にイネーブル状態であるクロック信号である。
本発明は、従来とは違って、ソースクロック信号CLK1ないしCLK3、HCLKのうち、複数のバスマスタ320、330が使用するソースクロック信号CLK1、CLK2を、“POWER SAVE”状態(図4参照)の間にディセーブルさせるように構成される。ここで、ディセーブルされたクロック信号は、第1論理状態(論理ロー状態)または第2論理状態(論理ハイ状態)のうち、何れか一つに固定された状態をいう。クロック信号変更部360は、そのように、ソースクロック信号CLK1、CLK2のそれぞれを“POWER SAVE”状態の間にディセーブルされる変更クロック信号CLKM1、CLKM2に変更して、それぞれを複数のバスマスタ320、330に出力する。図4には、複数のバスマスタ320、330に入力される変更クロック信号CLKM1、CLKM2が、“POWER SAVE”状態の間に第2論理状態(論理ハイ状態)に固定された場合を例示した。
複数のバスマスタ320、330は、入力されたクロック信号CLKM1/CLKM2に同期されたバス占有要請信号REQM1/REQM2を伝送する。バス占有要請信号REQM1/REQM2に応答して、アービタ310は、許可信号GNTM1/GNTM2を生成し、複数のバスマスタ320、330は、生成された許可信号GNTM1/GNTM2を受ける。複数のバスマスタ320、330は、許可信号GNTM1/GNTM2が活性化されれば、バス370を占有して該当スレーブにデータを伝送して書き込みするか、または該当スレーブからデータを受けてマスタ固有の演算を行う。スレーブ380ないし395は、メモリのような保存装置でありうる。
アービタ310は、バスマスタ320、330から伝送されたバス占有要請信号REQM1、REQM2に応答して、設定された方式によって優先順位を計算して最高優先順位を決定する。ここで、最高優先順位を決定する方式は、周知のように、固定優先順位方式、ラウンドロビン方式、または、それらの方式を結合した方式など多様に考慮されるが、本発明の中心事項ではないため、その具体的な説明を省略する。そのような方式によって最高優先順位が決定されれば、アービタ310は、該当バスマスタに第1論理状態から第2論理状態に活性化された許可信号GNTM1/GNTM2を与える。前記したように、アービタ310は、ソースクロック信号HCLKを利用して動作し、利用されたそのクロックHCLKに同期させて、活性化された許可信号GNTM1/GNTM2を与える。
一方、クロック信号変更部360は、バスマスタ320、330に関連したバス占有要請信号REQM1/REQM2及び許可信号GNTM1/GNTM2を利用して、ソースクロック信号CLK1、CLK2のうち、該当ソースクロック信号をディセーブルさせて、該当バスマスタに出力する。すなわち、クロック信号変更部360は、バス占有要請信号REQM1/REQM2を活性化させて伝送したバスマスタに対し、該当バスマスタに対する許可信号GNTM1/GNTM2が活性化されて伝送されるまで、該当ソースクロック信号をディセーブルさせて、変更クロック信号CLKM1/CLKM2として該当バスマスタに出力する。
そのように、ソースクロック信号CLK1/CLK2が“POWER SAVE”状態の間にディセーブルされる変更クロック信号CLKM1/CLKM2を利用して動作できるマスタの例としては、バス370のインターフェースだけ利用して動作する第1バスマスタ、またはバス370のインターフェースを利用した動作だけでなく、他の外部ロジックとのインターフェース動作を行う時に利用されるクロック信号を“POWER SAVE”状態の間にディセーブルしても、他の外部ロジックとのインターフェースには影響を与えない第2バスマスタが挙げられる。第1バスマスタは、バス370を占有できなければ、固有動作を行えない場合であって、ARMコア、GDMA(General Direct Memory Access)ブロックがこれに該当する。第2マスタは、クロック信号をディセーブルしても、他の外部ロジックとのインターフェース動作は、その固有動作の実行に影響を与えない場合であって、コンピュータプロセッサとインターフェースするLAN(Local Area Network)カードのPCI(Peripheral Component Interconnect)ブロックがこれに該当する。
しかし、前記のような変更クロック信号CLKM1/CLKM2を利用して、動作できないバスマスタが存在しうる。そのような例として、バス370のインターフェースを利用する動作及び他の外部ロジックとのインターフェース動作を行い、利用されるクロック信号を“POWER SAVE”状態の間にディセーブルすれば、他の外部ロジックとのインターフェースに影響を与える第3バスマスタが挙げられる。第3バスマスタは、クロック信号をディセーブルすれば、データの損失やインターフェースの中止をもたらす場合であって、BBP(Base Band Processor)ブロックとインターフェースするLANカードのMAC(Medium Access Control)ブロックがそれに該当する。
そのような第3バスマスタを考慮したのが、図3のインターフェース関連のバスマスタ340である。すなわち、第3バスマスタの場合には、クロック信号のディセーブル状態によって影響を受けないバス370のインターフェース関連部分を、マスタ320、330のように変更クロックCLKM1/CLKM2によって動作する別途のマスタに分類し、クロック信号のディセーブル状態によって、他の外部ロジックとのインターフェース動作に影響を受ける部分は、インターフェース関連のバスマスタ340のように、ソースクロックCLK3によって動作するマスタに分類する。それにより、インターフェース関連のバスマスタ340は、クロック信号変更部360で生成された変更クロックCLKM1/CLKM2を利用して動作するのではなく、クロック信号生成部350で生成されたソースクロックCLK3を直接利用して、他の外部ロジックとディセーブル状態なしにインターフェース動作を行う。
以下、図4を参照して、バス仲裁システム300の動作を更に詳細に説明する。例えば、図4のT1時点で、複数のバスマスタ320、330は、同時にバス占有要請信号REQM1/REQM2を活性化させてバス占有を要請する(図5のS510)。この時、バスマスタ320、330に入力される変更クロック信号CLKM1、CLKM2は、バス占有要請直後にディセーブル状態になる(図5のS520)。バス占有要請信号REQM1/REQM2を活性化させて伝送したバスマスタは、バス占有要請後、該当バスマスタに対する許可信号GNTM1/GNTM2が活性化されて伝送されるまで、ディセーブルされた変更クロック信号CLKM1、CLKM2を受けるため、“POWER SAVE”状態を維持する(図5のS530)。
次いで、T2時点でバスマスタ320は、アービタ310の仲裁によってバスマスタ330より先に占有許可を受ける(図5のS540)。この時、バスマスタ320に入力される変更クロック信号CLKM1は、該当占有許可信号GNTM1が活性化された後からはディセーブル状態から逸脱して、イネーブル状態になる(図5のS550)。それに対し、バスマスタ330は、バス占有要請をしたが、まだ許可されていないため、変更クロック信号CLKM2は、ディセーブル状態をまだ維持し、それにより、バスマスタ330は、“POWER SAVE”状態を維持する。この時、バスマスタ330は、占有要請信号REQM2を続けて、活性化状態に維持させて出力するため、動作に何らの影響を受けずに待機する。
T3時点では、バスマスタ320がバス占有した後、該当スレーブとデータをやり取りする動作を完了(図5のS560)し、占有要請信号REQM1を第1論理状態にすることによって、バスマスタ320のバス占有権限は解除され、アービタ310のバス仲裁アルゴリズムによって、バスマスタ330がバス占有許可を受ける。この時、バスマスタ330に入力される変更クロック信号CLKM2は、該当占有許可信号GNTM2が活性化された後からは、ディセーブル状態から逸脱してイネーブル状態になる。
T4時点では、バスマスタ320は、再びバス占有を要請するが、バスマスタ330がまだ占有権限を解除していない状態であるため、占有許可を受けずに、再びバス占有要請後にそれに応答して、許可信号GNTM1が活性化されて伝送されるまで、ディセーブルされた変更クロック信号CLKM1を受けて“POWER SAVE”状態になる。
T5時点では、バスマスタ330がバス占有を完了し、バス占有権限を解除することによって、優先順位によって、バスマスタ320が再びバス占有許可を受ける。この時、変更クロック信号CLKM1は再びイネーブルされ、それにより、バスマスタ320は、該当スレーブとデータをやり取りする動作を行う(図5のS560)。インターフェース関連のバスマスタ340は、クロック信号生成部350で生成されたソースクロックCLK3を直接利用して、それに同期された占有要請信号REQM3をアービタ310に伝送し、それに応答して、アービタ310から許可信号GNTM3を受けて、他の外部ロジックとディセーブル状態なしにインターフェース動作を行う。
前記したように、本発明の一実施形態に係るバス仲裁システム300では、バス占有要請信号REQM1/REQM2及び許可信号GNTM1/GNTM2の制御を受けるクロック信号変更部360をおいて、バスマスタ320、330がバス占有要請後に許可されるまでディセーブル状態になるクロック信号を、バスマスタ320、330に利用されるクロック信号CLKM1/CLKM2として生成する。この時、バスマスタ320、330は、占有許可を受けた後に再びクロック信号CLKM1/CLKM2がイネーブルされる時には、バスを占有してスレーブとデータをやり取りする動作に何らの影響を与えない。バス仲裁システム300で、外部の他のロジックとインターフェースと関連しているため、クロック信号をディセーブルすれば、内部の動作に問題が発生するバスマスタ340には、利用されるクロック信号CLK3をディセーブルさせずに常にイネーブルさせる。
以上のように、図面及び明細書で最良の実施形態が開示された。ここで、特定の用語が使用されたが、これは単に、本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
本発明に係るバス仲裁システム及びバス仲裁方法は、SOC(System on Chip)システムのバス制御に関連した技術分野に好適に適用され得る。
従来のバス仲裁システムを示すブロック図である。 図1のバス仲裁システムの動作説明のためのタイミング図である。 本発明の一実施形態に係るバス仲裁システムを示すブロック図である。 図3のバス仲裁システムの動作説明のためのタイミング図である。 図3のバス仲裁システムの動作説明のためのフローチャートである。
符号の説明
300 バス仲裁システム
310 アービタ
320、330 バスマスタ
340 インターフェース関連バスマスタ
350 クロック信号生成部
360 クロック信号変更部
370 バス
380ないし395 スレーブ
CLK1、CLK2、CLK3、HCLK ソースクロック信号
CLKM1、CLKM2 変更クロック信号
REQM1、REQM2 バス占有要請信号
GNTM1、GNTM2 許可信号

Claims (20)

  1. クロック信号を利用してバス占有要請信号を伝送し、それに応答して許可信号を受け、前記許可信号が活性化されれば、バスを占有して該当スレーブとデータをやり取りする複数のバスマスタと、
    前記バスマスタから伝送された前記バス占有要請信号に応答して、設定された方式によって優先順位を計算して、最高優先順位のマスタに前記活性化された許可信号をあたえるアービタと、を備え、
    前記バス占有要請信号が活性化された後、それに応答して該当許可信号が活性化されるまで、前記クロック信号は、ディセーブルされることを特徴とするバス仲裁システム。
  2. 前記バス仲裁システムは、
    ソースクロック信号を生成するクロック信号生成部と、
    前記バスマスタに関連した前記バス占有要請信号及び前記許可信号を利用して、前記活性化されたバス占有要請信号を伝送したバスマスタに該当許可信号が活性化されて伝送されるまで、前記ソースクロック信号のうち、該当ソースクロック信号をディセーブルさせて、該当バスマスタが利用する前記クロック信号として出力するクロック信号変更部と、を更に備えることを特徴とする請求項1に記載のバス仲裁システム。
  3. 前記クロック信号変更部は、
    前記該当ソースクロック信号をディセーブルさせる時、ディセーブルされたクロック信号は、第1論理状態または第2論理状態のうち、何れか一つに固定させることを特徴とする請求項2に記載のバス仲裁システム。
  4. 前記ソースクロック信号は、
    常にイネーブル状態であるクロック信号であることを特徴とする請求項2に記載のバス仲裁システム。
  5. 前記バス仲裁システムは、
    前記ソースクロック信号のうち、何れか一つを利用して、他の外部ロジックとディセーブル状態なしにインターフェース動作を行うインターフェース関連バスマスタを更に備えることを特徴とする請求項4に記載のバス仲裁システム。
  6. 前記ソースクロック信号は、
    互いに同期されていることを特徴とする請求項5に記載のバス仲裁システム。
  7. 前記アービタは、
    前記ソースクロック信号のうち、何れか一つを利用して動作し、利用されたそのクロックに同期させて、前記活性化された許可信号を与えることを特徴とする請求項6に記載のバス仲裁システム。
  8. クロック信号を利用する複数のバスマスタのそれぞれが、バス占有要請信号を伝送するステップと、
    アービタが、前記バスマスタから伝送された前記バス占有要請信号に応答して、設定された方式によって優先順位を計算して、最高優先順位のマスタに活性化された許可信号をあたえるステップと、
    前記バスマスタに関連した前記バス占有要請信号及び前記許可信号を利用して、前記活性化されたバス占有要請信号を伝送したバスマスタに該当許可信号が活性化されて伝送されるまで、ソースクロック信号のうち、該当ソースクロック信号をディセーブルさせて、該当バスマスタが利用する前記クロック信号として出力するステップと、
    前記該当許可信号が活性化されれば、前記該当バスマスタがバスを占有して、該当スレーブとデータをやり取りするステップと、を備えることを特徴とするバス仲裁方法。
  9. 前記バス仲裁方法は、
    前記ソースクロック信号を生成するステップを更に備え、前記該当ソースクロック信号をディセーブルさせる時、ディセーブルされたクロック信号は、第1論理状態または第2論理状態のうち、何れか一つに固定されることを特徴とする請求項8に記載のバス仲裁方法。
  10. 前記ソースクロック信号は、
    常にイネーブル状態であるクロック信号であることを特徴とする請求項9に記載のバス仲裁方法。
  11. 前記バス仲裁方法は、
    前記ソースクロック信号のうち、何れか一つを利用する他のバスマスタで、他の外部ロジックとディセーブル状態なしにインターフェース動作を行うステップを更に備えることを特徴とする請求項10に記載のバス仲裁方法。
  12. 前記ソースクロック信号は、
    互いに同期されていることを特徴とする請求項11に記載のバス仲裁方法。
  13. 前記アービタは、
    前記ソースクロック信号のうち、何れか一つを利用して動作し、利用されたそのクロックに同期させて、前記活性化された許可信号を与えることを特徴とする請求項12に記載のバス仲裁方法。
  14. ディセーブルされた第1マスタクロック信号に応答して、パワー節減モード動作を行う第1バスマスタと、
    前記第1バスマスタによるバス占有要請に応答して、前記ディセーブルされた第1マスタクロック信号を生成するクロック信号変更回路と、を備えることを特徴とするバス仲裁システム。
  15. 前記バス仲裁システムは、
    前記バス占有要請に応答して、前記第1バスマスタにバス占有許可をあたえる仲裁回路を更に備えることを特徴とする請求項14に記載のバス仲裁システム。
  16. 前記クロック信号変更回路は、
    前記バス占有許可に応答して、前記ディセーブルされた第1マスタクロック信号をイネーブルされた第1マスタクロック信号に変換させることを特徴とする請求項15に記載のバス仲裁システム。
  17. 前記バス仲裁システムは、
    互いに同期された複数のクロック信号を生成するクロック信号生成回路を更に備え、
    前記仲裁回路は、前記複数のクロック信号のうち、何れか一つによって動作し、前記クロック信号変更回路は、前記複数のクロック信号のうち、他の一つによって動作することを特徴とする請求項16に記載のバス仲裁システム。
  18. 前記バス仲裁システムは、
    前記複数のクロック信号のうち、更に他の一つに応答して動作する第2バスマスタを更に備えることを特徴とする請求項17に記載のバス仲裁システム。
  19. ディセーブルされた第1マスタクロック信号に応答して、パワー節減モード動作を行う第1バスマスタと、
    前記第1バスマスタによるバス占有要請に応答して、前記第1バスマスタにバス占有許可をあたえるバス仲裁回路と、
    前記第1バスマスタ及び前記バス仲裁回路に電気的に接続され、前記バス占有要請に応答して、前記ディセーブルされた第1マスタクロック信号を生成し、前記バス占有許可に応答して、前記ディセーブルされた第1マスタクロック信号をイネーブルされた第1マスタクロック信号に変換させるクロック信号変更回路と、を備えることを特徴とするバス仲裁システム。
  20. 前記バス仲裁システムは、
    互いに同期された複数のクロック信号を生成するクロック信号生成回路を更に備え、
    前記バス仲裁回路は、前記複数のクロック信号のうち、何れか一つによって動作し、前記クロック信号変更回路は、前記複数のクロック信号のうち、他の一つによって動作することを特徴とする請求項19に記載のバス仲裁システム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013175618A1 (ja) * 2012-05-24 2013-11-28 トヨタ自動車株式会社 情報処理装置及び情報処理方法
JP2016218731A (ja) * 2015-05-20 2016-12-22 キヤノン株式会社 情報処理装置および情報処理方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7725759B2 (en) * 2005-06-29 2010-05-25 Sigmatel, Inc. System and method of managing clock speed in an electronic device
US20070083688A1 (en) * 2005-10-06 2007-04-12 Matsushita Electric Industrial Co., Ltd. Common memory transfer control circuit and common memory transfer control system
KR100813256B1 (ko) * 2006-06-23 2008-03-13 삼성전자주식회사 버스 중재 장치 및 방법
JP5857273B2 (ja) * 2011-05-17 2016-02-10 パナソニックIpマネジメント株式会社 ストリーム処理装置
WO2022221068A1 (en) * 2021-04-16 2022-10-20 Brookhaven Science Associates, Llc Event-driven readout system with non-priority arbitration for multichannel data sources

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600839A (en) * 1993-10-01 1997-02-04 Advanced Micro Devices, Inc. System and method for controlling assertion of a peripheral bus clock signal through a slave device
US6163848A (en) * 1993-09-22 2000-12-19 Advanced Micro Devices, Inc. System and method for re-starting a peripheral bus clock signal and requesting mastership of a peripheral bus
ATE231254T1 (de) * 1994-04-28 2003-02-15 Advanced Micro Devices Inc System zur steuerung eines peripheriebustaktsignals
US5625807A (en) * 1994-09-19 1997-04-29 Advanced Micro Devices System and method for enabling and disabling a clock run function to control a peripheral bus clock signal
US5528767A (en) 1995-03-21 1996-06-18 United Microelectronics Corp. Programmable multi-level bus arbitration apparatus in a data processing system
US6560712B1 (en) * 1999-11-16 2003-05-06 Motorola, Inc. Bus arbitration in low power system
US6694441B1 (en) 2000-11-15 2004-02-17 Koninklijke Philips Electronics N.V. Power management method and arrangement for bus-coupled circuit blocks
US7155618B2 (en) * 2002-03-08 2006-12-26 Freescale Semiconductor, Inc. Low power system and method for a data processing system
US7000131B2 (en) * 2003-11-14 2006-02-14 Via Technologies, Inc. Apparatus and method for assuming mastership of a bus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013175618A1 (ja) * 2012-05-24 2013-11-28 トヨタ自動車株式会社 情報処理装置及び情報処理方法
JP2016218731A (ja) * 2015-05-20 2016-12-22 キヤノン株式会社 情報処理装置および情報処理方法

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