KR20090101740A - Ａｍｂａ 버스 구조 시스템 - Google Patents

Ａｍｂａ 버스 구조 시스템

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KR20090101740A KR1020080027061A KR20080027061A KR20090101740A KR 20090101740 A KR20090101740 A KR 20090101740A KR 1020080027061 A KR1020080027061 A KR 1020080027061A KR 20080027061 A KR20080027061 A KR 20080027061A KR 20090101740 A KR20090101740 A KR 20090101740A
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Abstract

AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템이 개시된다. 상기 AMBA 버스 구조 시스템은 마스터와 슬레이브 사이에 데이터를 전송하는 AMBA 버스 구조 시스템에 있어서, 상기 마스터와 상기 슬레이브 사이에 데이터를 전송하는 AHB(Advanced High-performance system Bus) 버스 매트릭스 및 상기 마스터에서 출력하는 AHB 신호들에 응답하여 상기 데이터를 전송하는 구간동안 클럭 신호를 출력하는 클럭 제어부를 구비하고, 상기 슬레이브는 상기 클럭 제어부에서 출력하는 클럭 신호에 응답하여 동작할 수 있다. 상기 AMBA 버스 구조 시스템은 데이터를 전송하는 구간동안만 슬레이브로 클럭 신호를 전송하도록 AHB 신호들을 이용하여 자동적으로 제어함으로서 상기 슬레이브에서 발생하는 불필요한 전력 소모를 감소시킬 수 있는 장점이 있다.

Description

ＡＭＢＡ 버스 구조 시스템{Advanced Microcontroller Bus Architecture system}
본 발명은 마이크로 컨트롤러(Microcontroller)에 관한 것으로, 특히 AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템에 관한 것이다.
AMBA(Advanced Microcontroller Bus Architecture) 버스 구조의 버스 사양에는 AHB(Advanced High-performance system Bus), ASB(Advanced system Bus), APB(Advanced Peripheral Bus) 등 서로 다른 토폴로지(topology)를 가지는 버스들이 정의되어 있다. 그 중 AHB는 높은 수준의 성능을 요하는 임베디드 마이크로 컨트롤러 시스템(embedded microcontroller system)에서 널리 이용되는 버스 토폴로지이다.
도 1은 일반적인 AHB 버스 매트릭스를 이용한 AMBA 버스 구조 시스템(100)의 블록도이다.
도 1을 참조하면, AMBA 버스 구조 시스템(100)은 복수의 마스터들(110_1, 110_2, 110_3), 복수의 슬레이브들(130_1, 130_2, 130_3) 및 AHB 버스 매트릭스(150)를 구비할 수 있다. 각각의 마스터(110_1, 110_2, 110_3)는 각각의 슬레이브(130_1, 130_2, 130_3)로 AHB 버스 매트릭스(150)를 이용하여 데이터를 전송한다.
도 2는 도 1의 AMBA 버스 구조 시스템(100)의 신호들의 파형도이다.
도 1 및 도 2를 참조하면, AMBA 버스 구조 시스템(100)은 AHB 버스 매트릭스(150)를 이용하여 데이터를 전송하는 경우 상기 마스터와 상기 슬레이브 사이에 한 사이클이 지연되는 것을 알 수 있다. 보다 구체적으로, 상기 마스터는 클럭 신호(HCLK)에 응답하여 어드레스 버스 신호(HADDR), 전달 형태 신호(HTRANS) 및 전달 알림 신호(HREADY)를 슬레이브로 전송한다. 상기 슬레이브는 상기 마스터에서 전송한 신호들보다 한 클럭 사이클 지연된 어드레스 버스 신호(HADDR_SLAVE), 전달 형태 신호(HTRANS_SLAVE) 및 전달 알림 신호(HREADY_SLAVE)를 수신하고, 상기 슬레이브에 수신되는 클럭 신호(HCLK_SLAVE)에 응답하여 동작한다. 이 경우 클럭 신호(HCLK_SLAVE)가 상기 슬레이브로 계속 수신되므로 상기 슬레이브는 데이터를 전송하지 않는 경우에도 동작을 하게 되어 불필요한 전력을 소모한다.
상기 문제점을 해결하기 위하여 상기 슬레이브에 수신되는 클럭 신호(HCLK_SLAVE)를 제어하는 방법들 중 하나로서 클럭 신호(HCLK_SLAVE)를 인에이블 또는 디스에이블 할 수 있는 제어 레지스터를 할당하고 프로세서가 상기 제어 레지스터에 인에이블 또는 디스에이블 값을 라이트하여 클럭 신호(HCLK_SLAVE)를 제어하는 방법이 있다. 그러나, 상기 방법은 프로그래밍을 통하여 클럭 신호(HCLK_SLAVE)를 제어하는 것이므로 인에이블 또는 디스에이블해야 하는 타이밍을 프로그래밍해야 하는 문제점이 있었다.
본 발명이 해결하고자 하는 과제는 데이터를 전송하는 구간동안만 슬레이브로 클럭 신호를 전송하도록 자동으로 제어함으로서 불필요한 전력 소모를 감소시키는 AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템은 마스터와 슬레이브 사이에 데이터를 전송하는 AMBA 버스 구조 시스템에 있어서, 상기 마스터와 상기 슬레이브 사이에 데이터를 전송하는 AHB(Advanced High-performance system Bus) 버스 매트릭스 및 상기 마스터에서 출력하는 AHB 신호들에 응답하여 상기 데이터를 전송하는 구간동안 클럭 신호를 출력하는 클럭 제어부를 구비하고, 상기 슬레이브는 상기 클럭 제어부에서 출력하는 클럭 신호에 응답하여 동작할 수 있다.
상기 AHB 신호들은 상기 마스터에서 출력하는 전달 형태 신호 및 전달 알림 신호인 것이 바람직하다.
상기 클럭 제어부는 상기 데이터를 전송하는 구간이 종료한 후 소정의 구간동안 상기 클럭 신호를 출력할 수 있고, 상기 소정의 구간은 상기 슬레이브가 내부 동작을 완료하는데 필요한 시간에 대응하는 구간인 것이 바람직하다.
상기 클럭 제어부는 상기 마스터에서 출력하는 전달 형태 신호 및 전달 알림 신호에 응답하여 액티브 신호를 발생하는 액티브 신호 발생부, 상기 데이터를 전송하는 구간이 종료한 후 소정의 구간을 카운팅하여 추가 액티브 신호를 발생하는 카운터 및 상기 액티브 신호 및 상기 추가 액티브 신호에 응답하여 상기 데이터를 전송하는 구간 및 상기 데이터를 전송하는 구간이 종료한 후 소정의 구간동안 상기 클럭 신호를 출력하는 클럭 신호 출력부를 구비하는 것이 바람직하다.
상기 클럭 신호 출력부는 상기 액티브 신호 및 상기 추가 액티브 신호 중 적어도 하나의 신호가 제 1 논리 상태인 경우 상기 클럭 신호를 출력하고, 상기 액티브 신호는 상기 데이터를 전송하는 구간동안 제 1 논리 상태이고, 상기 추가 액티브 신호는 상기 소정의 구간동안 제 1 논리 상태인 것이 바람직하다.
상기 슬레이브는 상기 클럭 제어부에서 출력하는 클럭 신호를 수신하여 전달하는 인터페이스부 및 상기 인터페이스부에서 전달받은 클럭 신호에 응답하여 동작하는 동작부를 구비하는 것이 바람직하다.
본 발명에 따른 AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템은 데이터를 전송하는 구간동안만 슬레이브로 클럭 신호를 전송하도록 AHB(Advanced High-performance system Bus) 신호들을 이용하여 자동적으로 제어함으로서 상기 슬레이브에서 발생하는 불필요한 전력 소모를 감소시킬 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 AHB 버스 매트릭스를 이용한 AMBA 버스 구조 시스템의 블록도이다.
도 2는 도 1의 AMBA 버스 구조 시스템의 신호들의 파형도이다.
도 3은 본 발명의 실시예에 따른 AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템의 블록도이다.
도 4는 도 3의 클럭 제어부의 일 실시예를 도시한 회로도이다.
도 5는 도 3의 AMBA 버스 구조 시스템의 동작을 설명하기 위한 신호들의 파형도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템(300)의 블록도이다.
도 3을 참조하면, AMBA 버스 구조 시스템(300)은 마스터(310), 슬레이브(330), AHB(Advanced High-performance system Bus) 버스 매트릭스(350) 및 클럭 제어부(370)를 구비할 수 있다. 도 3에서는 편의상 하나의 마스터(310)와 하나의 슬레이브(330)에 대하여 도시하였으나 복수의 마스터 및 복수의 슬레이브에 대하여도 각각의 마스터 및 슬레이브를 본 발명과 같이 제어함으로서 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
마스터(310)는 AHB 버스 매트릭스(350)를 통하여 슬레이브(330)로 데이터를 전송한다. 마스터(310)는 상기 데이터를 전송하기 위하여 AHB 신호들을 출력한다. 상기 AHB 신호로는 어드레스 버스 신호, 전달 형태 신호(HTRANS), 전달 알림 신호(HREADY) 등이 있다. 클럭 제어부(370)는 상기 AHB 신호들에 응답하여 상기 데이터를 전송하는 구간동안만 슬레이브(330)로 클럭 신호(HCLK_SLAVE)를 출력한다. 보다 정확하게는 클럭 제어부(370)는 상기 AHB 신호들 중 전달 형태 신호(HTRANS) 및 전달 알림 신호(HREADY)에 응답하여 동작한다. 또한, 상기 데이터 전송이 완료되었지만 슬레이브(330)의 내부 동작이 완료되지 않는 경우가 발생할 수 있으므로, 클럭 제어부(370)는 슬레이브(330)가 내부 동작을 완료하는데 필요한 시간에 대응하는 소정의 구간동안 클럭 신호(HCLK_SLAVE)를 더 출력할 수도 있다. 클럭 제어부(370)의 구체적인 동작에 대하여는 도 4 및 도 5에서 보다 상세하게 설명한다.
슬레이브(330)는 인터페이스부(333) 및 동작부(335)로 구분할 수 있다. 인터페이스부(333)는 클럭 제어부(370)에서 출력하는 클럭 신호(HCLK_SLAVE)를 수신하여 동작부(335)로 전달한다. 동작부(335)는 인터페이스부(333)로부터 전달받은 클럭 신호(HCLK_SLAVE)에 응답하여 동작한다. 즉, 동작부(335)가 동작함으로서 슬레이브(330)가 동작하게 된다. 슬레이브(330)를 인터페이스부(333) 및 동작부(335)로 구분한 이유는 클럭 제어부(370)에서 출력하는 클럭 신호(HCLK_SLAVE)가 디스에이블되는 구간(데이터 전송이 완료된 이후의 구간)에서 동작부(335)에는 영향을 미치지 않도록 하기 위함이다. 만약, 슬레이브(330)가 인터페이스부(333)에 의해서만 동작을 한다면 상기와 같이 인터페이스부(333)와 동작부(335)로 구분하지 않아도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 4는 도 3의 클럭 제어부(370)의 일 실시예를 도시한 회로도이다.
도 3 및 도 4를 참조하면, 클럭 제어부(370)는 액티브 신호 발생부(410), 카운터(430) 및 클럭 신호 출력부(450)를 구비할 수 있다. 액티브 신호 발생부(410)는 마스터(310)에서 출력하는 전달 형태 신호(HTRANS) 및 전달 알림 신호(HREADY)에 응답하여 액티브 신호(ACTIVE_1)를 발생한다. 액티브 신호 발생부(410)는 먹스(413), 플립플롭(415) 및 OR 게이트(417)를 구비할 수 있다. 먹스(413)는 전달 알림 신호(HREADY)에 응답하여 전달 형태 신호(HTRANS) 또는 피드백(feedback)된 플립플롭(415)의 출력 신호 중 하나를 선택하여 출력한다. 예를 들어, 먹스(413)는 전달 알림 신호(HREADY)가 제 1 논리 상태인 경우 전달 형태 신호(HTRANS)를 출력하고, 전달 알림 신호(HREADY)가 제 2 논리 상태인 경우 상기 피드백된 플립플롭(415)의 출력 신호를 선택한다. 이하에서 제 1 논리 상태는 논리 하이 상태이고, 제 2 논리 상태는 논리 로우 상태인 것으로 가정한다. 다만, 반대로 제 1 논리 상태가 논리 로우 상태이고 제 2 논리 상태가 논리 하이 상태인 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다. 플립플롭(415)은 먹스(413)의 출력 신호를 래치(latch)하여 출력하고, OR 게이트(417)는 상기 플립플롭(415)의 출력 신호 및 전달 형태 신호(HTRANS)를 논리합 연산하여 액티브 신호(ACTIVE_1)로서 출력한다. 액티브 신호(ACTIVE_1)는 마스터(310)에서 슬레이브(330)로 데이터를 전송하는 구간동안 제 1 논리 상태가 된다.
카운터(430)는 마스터(310)에서 슬레이브(330)로 데이터를 전송하는 구간이 종료한 후 소정의 구간을 카운팅하여 추가 액티브 신호(ACTIVE_2)를 발생한다. 앞서 언급한 바와 같이 상기 소정의 구간은 슬레이브(330)가 내부 동작을 완료하는데 필요한 시간에 대응하는 구간이다. 추가 액티브 신호(ACTIVE_2)는 상기 소정의 구간동안 제 1 논리 상태가 된다.
클럭 신호 출력부(450)는 액티브 신호(ACTIVE_1) 및 추가 액티브 신호(ACTIVE_2)에 응답하여 상기 데이터를 전송하는 구간 및 상기 소정의 구간동안 클럭 신호(HCLK_SLAVE)를 출력한다. 클럭 신호 출력부(450)는 액티브 신호(ACTIVE_1) 및 추가 액티브 신호(ACTIVE_2)중 적어도 하나의 신호가 제 1 논리 상태인 경우 클럭 신호(HCLK_SLAVE)를 출력한다. 클럭 신호 출력부(450)는 OR 게이트(453), 플립플롭(455) 및 클럭 신호 발생부(457)를 구비할 수 있다. OR 게이트(453)는 액티브 신호(ACTIVE_1) 및 추가 액티브 신호(ACTIVE_2)를 논리합 연산하여 클럭 요청 신호(CLK_REQ)를 출력한다. 플립플롭(455)은 OR 게이트(453)에서 출력하는 클럭 요청 신호(CLK_REQ)를 래치하여 출력하고, 클럭 신호 발생부(457)는 플립플롭(455)의 출력 신호에 응답하여 상기 데이터를 전송하는 구간 및 상기 소정의 구간동안 클럭 신호(HCLK_SLAVE)를 출력한다.
도 5는 도 3의 AMBA 버스 구조 시스템(300)의 동작을 설명하기 위한 신호들의 파형도이다.
도 3 내지 도 5를 참조하면, 마스터(310)는 t1 시점에서 어드레스 버스 신호(HADDR), 전달 형태 신호(HTRANS) 및 전달 알림 신호(HREADY)를 전송한다. 슬레이브(330)는 어드레스 버스 신호(HADDR), 전달 형태 신호(HTRANS) 및 전달 알림 신호(HREADY)가 한 클럭 싸이클 지연된 상태(HADDR_SLAVE, HTRANS_SLAVE, HREADY_SLAVE)로 t2 시점부터 수신한다. 액티브 신호 발생부(410)는 마스터(310)에서 출력하는 전달 형태 신호(HTRANS) 및 전달 알림 신호(HREADY)에 응답하여 액티브 신호(ACTIVE_1)를 발생한다. 전달 형태 신호(HTRANS)는 시퀀셜(SEQUENTIAL) 및 논-시퀀셜(NON SEQ)인 경우 제 1 논리 상태이고, 나머지의 경우는 제 2 논리 상태이다. 그러므로, 액티브 신호 발생부(410)에서 출력하는 액티브 신호(ACTIVE_1)는 t1 시점부터 t4 시점, 즉 상기 데이터를 전송하는 구간동안 제 1 논리 상태이고, t4 이후의 시점에서는 제 2 논리 상태이다.
도 5의 경우에는 카운터(430)가 상기 데이터를 전송하는 구간이 종료한 후 3 클럭 사이클을 카운팅하는 경우에 대하여 도시하였다. 따라서, 추가 액티브 신호(ACTIVE_2)는 t4 시점부터 t5 시점, 즉 슬레이브(330)가 내부 동작을 완료하는데 필요한 시간에 대응하는 소정의 구간동안 제 1 논리 상태이고, 나머지 구간에서는 제 2 논리 상태이다. 도 5에서는 상기 데이터를 전송하는 구간이 종료한 후 3 클럭 사이클을 카운팅하는 경우에 대하여 도시하였으나, 다른 개수의 클럭 사이클을 카운팅하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
클럭 신호 출력부(450)는 액티브 신호(ACTIVE_1) 및 추가 액티브 신호(ACTIVE_1)에 응답하여 클럭 신호(HCLK_SLAVE)를 출력한다. 즉, 클럭 신호 출력부(450)는 액티브 신호(ACTIVE_1) 및 추가 액티브 신호(ACTIVE_1)를 논리합 연산하여 클럭 요청 신호(CLK_REQ)를 발생하고, 클럭 요청 신호(CLK_REQ)가 제 1 논리 상태인 동안만 클럭 신호(HLCK_SLAVE)를 출력한다. 따라서, 클럭 제어부(370)는 상기 데이터를 전송하는 구간과 상기 슬레이브(330)가 내부 동작을 완료하는데 필요한 시간에 대응하는 소정의 구간을 합한 구간 동안만 클럭 신호(HCLK_SLAVE)를 출력한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (9)

  1. 마스터와 슬레이브 사이에 데이터를 전송하는 AMBA(Advanced Microcontroller Bus Architecture) 버스 구조 시스템에 있어서,
    상기 마스터와 상기 슬레이브 사이에 데이터를 전송하는 AHB(Advanced High-performance system Bus) 버스 매트릭스; 및
    상기 마스터에서 출력하는 AHB 신호들에 응답하여 상기 데이터를 전송하는 구간동안 클럭 신호를 출력하는 클럭 제어부를 구비하고,
    상기 슬레이브는,
    상기 클럭 제어부에서 출력하는 클럭 신호에 응답하여 동작하는 것을 특징으로 하는 AMBA 버스 구조 시스템.
  2. 제1항에 있어서, 상기 AHB 신호들은,
    상기 마스터에서 출력하는 전달 형태 신호 및 전달 알림 신호인 것을 특징으로 하는 AMBA 버스 구조 시스템.
  3. 제1항에 있어서, 상기 클럭 제어부는,
    상기 데이터를 전송하는 구간이 종료한 후 소정의 구간동안 상기 클럭 신호를 출력하는 것을 특징으로 하는 AMBA 버스 구조 시스템.
  4. 제3항에 있어서, 상기 소정의 구간은,
    상기 슬레이브가 내부 동작을 완료하는데 필요한 시간에 대응하는 구간인 것을 특징으로 하는 AMBA 버스 구조 시스템.
  5. 제1항에 있어서, 상기 클럭 제어부는,
    상기 마스터에서 출력하는 전달 형태 신호 및 전달 알림 신호에 응답하여 액티브 신호를 발생하는 액티브 신호 발생부;
    상기 데이터를 전송하는 구간이 종료한 후 소정의 구간을 카운팅하여 추가 액티브 신호를 발생하는 카운터; 및
    상기 액티브 신호 및 상기 추가 액티브 신호에 응답하여 상기 데이터를 전송하는 구간 및 상기 데이터를 전송하는 구간이 종료한 후 소정의 구간동안 상기 클럭 신호를 출력하는 클럭 신호 출력부를 구비하는 것을 특징으로 하는 AMBA 버스 구조 시스템.
  6. 제5항에 있어서, 상기 클럭 신호 출력부는,
    상기 액티브 신호 및 상기 추가 액티브 신호 중 적어도 하나의 신호가 제 1 논리 상태인 경우 상기 클럭 신호를 출력하고,
    상기 액티브 신호는 상기 데이터를 전송하는 구간동안 제 1 논리 상태이고, 상기 추가 액티브 신호는 상기 소정의 구간동안 제 1 논리 상태인 것을 특징으로 하는 AMBA 버스 구조 시스템.
  7. 제5항에 있어서, 상기 액티브 신호 발생부는,
    상기 전달 알림 신호에 응답하여 상기 전달 형태 신호 또는 피드백된 플립플롭의 출력 신호 중 하나를 출력하는 먹스; 및
    상기 먹스의 출력신호를 래치하여 출력하는 상기 플립플롭; 및
    상기 플립플롭의 출력 신호 및 상기 전달 형태 신호를 논리합 연산하여 상기 액티브 신호로서 출력하는 OR 게이트를 구비하는 것을 특징으로 하는 AMBA 버스 구조 시스템.
  8. 제5항에 있어서, 상기 클럭 신호 출력부는,
    상기 액티브 신호 및 상기 추가 액티브 신호를 논리합 연산하여 클럭 요청 신호를 출력하는 OR 게이트;
    상기 OR 게이트에서 출력하는 상기 클럭 요청 신호를 래치하여 출력하는 플립플롭; 및
    상기 플립플롭의 출력신호에 응답하여 상기 데이터를 전송하는 구간 및 상기 소정의 구간동안 상기 클럭 신호를 출력하는 클럭 신호 발생부를 구비하는 것을 특징으로 하는 AMBA 버스 구조 시스템.
  9. 제1항에 있어서, 상기 슬레이브는,
    상기 클럭 제어부에서 출력하는 클럭 신호를 수신하여 전달하는 인터페이스부; 및
    상기 인터페이스부에서 전달받은 클럭 신호에 응답하여 동작하는 동작부를 구비하는 것을 특징으로 하는 AMBA 버스 구조 시스템.
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