JPH10293745A - バスを動的に制御するシステムおよび方法 - Google Patents

バスを動的に制御するシステムおよび方法

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JPH10293745A
JPH10293745A JP10056613A JP5661398A JPH10293745A JP H10293745 A JPH10293745 A JP H10293745A JP 10056613 A JP10056613 A JP 10056613A JP 5661398 A JP5661398 A JP 5661398A JP H10293745 A JPH10293745 A JP H10293745A
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Abstract

(57)【要約】 【課題】 スループットを向上させ、待ち時間を短縮す
ると同時に、バス使用量の動的変化を考慮に入れて、共
通共用バスにアクセスする複数の装置を有するコンピュ
ータ・システムにおけるバス・パフォーマンスを向上さ
せることができる。 【解決手段】 装置はバス・コントローラにバス要求と
共に優先レベルを渡す。バス・コントローラのアービタ
は複数の要求を受け取ると、それらの様々なバス要求に
関連づけられた優先レベルを比較して、最も高い優先レ
ベルを持つ装置にバスの制御権を付与する。装置がバス
の制御権を持っている各サイクル中に、バス・コントロ
ーラのフィードバック論理回路が、未処理状態のバス要
求が他にないかどうかを判断し、ある場合は最高未処理
要求優先レベルを判断する。これらの判断の結果に対応
する信号が各装置にフィードバックされる。バスの制御
権を持っている装置は、現在未処理の要求の優先レベル
とその装置自体のタイマとの組合せを使用して、バスの
制御を保持すべきか放棄すべきかを判断する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、システム・バスの
パフォーマンスに関し、具体的には、バスを動的に制御
してスループットを向上させ、待ち時間を少なくするこ
とに関する。
【0002】
【従来の技術】チップ密度の向上に伴い、単一の集積回
路チップのファンクション数が増え続けている。このよ
うな「システム・オン・チップ」集積回路は一般に、共
通の共用バス・アーキテクチャを使用して「コンピュー
タ・システム」の様々な装置およびサブシステム間に通
信リンクを設ける。共通バスは、コンピュータ・システ
ム内の複数の装置間で共用することができるため、低コ
ストの通信リンクとなる。しかし、複数の装置を単一の
バスにリンクすることによって、最大バス・パフォーマ
ンスに関して問題が生じることがある。
【0003】共用バス・アーキテクチャでは最大バス・
パフォーマンスの達成は困難な場合がある。バス・パフ
ォーマンスに重大な影響を与える要因には、システム・
スループット(すなわち帯域幅)とシステム応答時間
(すなわち待ち時間)が含まれる。スループットまたは
帯域幅を判断する場合のバス・トランザクションとは、
伝送の受信側にある装置が完了させたバス・トランザク
ションである。スループットまたは帯域幅は、一定期間
にわたる平均バス・トランザクション数である。応答時
間または待ち時間は、特定の装置が最初にバスを要求し
たサイクルから始まってその装置から最後のデータがバ
スを介して第2の装置に転送されるサイクルまでの、特
定の装置のバス・トランザクションが完了するのに要す
る時間である。バスへのアクセスまたはバスの制御を要
求し、バスを介してデータの送受信を行う装置を「マス
タ」と呼ぶ場合がある。バスを介してデータの送信また
は受信を行い、マスタに応答するバスを、「スレーブ」
と呼ぶことがある。スレーブは、バスへのアクセスやバ
スの制御を要求することができない。
【0004】高度のバス・パフォーマンスを実現するた
めには、スループットは高くなければならず、待ち時間
は短くなければならない。さらに、高水準のバス・スル
ープットを実現するためには、スレーブは決して遊休
(idle)状態にならないことが好ましく、したがっ
て、バスは決して遊休状態にならないことが好ましい。
しかしそれに対して、待ち時間はマスタが最初にバスを
要求したサイクルから始まってマスタがバスを介して最
後のデータを転送するサイクルまでのバス・トランザク
ションを完了するのに要する時間を指すため、待ち時間
にはバスが使用可能(すなわち遊休状態)になるのをマ
スタが待つ時間が含まれる。その結果、待ち時間はバス
を遊休状態にさせることによって短縮される。
【0005】スループットと応答時間を含むバス・パフ
ォーマンスの問題に対処しようとして、いくつかの異な
るアーキテクチャ設計が開発されている。それらの方式
の多くは、バスの制御を獲得しようとする装置の「優先
(priority)」レベルに依存する。たとえば、
クラフト(Craft)等の米国特許第5438666
号には、バスへのアクセスを制御するアービトレーショ
ン・システムが記載されている。クラフト等のアービト
レーション・システムは、より高い優先レベルを持つ第
2の装置がバスへのアクセスを要求すると、第1の装置
によるバスの制御に割込む。第2の装置がバスへのアク
セスを完了すると、第1の装置にバスの制御が返され
る。制御の移行は、アクティブなバス要求を有するバス
・マスタ間の優先レベルをアービトレートするタイミン
グ・オーバーヘッドを要せずに実現される。
【0006】ベスト(Best)等の米国特許第514
0680号には、共通バスを共用する複数のマスタ装置
とスレーブ装置を有するコンピュータ・ネットワークの
ためのバス・アービトレーション・システムが記載され
ている。このバス・アービトレーション・システムは、
各マスタ装置内にバス・アービトレーション論理回路を
含み、所与の時点でどのマスタがバスへのアクセス権を
持つべきかを判断する際に最も遅いマスタの動作遅延を
考慮する。
【0007】他の例として、本発明の出願人であるイン
ターナショナル・ビジネス・マシーンズ・コーポレイシ
ョンに譲渡されているヒース(Heath)等の米国特
許第5388228号には、中央アービトレーション制
御回路と、共通バスへのアクセスを求める各装置に付随
するローカル・アービタとを有するアービトレーション
・システムが記載されている。ヒース等は、各装置を線
形モードとフェアネス・モードのいずれかで動作するよ
うにプログラミングする備えも設けている。フェアネス
・モードで動作しているときは、バスへのアクセス権を
持つ第1の装置が適切な数の伝送を完了した後は、第1
の装置はバス・アクセスを要求する第2の装置に応答し
てバスの制御を放棄し、次に高い優先レベルを持つ要求
側装置がバスの制御を獲得することができるようにす
る。
【0008】共通バスの共用を含むその他の設計は、長
いバースト伝送を使用してスループットを向上させると
同時に、マスタ待ち時間タイマを使用してバーストの長
さを制限することで待ち時間を短縮することによって、
高いスループットと短い待ち時間という相反する設計要
件を満たそうと試みている。待ち時間タイマは一般に、
プログラマブル・レジスタとカウンタを使用してマスタ
内に実装することができる。マスタが共通バスの制御ま
たは所有権を維持することができる最大クロック・サイ
クル数を表す初期待ち時間カウント値がプログラマブル
・レジスタにロードされる。カウンタは一般に、装置が
バスの制御を獲得するたびにゼロにリセットされる。カ
ウンタの値がレジスタに格納されている値に達すると
(すなわち、待ち時間タイマが満了すると)、バスの制
御権を有するそれに対応する装置はシステムのバス使用
条件に係わらず、制御を放棄しなければならない。
【0009】その結果、バス使用量が少ない(すなわち
バスを介したデータ転送量が比較的少ない)システムで
は、待ち時間タイマが満了した装置、したがってバスを
介して転送するデータがまだある場合でもバスの制御を
放棄しなければならない装置は、帯域幅(すなわちスル
ープット)が無用に制限されることがある。さらに、様
々な装置が同時にバスを要求する、バス使用量が比較的
多いシステムでは、装置は待ち時間タイマが満了するま
でバスを使用する可能性が高い。待ち時間タイマが満了
するまでの1つの装置のバス制御のために他の装置はバ
スが使用可能になるのを待つことになり、したがって、
待ち時間が比較的長くなる。
【0010】さらに、システムにおけるバス使用条件
は、たとえば少ない使用量から多い使用量になってまた
少ない使用量になるというように、時間の経過と共に変
化することがある。したがって、最大バス・パフォーマ
ンスを実現するために各装置の待ち時間タイマを更新す
る必要が生じることがある。待ち時間タイマは、レジス
タとカウンタをプログラムし直すことによって更新する
ことができる。しかし、各装置の待ち時間タイマをプロ
グラムし直すにはかなりのオーバーヘッドを要し、定期
的に行う場合には特にそうである。したがって、待ち時
間タイマを使用してバス・パフォーマンスを向上させる
のは、バス使用条件の動的変更のために一般には効果的
ではない。
【0011】複数装置システムにおいて共通バスへのア
クセスを制御するために現在、様々なアービトレーショ
ン方式や待ち時間タイマが使用されているが、これらの
従来の設計は、高スループットと低待ち時間という相反
する設計要件を有効に満たすことができない。さらに、
これらの従来の設計はバス使用条件の動的変更を考慮し
ていない。最大バス・パフォーマンスを向上させるため
には、高スループットと低待ち時間という相反する問題
に対処しなければならないと同時に、バス使用条件の動
的変更も考慮しなければならない。
【0012】
【発明が解決しようとする課題】したがって、本発明の
目的は、複数の装置が共通バスを共用するコンピュータ
・システムにおいてバス・パフォーマンスを向上させる
システム、方法、およびコンピュータ・プログラム製品
を提供することである。
【0013】本発明の他の目的は、共通バスを共用する
複数の装置を有するコンピュータ・システムにおいて、
スループットを向上させ、待ち時間を短縮するシステ
ム、方法、およびコンピュータ・プログラム製品を提供
することである。
【0014】本発明の他の目的は、共通バスを共用する
複数の装置を有するコンピュータ・システムにおいて、
バス使用条件の動的変更に対応することによって、バス
・パフォーマンスを向上させるシステム、方法、および
コンピュータ・プログラム製品を提供することである。
【0015】
【課題を解決するための手段】上記およびその他の目的
は、本発明により、コンピュータ・システムにおけるス
ループットを向上させると同時に待ち時間を短縮するこ
とによって、共通バスにアクセスする複数の装置を有す
るコンピュータ・システムにおけるバス・パフォーマン
スを向上させるシステムによって達成される。
【0016】本発明によるシステムは、優先レベルと待
ち時間の作用を組合せることと、装置の待ち時間タイマ
を動的に制御することによって、共通バスへの複数の装
置のアクセスを動的に制御する。システムにおける各マ
スタは、それに関連づけられた待ち時間タイマと優先レ
ベル標識とを持つ。待ち時間タイマは、装置がバスを制
御することができる最大サイクル数を表すレジスタと、
制御のサイクル数をカウントするカウンタを使用して実
装することができる。優先レベル標識は装置に関連する
優先レベルを表す。
【0017】好ましい実施例では、システムは各装置に
動作可能に接続されたバス・コントローラを使用してバ
スを動的に制御する。このバス・コントローラは、第1
の装置に関連づけられた待ち時間タイマと、第1の装置
に関連づけられた優先レベルと、バス・コントローラが
第2の装置から受け取った未処理の要求に関連づけられ
た優先レベルとの組合せに基づいて、第1の装置がバス
の制御権を持つ期間を制御する。さらに、システムは、
1つの装置がバスの制御権を持っている間は他のすべて
の装置がバスを制御しないように阻止する。
【0018】バス・コントローラは、第1の装置からの
バスの制御を求める要求を認める手段を含む。バス・コ
ントローラは、第2の装置からバスの制御を求める要求
とそれに関連づけられた優先レベルを受け取る手段と、
第2の装置からの要求の受信に応答して第2の装置から
受け取った要求に関連づけられた優先レベルを第1の装
置に送るフィードバック手段も含む。最後に、バス・コ
ントローラは、第1の装置に関連づけられた待ち時間タ
イマと、第1の装置の優先レベルを第2の装置からの要
求に関連づけられた優先レベルと比較した結果との組合
せに基づいて、第1の装置によるバス制御の存続期間を
制御する手段も含む。
【0019】さらに、バス・コントローラは、第1の装
置の待ち時間タイマがまだ満了していない場合、第2の
装置の優先レベルが第1の装置の優先レベルより高い場
合であっても第1の装置によるバスの制御を継続する手
段も含むことができる。第1の装置に関連づけられた優
先レベルが第2の装置に関連づけられた優先レベルより
高いか等しい場合、第1の装置に関連づけられた待ち時
間タイマが満了しても第1の装置によるバスの制御の存
続期間を延長する延長手段も備える。システムは、第1
の装置に関連づけられた優先第2の装置に関連づけられ
た優先レベルよりも低く、第1の装置に関連づけられた
待ち時間タイマが満了した場合、第1の装置によるバス
の制御を終了または放棄する。
【0020】第1の代替実施例では、本発明は、バスに
動作可能に接続することができる装置を有するバスへの
アクセスを動的に制御するシステムを提供する。各装置
はそれに関連づけられた優先レベルを持つ。この代替実
施例では、第1の装置がバスの制御件を有する。システ
ムは第2の装置からバスを制御する要求とそれに関連づ
けられた優先レベルを受け取り、第1の装置以外の制御
要求を送って来た各装置に関連づけられた優先レベルを
比較して最も高い値を持つ優先レベルを特定する。特定
された最高値を持つ優先レベルとそれに対応する未処理
の要求信号が第1の装置にフィードバックされる。
【0021】第2の代替実施例では、本発明はバスに動
的にアクセスするシステムを提供する。このシステム
は、各装置がバスに動作可能に接続することができる複
数の装置を含む。各装置はそれに関連づけられた優先レ
ベルも持つ。システムは第1の装置に関連づけられた待
ち時間タイマと優先レベルの組合せと、第2のバスによ
るバスを制御する未処理の要求に関連づけられた優先レ
ベルとに基づいて、第1の装置によるバスへのアクセス
の存続期間を制御する。さらに、第1の装置は、第1の
装置を制御するバス・コントローラの要求とそれに関連
づけられた優先レベルとに応答してバス・コントローラ
からバスの制御を受け取る。第1の装置はバス・コント
ローラから、バス・コントローラが第2の装置から受け
取った未処理の制御要求に関連づけられた第2の優先レ
ベルも受け取る。
【0022】第2の代替実施例では、第1の装置はその
待ち時間タイマがまだ満了していない場合、その優先レ
ベルが第2の装置からの要求に関連づけられた第2の優
先レベルより低くてもバスの制御を継続する。第1の装
置は、第1の装置に関連づけられた待ち時間タイマが満
了した場合でも、第1の優先レベルが第2の装置に関連
づけられた優先レベルより高いかまたは等しい場合はそ
れに応答してバス制御の存続期間を延長する。最後に、
第1の装置は、それに関連づけられた優先レベルが第2
の装置に関連づけられた優先レベルよりも低く、第1の
装置に関連づけられた待ち時間タイマが満了した場合、
バスの制御を放棄または終了する。
【0023】その結果、本発明は優先レベルと待ち時間
の使用を組み合わせてバス・パフォーマンスを向上させ
る。バスの制御権を持つ装置の待ち時間タイマは動的に
変更することができる。これは、本発明により、対応す
る装置の優先レベルが少なくとも未処理要求優先レベル
標識と同じ高さである限り対応する装置がバスの制御を
継続することができるようにして、満了した待ち時間タ
イマを設定変更することによって実現される。未処理要
求優先レベル標識が現在バスを制御している装置の優先
レベルより大きくなると、現在バスを制御している装置
はバスの制御を放棄または終了することになる。
【0024】
【発明の実施の形態】以下に、本発明の好ましい実施例
が示されている添付図面を参照しながら本発明について
詳述する。しかし、本発明は多くの異なる態様で実施す
ることができ、本明細書に記載する実施態様に限定され
るものと解釈してはならず、この実施態様は本開示を十
全なものにし、本発明の範囲が当業者に十分に伝わるよ
うにするために示すものである。全体を通して、同じ番
号は同じ要素を示す。
【0025】当業者ならわかるように、本発明は方法、
システムまたはコンピュータ・プログラム製品として実
施することができる。したがって、本発明は完全なハー
ドウェア実施態様、完全なソフトウェア実施態様、また
はソフトウェア態様とハードウェア態様を組み合わせた
実施態様の形をとることができる。
【0026】図1を参照すると、本発明によるコンピュ
ータ・システムを示すブロック図が図示されている。1
00に図示されているコンピュータ・システムの例で
は、コンピュータ・システム100は単一の集積回路チ
ップ上にあることが好ましい。コンピュータ・システム
100はいくつかの装置と1本のバスを有する。具体的
には、コンピュータ・システム100は、4XX Po
werPC(「PPC」)中央処理装置(「CPU」)
102を含むいくつかのマスタ装置と、ダイレクト・メ
モリ・アクセス([DMA」)コントローラ104と、
PowerPCローカル・バス(「PLB」)マスタ1
06とを有する。さらに、コンピュータ・システム10
0は、ダイナミック・ランダム・アクセス・メモリ
(「DRAM」)コントローラ108aと入出力(「I
/O」)コントローラ108bを含む外部バス・インタ
フェース装置(「EBIU」)108も有する。さら
に、コンピュータ・システム100は、オンチップ周辺
装置バス(「OPB」)ブリッジ110と、OPBマス
タ112と、OPBスレーブ114と、パラレル・ポー
ト116と、シリアル・ポート118も有する。
【0027】最後に、コンピュータ・システム100
は、一括して120に示すバス・コントローラと一括し
て122に示すバス・コントローラの2つのバス・コン
トローラも有する。バス・コントローラ120は、アー
ビタ130と、フィードバック論理回路131と、Po
werPC 4XXローカル・バス132とを含む。バ
ス・コントローラ122は、アービタ134とフィード
バック論理回路135と、オンチップ周辺装置バス13
6とを含む。
【0028】4XX PPC CPU102とDMAコ
ントローラ104とPLBマスタ106とは「マスタ」
装置の例であり、それぞれ「マスタ1」、「マスタ
2」、「マスタ3」と呼ぶことがある。EBIU108
とOPBブリッジ110は「スレーブ」装置の例であ
る。
【0029】本発明によると、マスタ1 102、マス
タ2 104、およびマスタ3 106はそれぞれバス
・コントローラ120に動作可能に接続することができ
る。さらに、スレーブ108とスレーブ110もバス・
コントローラ120に動作可能に接続することができ
る。100で一般的に図示するコンピュータ・システム
では、スレーブ110(すなわちOPBブリッジ)がス
レーブ装置として機能し、マスタ1 102、マスタ2
104、およびマスタ3 106のうちの1つをバス
・コントローラ122に接続する。
【0030】図1に示すように、本発明によって複数の
マスタ装置またはファンクションと共通共用バスとの相
互接続を容易にすることができる。同様に、本発明は、
複数のスレーブ装置と共通共用バスとの相互接続も可能
にする。マスタ・ファンクションとスレーブ・ファンク
ションは1つの集積チップ内に含まれることが好まし
い。しかし、図1に示すように、本発明を使用して、コ
ンピュータ・システム100のような単一チップ上にあ
る装置を別のチップ上にある装置に外部バス140を介
して接続することもできる。
【0031】次に図2を参照しながら、バス・コントロ
ーラ120を含む動的制御システムの動作について説明
する。各マスタ装置は待ち時間タイマを持つ。たとえ
ば、マスタ1 102は待ち時間タイマ102aを、マ
スタ2 104は待ち時間タイマ104aを、マスタ3
106は待ち時間タイマ106aを有する。
【0032】本発明の一実施例では、バス・コントロー
ラ120によって実施されるバス・アービトレーション
方式は動的優先レベル方式を使用する。この方式によ
り、各マスタはそれに関連づけられた優先レベルを持
つ。この特定の優先レベル方式では、優先レベルは2ビ
ットの要求優先レベル信号によって表された4つのレベ
ルのうちの1つとすることができる。要求優先レベル
は、最高の優先レベルから最低の優先レベルの順に以下
の通りである。「11」は「高」優先レベル、「10」
は「中高」優先レベル、「01」は「中低」優先レベ
ル、「00」は「低」優先レベルを表す。当業者なら様
々な異なる優先レベル方式が使用可能であることがわか
るであろう。
【0033】動作中、マスタはバス要求とそれに対応す
る要求優先レベルをバス・コントローラ120に渡す。
たとえば、マスタ1 102はバス要求を渡すときに要
求信号202と要求優先レベル信号204もバス・コン
トローラ120に渡す。
【0034】バス・コントローラ120が同時に複数の
マスタからバス要求を受け取った場合、アービタ130
は、バス132が使用可能かどうかを判断し、すべての
要求優先レベルを比較し、最も高い優先レベルを持つマ
スタにバス132の制御権を付与する。アービタ130
が、バス要求と共に最高の要求優先レベルを渡したマス
タにバス132の制御権を付与した後は、フィードバッ
ク論理回路131がまだ未処理のバス要求を持つ装置の
中で最高の要求優先レベルを判断する。次に、その結果
の現行未処理要求優先レベルが、別の要求が未処理であ
るということと共に、それぞれリンク151および15
2を介して各マスタにフィードバックされる。次に、現
在バスの制御権を持っているマスタがこの情報を使用し
て、別のマスタにバスを使用させるためにデータの伝送
が完了する前にバスの制御を終了させるかどうかを判断
する。言い換えると、現在未処理の要求の優先レベルに
応じて待ち時間タイマを動的に変更することによって
(すなわちその満了した待ち時間タイマを設定変更する
ことによって)、現在バスの制御権を持っているマスタ
は現在伝送する必要があるすべてのデータが伝送される
までバスの使用を継続することができる。
【0035】図2を参照すると、マスタ1 102がそ
のバス要求202と要求優先レベル204をバス・コン
トローラ120に渡す。同様に、マスタ2がそのバス要
求212と要求優先レベル214をバス・コントローラ
120に渡す。最後に、マスタ3 106がそのバス要
求222と要求優先レベル224をバス・コントローラ
120に渡す。バス・コントローラ120が1つまたは
複数のバス要求とそれに対応する要求優先レベルを受け
取ると、バス・コントローラ120の構成要素であるア
ービタ130が、最高の要求優先レベルを持つバス要求
を渡したマスタを識別し、それに対応するマスタにバス
132の制御権を与える。バスを付与されたマスタは制
御権付与信号を受け取り、要求信号をオフにし、バース
ト伝送の送信を開始する。たとえば、アービタ130が
マスタ1 102が最高の優先レベルを持っていると判
断したものとすると、アービタ130はマスタ1 10
2に制御権付与信号208を送り、マスタ1 102は
その制御権付与信号208を受け取ってその要求202
をオフにし、バス・コントローラ120への「バース
ト」データ206の送信を開始する。バス・コントロー
ラ120はそのバーストをバス132を介してスレーブ
装置108に送る。同様に、マスタ2 104が最高の
優先レベルを持っていたとすれば、マスタ2 104が
制御権付与信号218を受け取りその要求212をオフ
にし、「バースト」データ216の送信を開始する。最
後に、マスタ3 106が最高の優先レベルを持ってい
た場合は、マスタ3 106が制御権付与信号228を
受け取り、その要求222をオフにし、「バースト」デ
ータ226の送信を開始する。
【0036】フィードバック論理回路131が各クロッ
ク・サイクル中に残りのバス要求を処理する。具体的に
は、フィードバック論理回路131は、バス要求信号を
比較してまだ未処理の要求があるかどうかを判断する。
さらに、フィードバック論理回路131は各未処理要求
の要求優先レベルも比較して、現在未処理になっている
要求のうちで最高の未処理要求優先レベルを特定する。
次に回路131は、各クロック・サイクル中に最高の現
行未処理要求優先レベルの値と要求が未処理であるとい
うことを、それぞれリンク151および152で各マス
タ装置に送り戻す。当業者なら、未処理要求優先レベル
信号と未処理要求信号は、マスタ装置に別々にフィード
バックすることも1つに結合された信号として送ること
もできることがわかるであろう。
【0037】図3を参照すると、フィードバック論理回
路131の好ましい実施例が図示されている。図3に示
すように、マスタのバス要求、すなわちマスタ1要求2
02とマスタ2要求212とマスタ3要求222が、フ
ィードバック論理回路131によって論理「OR」ゲー
トを240を使用して比較される。マスタのうちのいず
れかが現在未処理のバス要求を持っている場合、ORゲ
ート240の出力は高すなわち論理「1」になる。論理
「OR」ゲート240の出力は、リンク152で各マス
タにフィードバックされる要求未処理信号を示す。
【0038】さらに、各マスタからのバス要求信号は
「AND」ゲート論理回路を使用してそれらに対応する
要求優先レベルと結合される。1本の通信線路(たとえ
ばマスタ1要求優先レベル204と「AND」ゲート2
42の間の通信線路)しか図示されていないが、当業者
ならこの1本の線路が「AND」ゲート242までの要
求優先レベル信号のための全入力線路をまとめて表して
いることがわかるであろう。特定の一実施例では、マス
タ1バス要求202は論理「AND」ゲート242を使
用してそれに対応するマスタ1要求優先レベル204と
結合される。マスタ2要求212とマスタ2要求優先レ
ベル214が論理「AND」ゲート244を使用して結
合される。最後に、マスタ3要求222とマスタ3要求
優先レベル224が論理「AND」ゲート246を使用
して結合される。論理「AND」ゲート242、24
4、および246の比較結果が、比較器248を使用し
て比較される。比較器248の結果は、現在未処理のす
べてのバス要求のうちで最高の優先レベルを示す未処理
要求優先レベル信号を表す。この未処理要求優先レベル
信号はリンク151を介して各マスタにフィードバック
される。
【0039】図4は本発明による方法、システム、およ
びプログラム製品を示すフローチャートであり、図5は
タイミング図である。タイミング図およびフローチャー
トの各ブロックまたはステップと、タイミング図および
フローチャートのブロックまたはステップの組合せは、
コンピュータ・プログラム命令によって実施することが
できることがわかるであろう。これらのコンピュータ・
プログラム命令をコンピュータまたはその他のプログラ
ム可能データ処理装置にロードし、命令がコンピュータ
またはその他のプログラム可能装置作成手段上で実行さ
れてタイミング図またはフローチャートのブロックまた
はステップで規定されている機能を実施するように機械
を作り出すことができる。これらのコンピュータ・プロ
グラム命令は、コンピュータまたはその他のプログラム
可能装置に特定の方式で機能するように指示することが
できるコンピュータ可読メモリに記憶し、それによって
コンピュータ可読メモリに記憶されている命令がタイミ
ング図またはフローチャートのブロックまたはステップ
で規定されている機能を実施する命令手段を含む製造品
を作り出すことができる。コンピュータ・プログラム命
令をコンピュータまたはその他のプログラム可能装置に
ロードしてコンピュータまたはその他のプログラム可能
装置上で一連の操作ステップを実行させ、コンピュータ
またはその他のプログラム可能装置上で実行される命令
がタイミング図またはフローチャートのブロックまたは
ステップで規定されている機能を実施するステップとな
るようにコンピュータ実施プロセスを作り出すこともで
きる。
【0040】したがって、タイミング図またはフローチ
ャートのブロックまたはステップは、規定されている機
能を実行する手段の組合せと、規定されている機能を実
行するステップの組合せと、規定されている機能を実行
するプログラム命令手段とに対応する。また、タイミン
グ図またはフローチャートの各ブロックまたはステップ
およびタイミング図またはフローチャートのブロックま
たはステップの組合せは、規定されている機能またはス
テップを実行する特殊用途ハードウェア・ベースのコン
ピュータ・システムによっても実施することができ、特
殊用途ハードウェアとコンピュータ命令との組合せによ
っても実施することができることがわかるであろう。
【0041】図4を参照すると、本発明による動的制御
システムの動作のフローチャートが図示されている。図
4のフローチャートに図示されている動作は、マスタ装
置の文脈から見たものである。システムは、402でマ
スタがバス要求を行うと開始する。次にマスタは404
で各クロック・サイクル中にチェックを開始して、アー
ビタからのバス制御権付与信号を受け取ったかどうかを
判断する。制御権付与信号を受け取っていない場合、マ
スタはバスの要求を続け、各クロック・サイクル中に制
御権付与信号がないか調べる。404でマスタが制御権
付与信号を受け取った場合、406でマスタはバスの制
御を獲得し、その待ち時間カウンタを「0」に設定し、
バースト伝送を開始することができる。
【0042】その後、408で各サイクル中にマスタは
その待ち時間カウンタが満了していないかどうか調べ
る。待ち時間カウンタが満了していない場合、マスタは
まだバスを制御する必要があるかどうか(たとえばバス
を介して送る伝送データがそれ以上あるかどうか)を判
断する(412)。マスタがバスを介して送る伝送デー
タをまだ持っている場合、マスタは414でバーストを
続け、各サイクル中に決定ブロック408、410、お
よび412の動作を繰り返す。412でバスが必要でな
くなったとマスタが判断した場合(たとえばバスを介し
て行う伝送データをそれ以上持っていない場合)、マス
タは416でバスを解放し、それによってデータ伝送は
完了する。
【0043】ステップ408でマスタがその待ち時間カ
ウンタが満了したと判断した場合、424で未処理要求
優先レベルがマスタ自体の優先レベルより高いかどうか
を判断する。未処理要求優先レベルがマスタの優先レベ
ルよりも高い場合、マスタは430でバスを解放する。
未処理要求優先レベルがマスタ自体の優先レベルよりも
高くない場合、426でマスタはそれ以上伝送データを
持っているかどうかを判断する。行う伝送がそれ以上あ
る場合(またはバスの制御を継続する必要がある場
合)、マスタは428で現行サイクル中にバーストを継
続し、424に戻って次のサイクル中に未処理要求優先
レベルとマスタ自体の優先レベルとの比較プロセスを続
ける。426でマスタがバスが不要になったと判断した
場合、マスタは427でバスを解放して停止する。
【0044】430でマスタがバスを解放すると、マス
タは432で行う伝送データをそれ以上持っているかど
うか(すなわち再びバスの制御が必要であるかどうか)
を判断する。432でマスタが追加のサイクルのために
バスの制御が必要ではないと判断した場合、バス・コン
トローラに新しいバス要求を渡すまで処理を停止する。
それに対して、432でマスタが追加のサイクルのため
にバスの制御が必要であると判断した場合、マスタは4
02でバス・コントローラにもう1回要求を渡す。その
後、前述のように処理が続けられる。
【0045】図5を参照すると、本発明の動作の例を示
すタイミング図が図示されている。図5に図示されてい
る特定の例では、アービタ130サイクル1中にマスタ
1から「10」の優先レベルを持つバス要求を受け取
る。未処理の要求がほかにないため、アービタ130は
サイクル2中にマスタ1に制御権付与信号を送り返す。
マスタ1は、制御権付与信号の受信に応答してサイクル
2中にその要求をオフにし、待ち時間カウンタをリセッ
トし、バスの制御を開始する。図5に示す例では、マス
タ1はサイクル2中にただちにバスを介してバーストの
送信を開始する。やはりサイクル2中に、フィードバッ
ク論理回路131(図2参照)が、他の未処理要求がな
いと判断し、各マスタに「0」をフィードバックする。
【0046】サイクル3中に、マスタ2が「10」の要
求優先レベルを持つバス要求を渡す。フィードバック論
理回路131は、マスタ2のバス要求が未処理であるこ
とと、その要求の優先レベルが「10」であることを判
断する。その結果、フィードバック論理回路131はサ
イクル3中に各マスタに信号を送って要求が未処理であ
ることと未処理要求優先レベルが「10」であることを
示す。サイクル3中に、マスタ1はフィードバック論理
回路131から未処理要求優先レベル信号と要求未処理
信号を受け取る。マスタ1はそれに応答して未処理要求
優先レベル「10」をマスタ1自体の優先レベル「1
0」と比較し、待ち時間タイマが満了していないか調
べ、バスの制御を続けることができることを判断する。
したがって、マスタ1はサイクル3中にバスの制御を続
ける。
【0047】サイクル4中にバス・コントローラ120
はマスタ3からバス要求を受け取る。このバス要求の優
先レベルは「01」である。それに応答して、フィード
バック論理回路131が、バス要求が現在未処理になっ
ていると判断し、要求優先レベルの比較も行い、最高未
処理要求優先レベルが「10」であることを判断する。
その結果、フィードバック論理回路131は要求未処理
信号を「1」に設定し、未処理優先レベル信号を最高未
処理優先レベルに対応する「10」に設定し、それらの
信号を各マスタに送り返す。
【0048】要求未処理信号と未処理要求優先レベルの
受信に応答して、マスタ1はサイクル4で未処理要求優
先レベルをマスタ1自体の優先レベルと比較する。マス
タ1はサイクル4の間にマスタ1自体の優先レベルが少
なくとも未処理要求優先レベルと同じ高さであると判断
する。しかし、やはりサイクル4中に、マスタ1は待ち
時間タイマが満了していると判断する。それにもかかわ
らず、マスタ1の優先レベルが未処理要求優先レベルと
少なくとも同じ高さであるため、マスタ1は待ち時間タ
イマを設定変更することによって動的に変更しバスの制
御を続け、その「バースト」を続行する。このプロセス
がサイクル5とサイクル6の間続く。
【0049】サイクル7中に、マスタ3が要求優先レベ
ル「11」を持つ異なるバス要求を渡すことを決定す
る。それに応答して、フィードバック論理回路131は
要求が未処理であることと、最も高い要求未処理優先レ
ベルが「11」であることを判断する。その結果、フィ
ードバック論理回路131はサイクル7の間に各マスタ
に要求未処理信号と要求未処理優先レベル「11」を送
り返す。
【0050】マスタ1はサイクル7の間にフィードバッ
ク論理回路131から要求未処理信号と要求未処理優先
レベル「11」を受け取る。それに応答して、マスタ1
は要求未処理優先レベル「11」をマスタ1自体の優先
レベル「10」と比較し、要求未処理優先レベルの方が
高いと判断する。その結果、マスタ1はそのバーストを
停止し、サイクル7の間にバスの制御を放棄する。
【0051】サイクル8中に、アービタ130はバスが
使用可能であると判断し、マスタ2とマスタ3の未処理
要求の優先レベルの比較に基づいて、マスタ3の方が高
い未処理要求優先レベルを持っていると判断し、サイク
ル8の間にマスタ3にバスの制御権を付与する。その結
果、マスタ3はサイクル8の間にバスの制御を開始し、
バスでバーストを開始する。サイクル9と10の間、フ
ィードバック論理回路は前述の処理を続ける。マスタ3
の優先レベルと待ち時間タイマに基づいて、マスタ3は
サイクル10中にその「バースト」が終了するまでバス
を介してそのバーストを続ける。その後、マスタ3はサ
イクル10中にバーストの完了と同時にバスを放棄す
る。
【0052】最後に、サイクル11中にアービタ130
はバスが使用可能であると判断する。その結果、アービ
タ130はマスタ2のバス要求がまだ未処理であること
と、それが最高の未処理優先レベルを持っていることを
判断する。アービタ130はサイクル11中にマスタ2
にバスの制御権を付与し、それに応答してマスタ2がサ
イクル11中にバスの制御を開始しし、バスを介してバ
ーストを開始する。
【0053】以上、本発明についてバスでのアプリケー
ション・データの伝送に関して説明したが、本発明はど
のような特定のタイプのデータまたは信号にも限定され
ず、命令データ、アドレス・データ、データ・バス修飾
子、伝送修飾子、バースト信号、バス・ロック信号など
他のどのようなタイプのデータの伝送にも適用可能であ
ることがわかるであろう。また、本発明について事前定
義されたスレーブ状態およびマスタ状態を持つ装置に関
して説明したが、当業者ならわかるように、どの特定の
装置でも1つの操作についてスレーブ装置になり、別の
操作についてマスタ装置になることができる。
【0054】さらに、本発明について「バースト」伝送
に関して説明したが、本発明はバースト伝送には限定さ
れず、バス・パフォーマンスに影響を与えることがある
バス・ロック機構およびバス制御に関係するその他の用
途にも適用可能である。
【0055】さらに、本発明について正電圧が論理状態
「1」に対応するように正論理に関して説明した。当業
者ならわかるように、本発明はアクティブ状態とイナク
ティブ状態を表す適切な手段であればどのような手段で
も使用して実施することができる。
【0056】上述のアービタ機能に関しては、当業者な
ら、アービタ130は競合する優先レベルを選択する任
意の数の周知の方法を使用することができることがわか
るであろう。したがって、アービタ130の実施態様は
所望のアービトレーション方式に依存することができ
る。
【0057】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0058】(1)各装置がそれに関連づけられた優先
レベルを有する、バスに動作可能に接続することができ
る複数の装置を有するバスを動的に制御する方法であっ
て、前記装置のうちの第1の装置によるバスの制御の存
続期間を第1の装置に関連づけられた待ち時間タイマと
優先レベルの組合せと前記装置のうちの第2の装置によ
るバスを制御する未処理の要求に関連づけられた優先順
位とに基づいて制御するステップを含む方法。 (2)前記制御ステップが、前記装置のうちの第1の装
置からのバスを制御する要求を認めるステップと、前記
装置のうちの第2の装置から、バスを制御する要求と要
求に関連づけられた優先レベルとを受け取るステップ
と、第2の装置からの要求の受信に応答して、第2の装
置から受け取った要求に関連づけられた優先レベルとそ
れの関連づけられた未処理要求信号とを第1の装置に送
信するステップと、第1の装置に関連づけられた待ち時
間タイマと、第1の装置の優先レベルと第2の装置から
の要求に関連づけられた優先レベルとの比較との組合せ
に基づいて第1の装置によるバスの制御の存続期間を制
御するステップとを含む、上記(1)に記載の方法。 (3)前記制御ステップが、第1の装置に関連づけられ
た満了していない待ち時間タイマに応答して、第1の装
置によるバスの制御を続けるステップと、第2の装置に
関連づけられた優先レベルと少なくとも同じ高さの第1
の装置に関連づけられた優先レベルと第1の装置に関連
づけられた満了していない待ち時間タイマとに応答し
て、第1の装置によるバスの制御の存続期間を延長する
ステップと、第2の装置に関連づけられた優先レベルよ
りも低い第1の装置に関連づけられた優先レベルと第1
の装置に関連づけられた満了していない待ち時間タイマ
とに応答して、第1の装置によるバスの制御を終了する
ステップとを含む、上記(1)に記載の方法。 (4)前記制御ステップの前に、複数の装置から、バス
を制御する少なくとも1つの要求と要求に関連づけられ
た優先レベルとを受け取るステップと、装置から受け取
った要求に関連づけられた優先レベルをアービトレート
して、受け取った優先レベルのうちで最高値を有する第
1の優先レベルを特定し、特定された第1の優先レベル
に関連づけられた装置を特定するステップと、アービト
レートするステップに応答して第1の装置にバスの制御
権を付与するステップとを含む、上記(1)に記載の方
法。 (5)前記制御ステップに応答して第1の装置と前記バ
スとの間でデータを伝送するステップをさらに含む、上
記(1)に記載の方法。 (6)前記データがアプリケーション・データとコンピ
ュータ・プログラム命令とアドレス・データのうちの少
なくとも1つを含む、上記(5)に記載の方法。 (7)各装置がそれに関連づけられた優先レベルを有す
る、バスに動作可能に接続することができる複数の装置
を有するバスへのアクセスを動的に制御する方法であっ
て、前記装置のうちの第2の装置からバスを制御する要
求と要求に関連づけられた優先レベルとを受け取るステ
ップと、第2の装置からの要求の受信に応答して、第2
の装置から受け取った要求に関連づけられた優先順位と
それに関連づけられた未処理要求信号とを、バスへのア
クセスの制御権を有する前記装置のうちの第1の装置に
送信するステップとを含む方法。 (8)第2の装置から要求を受け取る前記ステップの前
に、複数の装置から、バスを制御する少なくとも1つの
要求と要求に関連づけられた優先レベルとを受け取るス
テップと、装置から受け取った要求に関連づけられた優
先レベルをアービトレートして、受け取った優先レベル
のうちで最高値を有する第1の優先レベルを特定し、特
定された第1の優先レベルに関連づけられた装置を第1
の装置として特定するステップと、アービトレートする
ステップに応答して第1の装置にバスの制御権を付与す
るステップとを含む、上記(7)に記載の方法。 (9)送信ステップの前に、第2の装置に関連づけられ
た優先レベルを第1の装置以外の各装置に関連づけられ
た優先レベルと比較して最高のレベルを有する優先レベ
ルを特定するステップと、第2の優先レベルを特定され
た優先レベルに置き換えるステップとを含む、上記
(8)に記載の方法。 (10)バスと第1の装置との間でデータを伝送するス
テップをさらに含む、上記(7)に記載の方法。 (11)前記データがアプリケーション・データとコン
ピュータ・プログラム命令とアドレス・データのうちの
少なくとも1つを含む、上記(10)に記載の方法。 (12)各装置がそれに関連づけられた優先レベルを有
する、バスに動作可能に接続することができる複数の装
置を有するバスに動的にアクセスする方法であって、第
1の装置に関連づけられた待ち時間タイマと優先レベル
との組合せと、前記装置のうちの第2の装置によるバス
を制御する未処理の要求に関連づけられた優先レベルと
に基づいて、前記装置のうちの第1の装置によるバスへ
のアクセスの存続期間を制御するステップとを含む方
法。 (13)前記制御ステップが、第1の装置による要求と
それに関連づけられた優先レベルとに応答して、バス・
コントローラから第1の装置によるバスの制御権を受け
取るステップと、バス・コントローラが第2の装置から
受け取った未処理の制御要求に関連づけられた第2の優
先レベルをバス・コントローラから受け取るステップと
を含む、上記(12)に記載の方法。 (14)制御ステップが、第1の装置に関連づけられた
待ち時間タイマと、第1の装置に関連づけられた優先レ
ベルと第2の装置からの要求に関連づけられた第2の優
先レベルとの比較との組合せに基づいて、第1の装置に
よるバスの制御の存続期間を制御するステップさらに含
む、上記(13)に記載の方法。 (15)第1の装置によるバスの制御権を受け取る前記
ステップの前に、複数の装置の内の第1の装置によるバ
スの制御権をバス・コントローラに対して要求するステ
ップを含み、第1の装置による要求がそれに関連づけら
れた優先レベルを有する、上記(13)に記載の方法。 (16)前記制御ステップが、第1の装置に関連づけら
れた満了していない待ち時間タイマに応答して、第1の
装置によるバスの制御を続けるステップと、第2の装置
に関連づけられた優先レベルと少なくとも同じ高さの第
1の装置に関連づけられた優先レベルと第1の装置に関
連づけられた満了していない待ち時間タイマとに応答し
て、第1の装置によるバスの制御の存続期間を延長する
ステップと、第2の装置に関連づけられた優先レベルよ
りも低い第1の装置に関連づけられた優先レベルと第1
の装置に関連づけられた満了していない待ち時間タイマ
とに応答して、第1の装置によるバスの制御を終了する
ステップとを含む、上記(12)に記載の方法。 (17)前記制御ステップに応答して第1の装置と前記
バスとの間でデータを伝送するステップをさらに含む、
上記(12)に記載の方法。 (18)前記データがアプリケーション・データとコン
ピュータ・プログラム命令とアドレス・データのうちの
少なくとも1つを含む、上記(17)に記載の方法。 (19)バスを動的に制御するシステムであって、各装
置がそれに関連づけられた優先レベルと待ち時間タイマ
とを有する複数の装置と、前記各装置に動作可能に接続
することができ、前記装置のうちの第1の装置に関連づ
けられた待ち時間タイマと優先レベルとの組合せと、前
記装置のうちの第2の装置によるバスを制御する未処理
の要求に関連づけられた優先レベルとに基づいて、第1
の装置によるバスの制御の存続期間を制御するバス・コ
ントローラとを含むシステム。 (20)前記バス・コントローラが、前記装置からのバ
スを制御する要求を認める手段と、前記装置のうちの第
2の装置から、バスを制御する要求と要求に関連づけら
れた優先レベルとを受け取る手段と、第2の装置からの
要求の受信に応答して、第2の装置と第1の装置から受
け取った要求に関連づけられた優先レベルを送信するフ
ィードバック手段と、第1の装置に関連づけられた待ち
時間タイマと、第1の装置に関連づけられた優先レベル
と第2の装置からの要求に関連づけられた優先レベルと
の比較との組合せに基づいて、第1の装置によるバスの
制御の存続期間を制御する手段とを含む、上記(19)
に記載のシステム。 (21)前記バス・コントローラが、第1の装置に関連
づけられた満了していない待ち時間タイマに応答して第
1の装置によるバスの制御を続ける制御続行手段と、第
2の装置に関連づけられた優先レベルと少なくとも同じ
高さの第1の装置に関連づけられた優先レベルと第1の
装置に関連づけられた満了していない待ち時間タイマと
に応答して、第1の装置によるバスの制御の存続期間を
延長する延長手段と、第2の装置に関連づけられた優先
レベルよりも低い第1の装置に関連づけられた優先レベ
ルと第1の装置に関連づけられた満了していない待ち時
間タイマとに応答して、第1の装置によるバスの制御を
終了する終了手段とを含む、上記(19)に記載のシス
テム。 (22)複数の装置からバスを制御する少なくとも1つ
の要求と要求に関連づけられた優先レベルとを受け取る
第2の受信手段と、装置から受け取った要求に関連づけ
られた優先レベルを比較して、受け取った優先レベルの
うちで最高値を有する第1の優先レベルを特定し、特定
された第1の優先レベルに関連づけられた装置を第1の
装置として特定するアービトレート手段と、アービトレ
ート手段に応答して、第1の装置にバスの制御権を付与
する制御権付与手段とをさらに含む、上記(19)に記
載のシステム。 (23)前記バス・コントローラに応答して、第1の装
置と前記バストの間でデータを伝送する手段をさらに含
む、上記(19)に記載のシステム。 (24)前記データが、アプリケーション・データとコ
ンピュータ・プログラム命令とアドレス・データのうち
の少なくとも1つを含む、上記(23)に記載のシステ
ム。 (25)各装置がそれに関連づけられた優先レベルを有
する、バスに動作可能に接続することができる複数の装
置を有するバスへのアクセスを動的に制御するシステム
であって、前記装置のうち第2の装置から、バスを制御
する要求と要求に関連づけられた優先レベルとを受け取
る手段と、第2の装置からの要求の受信に応答して、第
2の装置から受け取った要求に関連づけられた優先レベ
ルをバスへのアクセスの制御権を有する前記装置のうち
の第1の装置に送るフィードバック手段とを含むシステ
ム。 (26)前記フィードバック手段が、そこから制御要求
を受け取った第1の装置を除く、各装置に関連づけられ
た優先順位を比較して最高値を有する優先レベルを特定
する判断手段と、特定された優先レベルと未処理要求信
号を第1の装置に送信する送信手段とを含む、上記(2
5)に記載のシステム。 (27)バスと第1の装置との間でデータを伝送する手
段をさらに含む、上記(25)に記載のシステム。 (28)前記データが、アプリケーション・データとコ
ンピュータ・プログラム命令とアドレス・データとのう
ちの少なくとも1つを含む、上記(27)に記載のシス
テム。 (29)バスに動的にアクセスするシステムであって、
各装置がバスに動作可能に接続することができ、それに
関連づけられた優先順位を有する複数の装置と、前記装
置のうちの第1の装置に関連づけられた待ち時間タイマ
と優先レベルの組合せと、前記装置のうちの第2の装置
によるバスを制御する未処理の要求に関連づけられた優
先レベルとに基づいて、第1の装置によるバスへのアク
セスの存続期間を制御する存続期間手段とを含むシステ
ム。 (30)前記存続期間手段が、第1の装置による要求と
それに関連づけられた優先レベルとに応答して、バス・
コントローラから第1の装置によるバスの制御権を受け
とる手段と、バス・コントローラが第2の装置から受け
取った未処理の制御要求に関連づけられた第2の優先レ
ベルを、バス・コントローラから受け取る手段とを含
む、上記(29)に記載のシステム。 (31)前記存続期間手段が、第1の装置に関連づけら
れた待ち時間タイマと、第1の装置に関連づけられた優
先レベルと第2の装置からの要求に関連づけられた第2
の優先レベルとの比較との組合せに基づいて、第1の装
置によるバスの制御の存続期間を制御する手段をさらに
含む、上記(30)に記載のシステム。 (32)前記システムが、複数の装置のうちの第1の装
置によるバスの制御権をバス・コントローラに対して要
求する手段をさらに含み、第1の装置による要求がそれ
に関連づけられた優先レベルを有する、上記(31)に
記載のシステム。 (33)前記存続期間手段が、第1の装置に関連づけら
れた満了していない待ち時間タイマに応答して、第1の
装置によるバスの制御を続ける制御続行手段と、第2の
装置に関連づけられた優先レベルと少なくとも同じ高さ
の第1の装置に関連づけられた優先レベルと第1の装置
に関連づけられた満了していない待ち時間タイマとに応
答して、第1の装置によるバスの制御の存続期間を延長
する延長手段と、第2の装置に関連づけられた優先レベ
ルよりも低い第1の装置に関連づけられた優先レベルと
第1の装置に関連づけられた満了していない待ち時間タ
イマとに応答して、第1の装置によるバスの制御を終了
する終了手段とを含む、上記(29)に記載のシステ
ム。 (34)前記存続期間手段に応答して第1の装置と前記
バスとの間でデータを伝送する手段をさらに含む、上記
(29)に記載のシステム。 (35)前記データが、アプリケーション・データとコ
ンピュータ・プログラム命令とアドレス・データとのう
ちの少なくとも1つを含む、上記(34)に記載のシス
テム。 (36)各装置がそれに関連づけられた優先順位を有す
る、バスに動作可能に接続することができる複数の装置
を有するバスを動的に制御するコンピュータ・プログラ
ム製品であって、媒体内に実現されたコンピュータ可読
コード手段を有するコンピュータ可読記憶媒体を含み、
前記コンピュータ可読コード手段が、前記装置のうちの
第1の装置に関連づけられた待ち時間タイマと優先レベ
ルとの組合せと、前記装置の内の第2の装置によるバス
を制御する未処理の要求に関連づけられた優先レベルと
に基づいて、第1の装置によるバスの制御の存続期間を
制御するコンピュータ命令手段を含む、コンピュータ・
プログラム製品。 (37)制御する前記コンピュータ命令手段が、前記装
置のうちの第1の装置からのバスを制御する要求を認め
るコンピュータ命令手段と、前記装置のうちの第2の装
置から、バスを制御する要求と要求に関連づけられた優
先レベルとを受け取るコンピュータ命令手段と、第2の
装置からの要求の受信に応答して、第2の装置から受け
取った要求に関連づけられた優先レベルを前記各装置に
送信するコンピュータ命令手段と、第1の装置に関連づ
けられた待ち時間タイマと、第1の装置の優先レベルと
第2の装置からの要求に関連づけられた優先レベルとの
比較との組合せに基づいて、第1の装置によるバスの制
御の存続期間を制御するコンピュータ命令手段とを含
む、上記(36)に記載のコンピュータ・プログラム製
品。 (38)制御する前記コンピュータ命令手段が、第1の
装置に関連づけられた満了していない待ち時間タイマに
応答して第1の装置によるバスの制御を続けるコンピュ
ータ命令手段と、第2の装置に関連づけられた優先レベ
ルと少なくとも同じ高さの第1の装置に関連づけられた
優先レベルと第1の装置に関連づけられた満了していな
い待ち時間タイマとに応答して、第1の装置によるバス
の制御の存続期間を延長するコンピュータ命令手段と、
第2の装置に関連づけられた優先レベルよりも低い第1
の装置に関連づけられた優先レベルと第1の装置に関連
づけられた満了していない待ち時間タイマとに応答し
て、第1の装置によるバスの制御を終了するコンピュー
タ命令手段とを含む、上記(36)に記載のコンピュー
タ・プログラム製品。 (39)前記コンピュータ可読コード手段が、複数の装
置からバスを制御する少なくとも1つの要求と要求に関
連づけられた優先レベルとを受け取るコンピュータ命令
手段と、装置から受け取った要求に関連づけられた優先
レベルをアービトレートして、受け取ったレベルのうち
で最高値を有する第1の優先レベルを特定し、特定され
た第1の優先レベルに関連づけられた装置を第1の装置
として特定するコンピュータ命令手段と、優先レベルを
アービトレートするコンピュータ命令手段に応答して第
1の装置にバスの制御権を付与するコンピュータ命令手
段とをさらに含む、上記(36)に記載のコンピュータ
・プログラム製品。 (40)前記コンピュータ可読コード手段が、存続期間
を制御する前記コンピュータ命令手段に応答して、第1
の装置と前記バスとの間でデータを伝送するコンピュー
タ命令手段をさらに含む、上記(36)に記載のコンピ
ュータ・プログラム製品。 (41)前記データが、アプリケーション・データとコ
ンピュータ・プログラム命令とアドレス・データとのう
ちの少なくとも1つを含む、上記(40)に記載のコン
ピュータ・プログラム製品。 (42)各装置がそれに関連づけられた優先レベルを有
する、バスに動作可能に接続することができる複数の装
置を有するバスへのアクセスを動的に制御するコンピュ
ータ・プログラム製品であって、媒体内に実現されたコ
ンピュータ可読コード手段を有するコンピュータ可読記
憶媒体を含み、前記コンピュータ可読コード手段が、前
記装置のうちの第2の装置から、バスを制御する要求と
要求に関連づけられた優先レベルとを受け取るコンピュ
ータ命令手段と、第2の装置からの要求の受信に応答し
て、第2の装置から受け取った要求に関連づけられた優
先レベルとそれに関連づけられた未処理要求信号とを、
バスへのアクセスの制御権を有する前記装置のうちの第
1の装置に送信するコンピュータ命令手段とを含む、コ
ンピュータ・プログラム製品。 (43)前記コンピュータ可読コード手段が、複数の装
置から、バスを制御する少なくとも1つの要求と要求に
関連づけられた優先レベルとを受け取るコンピュータ命
令手段と、装置から受け取った要求に関連づけられた優
先レベルをアービトレートして、受け取った優先レベル
のうちで最高値を有する第1の優先レベルを特定し、特
定された第1の優先レベルに関連づけられた装置を第1
の装置として特定するコンピュータ命令手段と、優先レ
ベルをアービトレートするコンピュータ命令手段に応答
して、第1の装置にバスの制御権を付与するコンピュー
タ命令手段とをさらに含む、上記(42)に記載のコン
ピュータ・プログラム製品。 (44)前記コンピュータ可読コード手段が、バスと第
1の装置との間でデータを伝送するコンピュータ命令手
段をさらに含む、上記(42)に記載のコンピュータ・
プログラム製品。 (45)前記データが、アプリケーション・データとコ
ンピュータ・プログラム命令とアドレス・データとのう
ちの少なくとも1つを含む、上記(44)に記載のコン
ピュータ・プログラム製品。 (46)各装置がそれに関連づけられた優先レベルを有
する、バスに動作可能に接続することができる複数の装
置を有するバスに動的にアクセスするコンピュータ・プ
ログラム製品であって、媒体内に実現されたコンピュー
タ可読コード手段を有するコンピュータ可読記憶媒体を
含み、前記コンピュータ可読コード手段が、前記装置の
うちの第1の装置に関連づけられた待ち時間タイマと優
先レベルとの組合せと、前記装置のうちの第2の装置に
よるバスを制御する未処理の要求に関連づけられた優先
レベルとに基づいて第1の装置によるバスへのアクセス
の存続期間を制御するコンピュータ命令手段を含む、コ
ンピュータ・プログラム製品。 (47)制御する前記コンピュータ命令手段が、第1の
装置による要求とそれに関連づけられた優先レベルとに
応答して、バス・コントローラから第1の装置によるバ
スの制御権を受け取るコンピュータ命令手段と、バス・
コントローラが第2の装置から受け取った未処理の制御
要求に関連づけられた第2の優先レベルを、バス・コン
トローラから受け取る手段とを含む、上記(46)に記
載のコンピュータ・プログラム製品。 (48)制御する前記コンピュータ命令手段が、第1の
装置に関連づけられた待ち時間タイマと、第1の装置の
優先レベルと第2の装置からの要求に関連づけられた第
2の優先レベルとの比較との組合せに基づいて、第1の
装置によるバスの制御の存続期間を制御するコンピュー
タ命令手段をさらに含む、上記(47)に記載のコンピ
ュータ・プログラム製品。 (49)前記コンピュータ命令手段が、複数の装置のう
ちの第1の装置によるバスの制御権をバス・コントロー
ラに対して要求する手段をさらに含み、第1の装置によ
る要求がそれに関連づけられた優先レベルを有する、上
記(47)に記載のコンピュータ・プログラム製品。 (50)制御する前記コンピュータ命令手段が、第1の
装置に関連づけられた満了していない待ち時間タイマに
応答して第1の装置によるバスの制御を続けるコンピュ
ータ命令手段と、第2の装置に関連づけられた優先レベ
ルと少なくとも同じ高さの第1の装置に関連づけられた
優先レベルと第1の装置に関連づけられた満了していな
い待ち時間タイマとに応答して、第1の装置によるバス
の制御の存続期間を延長するコンピュータ命令手段と、
第2の装置に関連づけられた優先レベルよりも低い第1
の装置に関連づけられた優先レベルと第1の装置に関連
づけられた満了していない待ち時間タイマとに応答し
て、第1の装置によるバスの制御を終了するコンピュー
タ命令手段とを含む、上記(46)に記載のコンピュー
タ・プログラム製品。 (51)前記コンピュータ可読コード手段が、存続期間
を制御する前記コンピュータ命令手段に応答して第1の
装置と前記バスとの間でデータを伝送するコンピュータ
命令手段とをさらに含む、上記(46)に記載のコンピ
ュータ・プログラム製品。 (52)前記データが、アプリケーション・データとコ
ンピュータ・プログラム命令とアドレス・データとのう
ちの少なくとも1つを含む、上記(51)に記載のコン
ピュータ・プログラム製品。
【図面の簡単な説明】
【図1】本発明によるコンピュータ・システムを示すブ
ロック図である。
【図2】本発明によるマスタ装置とバス・コントローラ
とスレーブ装置との間の関係を示すブロック図である。
【図3】図2に示すバス・コントローラのフィードバッ
ク論理回路を示すブロック図である。
【図4】本発明による動的制御システムの動作を示すフ
ローチャートである。
【図5】本発明による動的制御システムの動作例を示す
タイミング図である。
【符号の説明】
100 コンピュータ・システム 102 中央処理装置(CPU) 104 ダイレクト・メモリ・アクセス・コントローラ
(DMAC) 106 PowerPCローカル・バス・マスタ 108 外部バス・インタフェース装置 110 オンチップ周辺装置バス・ブリッジ 112 オンチップ周辺装置バス・マスタ 114 オンチップ周辺装置バス・スレーブ 120 バス・コントローラ 122 バス・コントローラ 130 アービタ 131 フィードバック論理回路 132 PowerPC 4XXローカル・バス 134 アービタ 135 フィードバック論理回路 136 オンチップ周辺装置バス
フロントページの続き (72)発明者 トーマス・エイ・サートーリアス アメリカ合衆国27614 ノースカロライナ 州ローリー オールド・チムニー・コート 1600 (72)発明者 マーク・エム・シェイファー アメリカ合衆国27511 ノースカロライナ 州ケアリー ボニーウッド・ドライブ 308

Claims (52)

    【特許請求の範囲】
  1. 【請求項1】各装置がそれに関連づけられた優先レベル
    を有する、バスに動作可能に接続することができる複数
    の装置を有するバスを動的に制御する方法であって、 前記装置のうちの第1の装置によるバスの制御の存続期
    間を第1の装置に関連づけられた待ち時間タイマと優先
    レベルの組合せと前記装置のうちの第2の装置によるバ
    スを制御する未処理の要求に関連づけられた優先順位と
    に基づいて制御するステップを含む方法。
  2. 【請求項2】前記制御ステップが、 前記装置のうちの第1の装置からのバスを制御する要求
    を認めるステップと、 前記装置のうちの第2の装置から、バスを制御する要求
    と要求に関連づけられた優先レベルとを受け取るステッ
    プと、 第2の装置からの要求の受信に応答して、第2の装置か
    ら受け取った要求に関連づけられた優先レベルとそれの
    関連づけられた未処理要求信号とを第1の装置に送信す
    るステップと、 第1の装置に関連づけられた待ち時間タイマと、第1の
    装置の優先レベルと第2の装置からの要求に関連づけら
    れた優先レベルとの比較との組合せに基づいて第1の装
    置によるバスの制御の存続期間を制御するステップとを
    含む、請求項1に記載の方法。
  3. 【請求項3】前記制御ステップが、 第1の装置に関連づけられた満了していない待ち時間タ
    イマに応答して、第1の装置によるバスの制御を続ける
    ステップと、 第2の装置に関連づけられた優先レベルと少なくとも同
    じ高さの第1の装置に関連づけられた優先レベルと第1
    の装置に関連づけられた満了していない待ち時間タイマ
    とに応答して、第1の装置によるバスの制御の存続期間
    を延長するステップと、 第2の装置に関連づけられた優先レベルよりも低い第1
    の装置に関連づけられた優先レベルと第1の装置に関連
    づけられた満了していない待ち時間タイマとに応答し
    て、第1の装置によるバスの制御を終了するステップと
    を含む、請求項1に記載の方法。
  4. 【請求項4】前記制御ステップの前に、 複数の装置から、バスを制御する少なくとも1つの要求
    と要求に関連づけられた優先レベルとを受け取るステッ
    プと、 装置から受け取った要求に関連づけられた優先レベルを
    アービトレートして、受け取った優先レベルのうちで最
    高値を有する第1の優先レベルを特定し、特定された第
    1の優先レベルに関連づけられた装置を特定するステッ
    プと、 アービトレートするステップに応答して第1の装置にバ
    スの制御権を付与するステップとを含む、請求項1に記
    載の方法。
  5. 【請求項5】前記制御ステップに応答して第1の装置と
    前記バスとの間でデータを伝送するステップをさらに含
    む、請求項1に記載の方法。
  6. 【請求項6】前記データがアプリケーション・データと
    コンピュータ・プログラム命令とアドレス・データのう
    ちの少なくとも1つを含む、請求項5に記載の方法。
  7. 【請求項7】各装置がそれに関連づけられた優先レベル
    を有する、バスに動作可能に接続することができる複数
    の装置を有するバスへのアクセスを動的に制御する方法
    であって、 前記装置のうちの第2の装置からバスを制御する要求と
    要求に関連づけられた優先レベルとを受け取るステップ
    と、 第2の装置からの要求の受信に応答して、第2の装置か
    ら受け取った要求に関連づけられた優先順位とそれに関
    連づけられた未処理要求信号とを、バスへのアクセスの
    制御権を有する前記装置のうちの第1の装置に送信する
    ステップとを含む方法。
  8. 【請求項8】第2の装置から要求を受け取る前記ステッ
    プの前に、 複数の装置から、バスを制御する少なくとも1つの要求
    と要求に関連づけられた優先レベルとを受け取るステッ
    プと、 装置から受け取った要求に関連づけられた優先レベルを
    アービトレートして、受け取った優先レベルのうちで最
    高値を有する第1の優先レベルを特定し、特定された第
    1の優先レベルに関連づけられた装置を第1の装置とし
    て特定するステップと、 アービトレートするステップに応答して第1の装置にバ
    スの制御権を付与するステップとを含む、請求項7に記
    載の方法。
  9. 【請求項9】送信ステップの前に、 第2の装置に関連づけられた優先レベルを第1の装置以
    外の各装置に関連づけられた優先レベルと比較して最高
    のレベルを有する優先レベルを特定するステップと、 第2の優先レベルを特定された優先レベルに置き換える
    ステップとを含む、請求項8に記載の方法。
  10. 【請求項10】バスと第1の装置との間でデータを伝送
    するステップをさらに含む、請求項7に記載の方法。
  11. 【請求項11】前記データがアプリケーション・データ
    とコンピュータ・プログラム命令とアドレス・データの
    うちの少なくとも1つを含む、請求項10に記載の方
    法。
  12. 【請求項12】各装置がそれに関連づけられた優先レベ
    ルを有する、バスに動作可能に接続することができる複
    数の装置を有するバスに動的にアクセスする方法であっ
    て、 第1の装置に関連づけられた待ち時間タイマと優先レベ
    ルとの組合せと、前記装置のうちの第2の装置によるバ
    スを制御する未処理の要求に関連づけられた優先レベル
    とに基づいて、前記装置のうちの第1の装置によるバス
    へのアクセスの存続期間を制御するステップとを含む方
    法。
  13. 【請求項13】前記制御ステップが、 第1の装置による要求とそれに関連づけられた優先レベ
    ルとに応答して、バス・コントローラから第1の装置に
    よるバスの制御権を受け取るステップと、 バス・コントローラが第2の装置から受け取った未処理
    の制御要求に関連づけられた第2の優先レベルをバス・
    コントローラから受け取るステップとを含む、請求項1
    2に記載の方法。
  14. 【請求項14】制御ステップが、第1の装置に関連づけ
    られた待ち時間タイマと、第1の装置に関連づけられた
    優先レベルと第2の装置からの要求に関連づけられた第
    2の優先レベルとの比較との組合せに基づいて、第1の
    装置によるバスの制御の存続期間を制御するステップさ
    らに含む、請求項13に記載の方法。
  15. 【請求項15】第1の装置によるバスの制御権を受け取
    る前記ステップの前に、 複数の装置の内の第1の装置によるバスの制御権をバス
    ・コントローラに対して要求するステップを含み、第1
    の装置による要求がそれに関連づけられた優先レベルを
    有する、請求項13に記載の方法。
  16. 【請求項16】前記制御ステップが、 第1の装置に関連づけられた満了していない待ち時間タ
    イマに応答して、第1の装置によるバスの制御を続ける
    ステップと、 第2の装置に関連づけられた優先レベルと少なくとも同
    じ高さの第1の装置に関連づけられた優先レベルと第1
    の装置に関連づけられた満了していない待ち時間タイマ
    とに応答して、第1の装置によるバスの制御の存続期間
    を延長するステップと、 第2の装置に関連づけられた優先レベルよりも低い第1
    の装置に関連づけられた優先レベルと第1の装置に関連
    づけられた満了していない待ち時間タイマとに応答し
    て、第1の装置によるバスの制御を終了するステップと
    を含む、請求項12に記載の方法。
  17. 【請求項17】前記制御ステップに応答して第1の装置
    と前記バスとの間でデータを伝送するステップをさらに
    含む、請求項12に記載の方法。
  18. 【請求項18】前記データがアプリケーション・データ
    とコンピュータ・プログラム命令とアドレス・データの
    うちの少なくとも1つを含む、請求項17に記載の方
    法。
  19. 【請求項19】バスを動的に制御するシステムであっ
    て、 各装置がそれに関連づけられた優先レベルと待ち時間タ
    イマとを有する複数の装置と、 前記各装置に動作可能に接続することができ、前記装置
    のうちの第1の装置に関連づけられた待ち時間タイマと
    優先レベルとの組合せと、前記装置のうちの第2の装置
    によるバスを制御する未処理の要求に関連づけられた優
    先レベルとに基づいて、第1の装置によるバスの制御の
    存続期間を制御するバス・コントローラとを含むシステ
    ム。
  20. 【請求項20】前記バス・コントローラが、 前記装置からのバスを制御する要求を認める手段と、 前記装置のうちの第2の装置から、バスを制御する要求
    と要求に関連づけられた優先レベルとを受け取る手段
    と、 第2の装置からの要求の受信に応答して、第2の装置と
    第1の装置から受け取った要求に関連づけられた優先レ
    ベルを送信するフィードバック手段と、 第1の装置に関連づけられた待ち時間タイマと、第1の
    装置に関連づけられた優先レベルと第2の装置からの要
    求に関連づけられた優先レベルとの比較との組合せに基
    づいて、第1の装置によるバスの制御の存続期間を制御
    する手段とを含む、請求項19に記載のシステム。
  21. 【請求項21】前記バス・コントローラが、 第1の装置に関連づけられた満了していない待ち時間タ
    イマに応答して第1の装置によるバスの制御を続ける制
    御続行手段と、 第2の装置に関連づけられた優先レベルと少なくとも同
    じ高さの第1の装置に関連づけられた優先レベルと第1
    の装置に関連づけられた満了していない待ち時間タイマ
    とに応答して、第1の装置によるバスの制御の存続期間
    を延長する延長手段と、 第2の装置に関連づけられた優先レベルよりも低い第1
    の装置に関連づけられた優先レベルと第1の装置に関連
    づけられた満了していない待ち時間タイマとに応答し
    て、第1の装置によるバスの制御を終了する終了手段と
    を含む、請求項19に記載のシステム。
  22. 【請求項22】複数の装置からバスを制御する少なくと
    も1つの要求と要求に関連づけられた優先レベルとを受
    け取る第2の受信手段と、 装置から受け取った要求に関連づけられた優先レベルを
    比較して、受け取った優先レベルのうちで最高値を有す
    る第1の優先レベルを特定し、特定された第1の優先レ
    ベルに関連づけられた装置を第1の装置として特定する
    アービトレート手段と、 アービトレート手段に応答して、第1の装置にバスの制
    御権を付与する制御権付与手段とをさらに含む、請求項
    19に記載のシステム。
  23. 【請求項23】前記バス・コントローラに応答して、第
    1の装置と前記バストの間でデータを伝送する手段をさ
    らに含む、請求項19に記載のシステム。
  24. 【請求項24】前記データが、アプリケーション・デー
    タとコンピュータ・プログラム命令とアドレス・データ
    のうちの少なくとも1つを含む、請求項23に記載のシ
    ステム。
  25. 【請求項25】各装置がそれに関連づけられた優先レベ
    ルを有する、バスに動作可能に接続することができる複
    数の装置を有するバスへのアクセスを動的に制御するシ
    ステムであって、 前記装置のうち第2の装置から、バスを制御する要求と
    要求に関連づけられた優先レベルとを受け取る手段と、 第2の装置からの要求の受信に応答して、第2の装置か
    ら受け取った要求に関連づけられた優先レベルをバスへ
    のアクセスの制御権を有する前記装置のうちの第1の装
    置に送るフィードバック手段とを含むシステム。
  26. 【請求項26】前記フィードバック手段が、 そこから制御要求を受け取った第1の装置を除く、各装
    置に関連づけられた優先順位を比較して最高値を有する
    優先レベルを特定する判断手段と、 特定された優先レベルと未処理要求信号を第1の装置に
    送信する送信手段とを含む、請求項25に記載のシステ
    ム。
  27. 【請求項27】バスと第1の装置との間でデータを伝送
    する手段をさらに含む、請求項25に記載のシステム。
  28. 【請求項28】前記データが、アプリケーション・デー
    タとコンピュータ・プログラム命令とアドレス・データ
    とのうちの少なくとも1つを含む、請求項27に記載の
    システム。
  29. 【請求項29】バスに動的にアクセスするシステムであ
    って、 各装置がバスに動作可能に接続することができ、それに
    関連づけられた優先順位を有する複数の装置と、 前記装置のうちの第1の装置に関連づけられた待ち時間
    タイマと優先レベルの組合せと、前記装置のうちの第2
    の装置によるバスを制御する未処理の要求に関連づけら
    れた優先レベルとに基づいて、第1の装置によるバスへ
    のアクセスの存続期間を制御する存続期間手段とを含む
    システム。
  30. 【請求項30】前記存続期間手段が、 第1の装置による要求とそれに関連づけられた優先レベ
    ルとに応答して、バス・コントローラから第1の装置に
    よるバスの制御権を受けとる手段と、 バス・コントローラが第2の装置から受け取った未処理
    の制御要求に関連づけられた第2の優先レベルを、バス
    ・コントローラから受け取る手段とを含む、請求項29
    に記載のシステム。
  31. 【請求項31】前記存続期間手段が、第1の装置に関連
    づけられた待ち時間タイマと、第1の装置に関連づけら
    れた優先レベルと第2の装置からの要求に関連づけられ
    た第2の優先レベルとの比較との組合せに基づいて、第
    1の装置によるバスの制御の存続期間を制御する手段を
    さらに含む、請求項30に記載のシステム。
  32. 【請求項32】前記システムが、 複数の装置のうちの第1の装置によるバスの制御権をバ
    ス・コントローラに対して要求する手段をさらに含み、
    第1の装置による要求がそれに関連づけられた優先レベ
    ルを有する、請求項31に記載のシステム。
  33. 【請求項33】前記存続期間手段が、 第1の装置に関連づけられた満了していない待ち時間タ
    イマに応答して、第1の装置によるバスの制御を続ける
    制御続行手段と、 第2の装置に関連づけられた優先レベルと少なくとも同
    じ高さの第1の装置に関連づけられた優先レベルと第1
    の装置に関連づけられた満了していない待ち時間タイマ
    とに応答して、第1の装置によるバスの制御の存続期間
    を延長する延長手段と、 第2の装置に関連づけられた優先レベルよりも低い第1
    の装置に関連づけられた優先レベルと第1の装置に関連
    づけられた満了していない待ち時間タイマとに応答し
    て、第1の装置によるバスの制御を終了する終了手段と
    を含む、請求項29に記載のシステム。
  34. 【請求項34】前記存続期間手段に応答して第1の装置
    と前記バスとの間でデータを伝送する手段をさらに含
    む、請求項29に記載のシステム。
  35. 【請求項35】前記データが、アプリケーション・デー
    タとコンピュータ・プログラム命令とアドレス・データ
    とのうちの少なくとも1つを含む、請求項34に記載の
    システム。
  36. 【請求項36】各装置がそれに関連づけられた優先順位
    を有する、バスに動作可能に接続することができる複数
    の装置を有するバスを動的に制御するコンピュータ・プ
    ログラム製品であって、 媒体内に実現されたコンピュータ可読コード手段を有す
    るコンピュータ可読記憶媒体を含み、前記コンピュータ
    可読コード手段が、 前記装置のうちの第1の装置に関連づけられた待ち時間
    タイマと優先レベルとの組合せと、前記装置の内の第2
    の装置によるバスを制御する未処理の要求に関連づけら
    れた優先レベルとに基づいて、第1の装置によるバスの
    制御の存続期間を制御するコンピュータ命令手段を含
    む、コンピュータ・プログラム製品。
  37. 【請求項37】制御する前記コンピュータ命令手段が、 前記装置のうちの第1の装置からのバスを制御する要求
    を認めるコンピュータ命令手段と、 前記装置のうちの第2の装置から、バスを制御する要求
    と要求に関連づけられた優先レベルとを受け取るコンピ
    ュータ命令手段と、 第2の装置からの要求の受信に応答して、第2の装置か
    ら受け取った要求に関連づけられた優先レベルを前記各
    装置に送信するコンピュータ命令手段と、 第1の装置に関連づけられた待ち時間タイマと、第1の
    装置の優先レベルと第2の装置からの要求に関連づけら
    れた優先レベルとの比較との組合せに基づいて、第1の
    装置によるバスの制御の存続期間を制御するコンピュー
    タ命令手段とを含む、請求項36に記載のコンピュータ
    ・プログラム製品。
  38. 【請求項38】制御する前記コンピュータ命令手段が、 第1の装置に関連づけられた満了していない待ち時間タ
    イマに応答して第1の装置によるバスの制御を続けるコ
    ンピュータ命令手段と、 第2の装置に関連づけられた優先レベルと少なくとも同
    じ高さの第1の装置に関連づけられた優先レベルと第1
    の装置に関連づけられた満了していない待ち時間タイマ
    とに応答して、第1の装置によるバスの制御の存続期間
    を延長するコンピュータ命令手段と、 第2の装置に関連づけられた優先レベルよりも低い第1
    の装置に関連づけられた優先レベルと第1の装置に関連
    づけられた満了していない待ち時間タイマとに応答し
    て、第1の装置によるバスの制御を終了するコンピュー
    タ命令手段とを含む、請求項36に記載のコンピュータ
    ・プログラム製品。
  39. 【請求項39】前記コンピュータ可読コード手段が、 複数の装置からバスを制御する少なくとも1つの要求と
    要求に関連づけられた優先レベルとを受け取るコンピュ
    ータ命令手段と、 装置から受け取った要求に関連づけられた優先レベルを
    アービトレートして、受け取ったレベルのうちで最高値
    を有する第1の優先レベルを特定し、特定された第1の
    優先レベルに関連づけられた装置を第1の装置として特
    定するコンピュータ命令手段と、 優先レベルをアービトレートするコンピュータ命令手段
    に応答して第1の装置にバスの制御権を付与するコンピ
    ュータ命令手段とをさらに含む、請求項36に記載のコ
    ンピュータ・プログラム製品。
  40. 【請求項40】前記コンピュータ可読コード手段が、 存続期間を制御する前記コンピュータ命令手段に応答し
    て、第1の装置と前記バスとの間でデータを伝送するコ
    ンピュータ命令手段をさらに含む、請求項36に記載の
    コンピュータ・プログラム製品。
  41. 【請求項41】前記データが、アプリケーション・デー
    タとコンピュータ・プログラム命令とアドレス・データ
    とのうちの少なくとも1つを含む、請求項40に記載の
    コンピュータ・プログラム製品。
  42. 【請求項42】各装置がそれに関連づけられた優先レベ
    ルを有する、バスに動作可能に接続することができる複
    数の装置を有するバスへのアクセスを動的に制御するコ
    ンピュータ・プログラム製品であって、 媒体内に実現されたコンピュータ可読コード手段を有す
    るコンピュータ可読記憶媒体を含み、前記コンピュータ
    可読コード手段が、 前記装置のうちの第2の装置から、バスを制御する要求
    と要求に関連づけられた優先レベルとを受け取るコンピ
    ュータ命令手段と、 第2の装置からの要求の受信に応答して、第2の装置か
    ら受け取った要求に関連づけられた優先レベルとそれに
    関連づけられた未処理要求信号とを、バスへのアクセス
    の制御権を有する前記装置のうちの第1の装置に送信す
    るコンピュータ命令手段とを含む、コンピュータ・プロ
    グラム製品。
  43. 【請求項43】前記コンピュータ可読コード手段が、 複数の装置から、バスを制御する少なくとも1つの要求
    と要求に関連づけられた優先レベルとを受け取るコンピ
    ュータ命令手段と、 装置から受け取った要求に関連づけられた優先レベルを
    アービトレートして、受け取った優先レベルのうちで最
    高値を有する第1の優先レベルを特定し、特定された第
    1の優先レベルに関連づけられた装置を第1の装置とし
    て特定するコンピュータ命令手段と、 優先レベルをアービトレートするコンピュータ命令手段
    に応答して、第1の装置にバスの制御権を付与するコン
    ピュータ命令手段とをさらに含む、請求項42に記載の
    コンピュータ・プログラム製品。
  44. 【請求項44】前記コンピュータ可読コード手段が、 バスと第1の装置との間でデータを伝送するコンピュー
    タ命令手段をさらに含む、請求項42に記載のコンピュ
    ータ・プログラム製品。
  45. 【請求項45】前記データが、アプリケーション・デー
    タとコンピュータ・プログラム命令とアドレス・データ
    とのうちの少なくとも1つを含む、請求項44に記載の
    コンピュータ・プログラム製品。
  46. 【請求項46】各装置がそれに関連づけられた優先レベ
    ルを有する、バスに動作可能に接続することができる複
    数の装置を有するバスに動的にアクセスするコンピュー
    タ・プログラム製品であって、 媒体内に実現されたコンピュータ可読コード手段を有す
    るコンピュータ可読記憶媒体を含み、前記コンピュータ
    可読コード手段が、 前記装置のうちの第1の装置に関連づけられた待ち時間
    タイマと優先レベルとの組合せと、前記装置のうちの第
    2の装置によるバスを制御する未処理の要求に関連づけ
    られた優先レベルとに基づいて第1の装置によるバスへ
    のアクセスの存続期間を制御するコンピュータ命令手段
    を含む、コンピュータ・プログラム製品。
  47. 【請求項47】制御する前記コンピュータ命令手段が、 第1の装置による要求とそれに関連づけられた優先レベ
    ルとに応答して、バス・コントローラから第1の装置に
    よるバスの制御権を受け取るコンピュータ命令手段と、 バス・コントローラが第2の装置から受け取った未処理
    の制御要求に関連づけられた第2の優先レベルを、バス
    ・コントローラから受け取る手段とを含む、請求項46
    に記載のコンピュータ・プログラム製品。
  48. 【請求項48】制御する前記コンピュータ命令手段が、 第1の装置に関連づけられた待ち時間タイマと、第1の
    装置の優先レベルと第2の装置からの要求に関連づけら
    れた第2の優先レベルとの比較との組合せに基づいて、
    第1の装置によるバスの制御の存続期間を制御するコン
    ピュータ命令手段をさらに含む、請求項47に記載のコ
    ンピュータ・プログラム製品。
  49. 【請求項49】前記コンピュータ命令手段が、 複数の装置のうちの第1の装置によるバスの制御権をバ
    ス・コントローラに対して要求する手段をさらに含み、
    第1の装置による要求がそれに関連づけられた優先レベ
    ルを有する、請求項47に記載のコンピュータ・プログ
    ラム製品。
  50. 【請求項50】制御する前記コンピュータ命令手段が、 第1の装置に関連づけられた満了していない待ち時間タ
    イマに応答して第1の装置によるバスの制御を続けるコ
    ンピュータ命令手段と、 第2の装置に関連づけられた優先レベルと少なくとも同
    じ高さの第1の装置に関連づけられた優先レベルと第1
    の装置に関連づけられた満了していない待ち時間タイマ
    とに応答して、第1の装置によるバスの制御の存続期間
    を延長するコンピュータ命令手段と、 第2の装置に関連づけられた優先レベルよりも低い第1
    の装置に関連づけられた優先レベルと第1の装置に関連
    づけられた満了していない待ち時間タイマとに応答し
    て、第1の装置によるバスの制御を終了するコンピュー
    タ命令手段とを含む、請求項46に記載のコンピュータ
    ・プログラム製品。
  51. 【請求項51】前記コンピュータ可読コード手段が、 存続期間を制御する前記コンピュータ命令手段に応答し
    て第1の装置と前記バスとの間でデータを伝送するコン
    ピュータ命令手段とをさらに含む、請求項46に記載の
    コンピュータ・プログラム製品。
  52. 【請求項52】前記データが、アプリケーション・デー
    タとコンピュータ・プログラム命令とアドレス・データ
    とのうちの少なくとも1つを含む、請求項51に記載の
    コンピュータ・プログラム製品。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012049A (ko) * 2001-07-30 2003-02-12 엘지전자 주식회사 아비터의 액세스 제어 방법 및 장치

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6076127A (en) * 1996-11-06 2000-06-13 International Business Machines Corporation Configuration of a single point bus arbitration scheme using on-chip arbiters
JP3429149B2 (ja) * 1996-12-19 2003-07-22 ソニー株式会社 伝送装置及びサーバ装置並びに伝送方法
US6055584A (en) * 1997-11-20 2000-04-25 International Business Machines Corporation Processor local bus posted DMA FlyBy burst transfers
US6784890B1 (en) * 1998-03-02 2004-08-31 Intel Corporation Accelerated graphics port expedite cycle throttling control mechanism
US6154769A (en) * 1998-03-27 2000-11-28 Hewlett-Packard Company Scheduling server requests to decrease response time and increase server throughput
US6085271A (en) * 1998-04-13 2000-07-04 Sandcraft, Inc. System bus arbitrator for facilitating multiple transactions in a computer system
US5991900A (en) * 1998-06-15 1999-11-23 Sun Microsystems, Inc. Bus controller
US6240476B1 (en) * 1998-08-21 2001-05-29 International Business Machines Corporation Dynamic allocation of bus master control lines to peripheral devices
US6266718B1 (en) * 1998-10-14 2001-07-24 Micron Technology, Inc. Apparatus for controlling data transfer operations between a memory and devices having respective latencies
US6304923B1 (en) 1998-10-14 2001-10-16 Micron Technology, Inc. Method for prioritizing data transfer request by comparing a latency identifier value received from an I/O device with a predetermined range of values
US6438629B1 (en) * 1999-02-02 2002-08-20 Maxtor Corporation Storage device buffer access control in accordance with a monitored latency parameter
JP4030216B2 (ja) * 1999-03-09 2008-01-09 インターナショナル・ビジネス・マシーンズ・コーポレーション マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法
JP2001184300A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd データ処理プロセッサ
EP1164493B1 (en) * 2000-06-16 2005-11-30 STMicroelectronics S.r.l. Variable priority arbitration method, for instance for interconnect buses, and respective system
US6587905B1 (en) 2000-06-29 2003-07-01 International Business Machines Corporation Dynamic data bus allocation
SE0004832L (sv) * 2000-12-22 2002-02-26 Ericsson Telefon Ab L M Digitalt bussystem
US7107374B1 (en) * 2001-09-05 2006-09-12 Xilinx, Inc. Method for bus mastering for devices resident in configurable system logic
JP2003186824A (ja) * 2001-12-18 2003-07-04 Canon Inc バス使用権優先度調整装置およびシステム
US6880028B2 (en) * 2002-03-18 2005-04-12 Sun Microsystems, Inc Dynamic request priority arbitration
KR100455396B1 (ko) * 2002-10-14 2004-11-06 삼성전자주식회사 마스터 블록들의 우선 순위를 결정하는 파라미터 발생회로 및 파라미터 발생 방법.
JP4266619B2 (ja) * 2002-11-25 2009-05-20 株式会社ルネサステクノロジ 調停回路
US7024506B1 (en) * 2002-12-27 2006-04-04 Cypress Semiconductor Corp. Hierarchically expandable fair arbiter
US7478025B1 (en) * 2003-04-18 2009-01-13 Unisys Corporation System and method to support dynamic partitioning of units to a shared resource
US7350117B2 (en) * 2004-10-05 2008-03-25 International Business Machines Corporation Management of microcode lock in a shared computing resource
US20060095905A1 (en) * 2004-11-01 2006-05-04 International Business Machines Corporation Method and apparatus for servicing threads within a multi-processor system
US7392418B2 (en) * 2004-12-17 2008-06-24 International Business Machines Corporation Capacity on demand using signaling bus control
CN100365602C (zh) * 2004-12-31 2008-01-30 北京中星微电子有限公司 实现多个主动装置对单一总线上从动装置进行存取的设备
US7467245B2 (en) * 2005-07-22 2008-12-16 Cisco Technology, Inc. PCI arbiter
US7809993B2 (en) * 2006-01-17 2010-10-05 International Business Machines Corporation Apparatus, system, and method for receiving digital instructions at devices sharing an identity
TWI318355B (en) * 2006-04-17 2009-12-11 Realtek Semiconductor Corp System and method for bandwidth sharing in busses
CN101692212B (zh) * 2009-06-19 2012-11-14 无锡中星微电子有限公司 一种访问存储器的方法、系统和总线仲裁装置
US8751715B1 (en) * 2010-03-31 2014-06-10 Enc Corporation System and method for controlling device access
US9684633B2 (en) * 2013-01-24 2017-06-20 Samsung Electronics Co., Ltd. Adaptive service controller, system on chip and method of controlling the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886524A (en) * 1973-10-18 1975-05-27 Texas Instruments Inc Asynchronous communication bus
JPS5812611B2 (ja) * 1975-10-15 1983-03-09 株式会社東芝 デ−タテンソウセイギヨホウシキ
US4275440A (en) * 1978-10-02 1981-06-23 International Business Machines Corporation I/O Interrupt sequencing for real time and burst mode devices
IT1100916B (it) * 1978-11-06 1985-09-28 Honeywell Inf Systems Apparato per gestione di richieste di trasferimento dati in sistemi di elaborazione dati
US4375639A (en) * 1981-01-12 1983-03-01 Harris Corporation Synchronous bus arbiter
JPS58107934A (ja) * 1981-12-21 1983-06-27 Matsushita Electric Ind Co Ltd バス制御方式
US4535330A (en) * 1982-04-29 1985-08-13 Honeywell Information Systems Inc. Bus arbitration logic
US4602327A (en) * 1983-07-28 1986-07-22 Motorola, Inc. Bus master capable of relinquishing bus on request and retrying bus cycle
US5388228A (en) * 1987-09-30 1995-02-07 International Business Machines Corp. Computer system having dynamically programmable linear/fairness priority arbitration scheme
US5140680A (en) * 1988-04-13 1992-08-18 Rockwell International Corporation Method and apparatus for self-timed digital data transfer and bus arbitration
JP2633900B2 (ja) * 1988-04-22 1997-07-23 株式会社日立製作所 共通バス制御方法
US4987529A (en) * 1988-08-11 1991-01-22 Ast Research, Inc. Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters
EP0426413B1 (en) * 1989-11-03 1997-05-07 Compaq Computer Corporation Multiprocessor arbitration in single processor arbitration schemes
JPH0810445B2 (ja) * 1990-09-21 1996-01-31 インターナショナル・ビジネス・マシーンズ・コーポレイション 動的バス調停方法及び装置
CA2051029C (en) * 1990-11-30 1996-11-05 Pradeep S. Sindhu Arbitration of packet switched busses, including busses for shared memory multiprocessors
US5301283A (en) * 1992-04-16 1994-04-05 Digital Equipment Corporation Dynamic arbitration for system bus control in multiprocessor data processing system
JP2854474B2 (ja) * 1992-09-29 1999-02-03 三菱電機株式会社 バス使用要求調停装置
US5546548A (en) * 1993-03-31 1996-08-13 Intel Corporation Arbiter and arbitration process for a dynamic and flexible prioritization
US5530838A (en) * 1993-06-10 1996-06-25 Ricoh Company, Ltd. Method and apparatus for controlling access to memory which is common to plural, priority-ordered central processing units and which is indirectly accessible via a transfer control unit
US5471590A (en) * 1994-01-28 1995-11-28 Compaq Computer Corp. Bus master arbitration circuitry having improved prioritization
US5623672A (en) * 1994-12-23 1997-04-22 Cirrus Logic, Inc. Arrangement and method of arbitration for a resource with shared user request signals and dynamic priority assignment
US5572686A (en) * 1995-06-05 1996-11-05 Apple Computer, Inc. Bus arbitration scheme with priority switching and timer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012049A (ko) * 2001-07-30 2003-02-12 엘지전자 주식회사 아비터의 액세스 제어 방법 및 장치

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