JP4030216B2 - マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法に関し、より詳しくは、マイクロプロセッサがバスサイクルを実行している状態で、他の処理要求が発生した場合のバスサイクル及び要求された他の処理の制御に関する。
【0002】
【従来の技術】
マイクロプロセッサを含むシステムの一例を図7に示す。図7は、パーソナル・コンピュータを例にしたMPU(マイクロプロセッサ・ユニット)80と他のデバイス84,86,88との接続形態の一例を示すブロック図である。MPU80はローカル・バスを介してブリッジ・チップ82に接続されている。ローカル・バスは、図8に示すMPU80内部のBIU(バス・インターフェイス・ユニット)90に接続されている。ブリッジ・チップ82は、MPU80が接続されるバスと他のデバイス84,86,88が接続されるバスの相互変換を行う。ブリッジ・チップ82には、AGP(Accelerated graphics port)バスを介してビデオ・チップ84が接続されている。ビデオ・チップ84は画像処理を行うデバイスである。またメモリ・バスを介してメモリ(記憶素子)88が接続されている。さらにPCI(Peripheral component interconnect)バスを介してオーディオ・チップ86が接続されている。オーディオ・チップ86は音声処理を行うデバイスである。
【0003】
次に、ビデオ・チップ84へのバスサイクル実行中に、オーディオ・チップ86から他の処理要求(以下、インタラプト要求ともいう)が発生した場合を例にして、バスサイクル及びインタラプトの処理を説明する。図8はこのときの信号(バスサイクル,READY(レディ)信号,インタラプト信号,インタラプト処理のバスサイクル)の流れを示す図であり、図9はこのときのバスサイクル及びインタラプトの処理の流れを示すフロー・チャート図であり、図10はこのときの信号(バスサイクル,READY信号,インタラプト信号)及びインタラプト処理の動作状態を示すタイミング図である。ここで、READY信号は、バスサイクルを受け取った側が、要求された命令を理解する或いは要求された処理を完了し、MPUへバスサイクルを終了してもよいことを知らせる信号である。そのため、READY信号が返ってくると、MPUは次の処理を要求するバスサイクルを発生させる。また、ビデオ84の処理よりもオーディオ86の処理の方が優先度が高いものとする。
【0004】
まず、MPU80は、ビデオ・チップ84へバスサイクルを発生する(S102)。ここで、ビデオ・チップ84の画像処理に長時間かかるものとする。そうすると、MPU80は、ビデオ・チップ84からREADY信号が返ってくるまでこのバスサイクルを実行し続ける(S104)。このとき、ローカル・バスは、ビデオ・チップ84の処理に占有されている。そのため、図10に示すように、ビデオ・チップ84へのバスサイクルを実行中に、オーディオ・チップ86からインタラプト要求を受けた場合、MPU80はオーディオ86への処理を行うことができない。そして、ビデオ・チップ84が実行可能状態になってREADY信号が返ってくると、ビデオ・チップ84へのバスサイクルは完了となり(S106)、ローカル・バスは開放される。その後、オーディオ・チップ86からインタラプト要求が発生しているので(S112)、オーディオ・チップ86へのバスサイクルを発生してインタラプト処理を行うことができる(S114)。
【0005】
このように画像処理に長時間かかった場合は、オーディオ・チップ86からの処理要求は、ビデオ・チップ84からREADY信号が返ってくるまで待たされることになる。そしてこの遅れにより、音を出すべきタイミングにオーディオ86の処理が間に合わなくなり、リズムが狂ったり音が途切れる等の不都合が生じる。つまり、従来のマイクロプロセッサ80では、READY信号を待っている状態で緊急度の高い他の処理要求を受け取った場合でも、実行中のバスサイクルが完了するまで、その処理は待たされることになる。
【0006】
このようなバスサイクルを送った相手側の処理時間が長くかかり、READY信号が長時間返ってこない場合の処理方法として、強制終了する方法や少しずつ目的の処理を行う方法等が用いられている。強制終了する方法は、ハードウェアによるタイマを用い、一定時間待ってもREADY信号が返ってこない場合は強制終了し、バス・タイムアウト・エラーをマイクロプロセッサへ送り、システム・プログラムによるエラー処理を行う。しかしこの方法では、実行中の処理を停止する必要があり、さらにはエラー処理のためのソフトウェアの負担が大きい。また、少しずつ目的の処理を行う方法は、ソフトウェア処理により、待ち時間が長いハードウェアへのアクセスは一気に行わずに、READY状態かどうかを確認しながら少しずつ処理を行う。しかしこの方法も、ソフトウェアの負担が大きく、さらには少しずつ目的の処理を行うため実行速度が低下してしまう。
【0007】
【発明が解決しようとする課題】
本発明の目的は、マイクロプロセッサがバスサイクルを発行したがREADY信号が長時間返ってこない状況下において、他の処理要求があった場合に、実行中のバスサイクルを中断して、この他の処理を先に実行させることである。
【0008】
【課題を解決するための手段】
本発明のマイクロプロセッサの要旨とするところは、外部から入力されるバスリトライ信号の有無を判定するバスリトライ判定部と、前記バスリトライ判定部がバスリトライ信号の入力を検出すると実行中のバスサイクルを一旦中断させた後に再実行させるバスサイクル制御部とを含むことにある。
【0009】
また、本発明のマイクロプロセッサを含むシステムの要旨とするところは、バスリトライ信号を出力するバスリトライ出力装置と、前記バスリトライ出力装置から入力されるバスリトライ信号の有無を判定するバスリトライ判定部と、このバスリトライ判定部がバスリトライ信号の入力を検出すると実行中のバスサイクルを一旦中断させた後に再実行させるバスサイクル制御部とを含むマイクロプロセッサとを含むことにある。
【0010】
また、本発明のマイクロプロセッサのバスサイクル制御方法の要旨とするところは、マイクロプロセッサへバスリトライ信号を出力するバスリトライ出力ステップと、バスリトライ信号がマイクロプロセッサに入力されるとマイクロプロセッサが実行中のバスサイクルを一旦中断させた後に再実行させる再実行ステップとを含むことにある。
【0011】
【発明の実施の形態】
次に、本発明に係るマイクロプロセッサを含むシステム及びバスサイクル制御方法の実施の形態について、図面に基づいて詳しく説明する。本実施形態では、図7と同様なパーソナル・コンピュータを例にして説明を行う。図1は、本発明に係るマイクロプロセッサを含むシステムであり、ブリッジ・チップ12から出力されるBRTY(バスリトライ)信号がMPU(マイクロプロセッサ・ユニット)10へ入力される。すなわち、ローカル・バスにBRTY信号線が追加されている。
【0012】
図2は、MPU10内部のBIU(バス・インターフェイス・ユニット)20の本発明に係る部分の構成の概要を示すブロック図であり、MPU10外部から入力されるBRTY信号の有無を判定するBRTY判定部30が含まれている。また、インタラプト信号の有無を判定するインタラプト判定部32と、READY信号の有無を判定するREADY判定部34と、バスサイクルを発生させるバスサイクル発生部36とを含む。これらBRTY判定部30,インタラプト判定部32,READY判定部34,バスサイクル発生部36は制御部38に接続されている。また、バスサイクル発生部36とREADY判定部34及びインタラプト判定部32は従来と同様のものを用いることができる。
【0013】
BRTY判定部30,インタラプト判定部32,READY判定部34,バスサイクル発生部36は制御部38で制御され、BRTY信号が入力されると、現在実行しているバスサイクルを一旦中断させる。また、このバスサイクルの中断時に、インタラプト信号の有無を調べる。インタラプト要求が検出されると、このインタラプトの処理をバスサイクルの再実行よりも先に行わせる。インタラプト要求がなくなれば、中断していたバスサイクルを再実行させる。
【0014】
図3は、ブリッジ・チップ12の本発明に係る部分の構成の概要を示すブロック図であり、BRTY信号を出力するBRTY出力部40を含む。また、インタラプト要求の有無を監視するインタラプト監視部44と、インタラプトと実行中のバスサイクルとの優先度を比較する優先度判定部46とを含む。また、図示していないが、インタラプトとの優先度を比較する現在実行中のバスサイクルを監視するバスサイクル監視部も含む。BRTY出力部40,インタラプト監視部44,優先度判定部46は制御部48で制御され、インタラプト要求が発生すると、このインタラプト要求と実行中のバスサイクルとの優先度の比較を行い、インタラプト要求の方が優先度が高ければ、BRTY信号を出力させる。
【0015】
次に、このようなMPU(マイクロプロセッサ・ユニット)10のバスサイクル及びインタラプトの処理について説明する。本実施形態では、ビデオ・チップ84へバスサイクルを発生してREDY信号が返ってくるのを待っている状態で、より優先度の高いオーディオ・チップ86からのインタラプト要求が発生した場合を例にして説明する。図5はこのときのバスサイクル及びインタラプトの処理の流れを示すフロー・チャート図であり、図6はこのときの信号(インタラプト信号,バスサイクル,READY信号,BRTY信号)とインタラプト処理の状態を示すタイミング図である。
【0016】
まず、ビデオ・チップ84へバスサイクルを発生する(S102)。ビデオ・チップ84からREADY信号が返ってこず、さらにBRTY信号も入力されていない状態では、MPU10はREADY信号が返ってくるのを待ち続ける(S104,S122)。このとき、ローカル・バスはビデオ84の処理に占有されている。
【0017】
この状態でオーディオ・チップ86からインタラプト要求があると、ブリッジ・チップ12では、このオーディオ86からのインタラプトとビデオ84へのバスサイクルとの優先度を比較する。本実施形態の設定では、オーディオ86からのインタラプトの方が優先度が高いため、ブリッジ・チップ12はBRTY信号を出力する。
【0018】
BRTY信号が入力されると、MPU10は実行中のバスサイクルを中断する(S124)。これにより、ローカル・バスは開放される。バスサイクルを中断した後、MPU10はインタラプト要求の有無を調べる(S112)。インタラプト要求が検出されると、インタラプト処理をバスサイクルの再実行よりも先に行う(S114)。本実施形態では、オーディオ・チップ86からインタラプト要求が発生しているので、オーディオ86の処理を先に行う。インタラプト処理が完了すれば、中断していたビデオ84へのバスサイクルを再実行する(S102)。その後、READY信号がビデオ・チップ84から返ってくると、バスサイクルは完了となる(S106)。
【0019】
このように本発明のMPU10は、ビデオ84からのREADY信号を待っている状態で、オーディオ86から緊急度の高いインタラプト要求が発生した場合でも、ビデオ84へのバスサイクルを一旦中断させて、オーディオ86へのインタラプト処理を優先的に行うことができる。そのため、ビデオ84の処理時間の影響によって音声処理が遅れることはなくなり、従来の音飛びやリズムの狂い等を防止することができる。しかも、これらの処理は、ハードウェアのみで実行しているので、高速かつ確実に処理することができる。
【0020】
ここで、図3に示すように、ブリッジ・チップ12は、MPU10がオーディオ86のインタラプト処理を行っている間もビデオ・チップ84へバスサイクルを発生し続けるバスサイクル継続発生部42を含む。そのため、図4(a)に示すビデオ・チップ84へのバスサイクルが中断されて、MPU10が図4(b)に示すオーディオ・チップ86へのバスサイクルを発生させた場合でも、バスサイクル継続発生部42により、ビデオ・チップ84へのバスサイクルは継続される。このようなバスサイクル継続発生部42を用いることにより、図4(a)に示す従来と同様のバスサイクルをビデオ・チップ84へ発生し続けることができるので、ビデオ・チップの変更等を避けることができる。
【0021】
このように、マイクロプロセッサに、外部からBRTY信号が入力されるとバスサイクルを一旦中断した後に再実行させる機能を持たせることにより、実行中のバスサイクルを途中で中断して他の処理を先に行わせることができる。また、実行中のバスサイクルよりも優先度が高い処理要求が発生した場合にBRTY信号を出力させることにより、実行中のバスサイクルを中断して、優先度の高い処理を先に実行させることが可能となる。
【0022】
以上、本発明の一実施形態について説明したが、本発明に係るマイクロプロセッサ及びマイクロプロセッサのバスサイクル制御方法はその他の態様でも実施し得るものである。例えば、本発明のマイクロプロセッサ及びマイクロプロセッサのバスサイクル制御方法は、パーソナル・コンピュータに限定はされず、マイクロプロセッサを含む任意のシステムに用いることができる。また、本発明のマイクロプロセッサ及びマイクロプロセッサのバスサイクル制御方法は、実行中のバスサイクルをBRTY信号で中断し、他の処理を行った後、バスサイクルを再実行するので、例えば、上述したオーディオ処理の代わりに、マウスやキーボードからの入力処理を先に行わせること等もできる。
【0023】
また、BRTY信号は、ブリッジ・チップに限定はされず、マイクロプロセッサ外部の任意の装置から送ることができる。ただし、実行中のバスサイクルとインタラプト要求とを比較して、実行中のバスサイクルを中断する必要があるのか或いは中断してもよいのかを判断する必要があるので、マイクロプロセッサのバスを監視できる装置を用いる。
【0024】
以上、本発明に係るマイクロプロセッサ及びマイクロプロセッサのバスサイクル制御方法の実施例について、図面に基づいて種々説明したが、本発明は図示したマイクロプロセッサ及びマイクロプロセッサのバスサイクル制御方法に限定されるものではない。例えば、電源が入っていない機器へアクセスした場合のインタラプト処理を行うこともできる。本発明を用いると、電源が入っておらずREADY信号が返ってこない場合に、他の処理を行ったり、電源をオンにするインタラプトを発生させること等ができる。また、CS(通信衛星)放送受信装置のデータ取り込み要求の制御に用いることもできる。CS放送では一方的にデータが送られてくるので、データの取りこぼしは致命的なエラーとなる。しかし、本発明を用いると、データの取り込み要求を最優先で実行させることができる。その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良,修正,変形を加えた態様で実施できるものである。
【図面の簡単な説明】
【図1】本発明に係るマイクロプロセッサ(MPU)を含むシステムのバスサイクル及びインタラプトの処理に関係する信号の流れを示すブロック図である。
【図2】図1に示すマイクロプロセッサのBIUの本発明に係る部分の構成概要を示すブロック図である。
【図3】図1に示すマイクロプロセッサを含むシステムのブリッジ・チップの本発明に係る部分の構成概要を示すブロック図である。
【図4】図3に示すブリッジ・チップのバスサイクル継続発生部によるバスサイクルの流れを示すブロック図である。
【図5】図1に示すマイクロプロセッサを含むシステムのバスサイクル及びインタラプトの処理の流れの一例を示すフロー・チャート図である。
【図6】図1に示すマイクロプロセッサを含むシステムのバスサイクル及びインタラプトの処理に関係する信号とインタラプト処理の状態を示すタイミング図である。
【図7】従来のマイクロプロセッサ(MPU)と他のデバイスとの接続形態の一例を示すブロック図である。
【図8】図7に示すマイクロプロセッサを含むシステムのバスサイクル及びインタラプトの処理に関係する信号の流れを示すブロック図である。
【図9】図8に示すマイクロプロセッサを含むシステムのバスサイクル及びインタラプトの処理の流れの一例を示すフロー・チャート図である。
【図10】図8に示すマイクロプロセッサを含むシステムのバスサイクル及びインタラプトの処理に関係する信号とインタラプト処理の状態を示すタイミング図である。
【符号の説明】
10:MPU(マイクロプロセッサ・ユニット)
12:ブリッジ・チップ
20:BIU(バス・インターフェイス・ユニット)
30:BRTY判定部
32:インタラプト判定部
34:READY判定部
36:バスサイクル発生部
38:制御部(バスサイクル制御部,インタラプト制御部)
40:BRTY出力部
42:バスサイクル継続発生部
44:インタラプト監視部
46:優先度判定部
48:制御部(バスリトライ制御部)
80:従来のマイクロプロセッサ
82:従来のブリッジ・チップ
84:ビデオ・チップ
86:オーディオ・チップ
88:メモリ
90:従来のBIU
Claims (6)
- 外部から入力されるバスリトライ信号の有無を判定するバスリトライ判定部と、
前記バスリトライ判定部により検出された前記バスリトライ信号に応答して実行中のバスサイクルを中断した後に再実行するバスサイクル制御部と、
前記バスサイクルが中断した後に他の処理要求の有無を判定するインタラプト判定部と、
前記インタラプト判定部により検出された前記他の処理要求を前記バスサイクルの再実行前に実行するインタラプト制御部と
を有するマイクロプロセッサ。 - バスリトライ信号を出力するバスリトライ出力装置と、
前記バスリトライ出力装置から出力される前記バスリトライ信号の有無を判定するバスリトライ判定部と、前記バスリトライ判定部により検出された前記バスリトライ信号に応答して実行中のバスサイクルを中断した後に再実行するバスサイクル制御部と、前記バスサイクルが中断した後に他の処理要求の有無を判定するインタラプト判定部と、前記インタラプト判定部により検出された前記他の処理要求を前記バスサイクルの再実行前に実行するインタラプト制御部とを含むマイクロプロセッサと
を有するシステム。 - 前記バスリトライ出力装置が、前記バスリトライ信号を出力するバスリトライ出力部と、前記マイクロプロセッサに送られる他の処理要求を監視するインタラプト監視部と、前記インタラプト監視部が前記他の処理要求を検出したことに応答して前記バスリトライ出力部に前記バスリトライ信号を出力させるバスリトライ制御部とを含む請求項2に記載のシステム。
- 前記バスリトライ出力装置が、前記マイクロプロセッサへ要求された他の処理の優先度と前記実行中のバスサイクルの優先度を比較する優先度判定部を含み、前記バスリトライ制御部が、前記優先度判定部が前記他の処理要求の方が優先度が高いと判定した場合に前記バスリトライ信号を出力させる請求項3に記載のシステム。
- マイクロプロセッサにバスリトライ信号を出力するバスリトライ出力ステップと、
前記バスリトライ信号の出力に応答して前記マイクロプロセッサが実行中のバスサイクルを中断し、中断した後に前記マイクロプロセッサに対する他の処理要求の有無を判定するインタラプト判定ステップと、
前記バスサイクルが中断した後に検出した他の処理要求を前記マイクロプロセッサが実行する実行ステップと、
前記他の処理を実行した後に前記中断したバスサイクルを前記マイクロプロセッサが再実行する再実行ステップと
を有するバスサイクル制御方法。 - 前記バスリトライ出力ステップが、前記マイクロプロセッサへ要求された他の処理の優先度と実行中のバスサイクルの優先度の比較を行い、前記他の処理が前記実行中のバスサイクルよりも優先度が高い場合に前記バスリトライ信号を出力するステップを含む請求項5に記載のバスサイクル制御方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4602327A (en) * | 1983-07-28 | 1986-07-22 | Motorola, Inc. | Bus master capable of relinquishing bus on request and retrying bus cycle |
JPH0690700B2 (ja) * | 1984-05-31 | 1994-11-14 | 富士通株式会社 | 半導体集積回路 |
US4907150A (en) * | 1986-01-17 | 1990-03-06 | International Business Machines Corporation | Apparatus and method for suspending and resuming software applications on a computer |
US5109492A (en) * | 1986-09-19 | 1992-04-28 | Hitachi, Ltd. | Microprocessor which terminates bus cycle when access address falls within a predetermined processor system address space |
JPS63118947A (ja) | 1986-11-07 | 1988-05-23 | Nec Corp | シングルチツプマイクロコンピユ−タ |
US5150467A (en) * | 1987-09-04 | 1992-09-22 | Digital Equipment Corporation | Method and apparatus for suspending and restarting a bus cycle |
JPH03210649A (ja) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
JPH04264654A (ja) | 1991-02-19 | 1992-09-21 | Fujitsu Ltd | バス制御装置及び方法 |
US5404535A (en) * | 1991-10-22 | 1995-04-04 | Bull Hn Information Systems Inc. | Apparatus and method for providing more effective reiterations of processing task requests in a multiprocessor system |
JPH05265882A (ja) | 1992-03-17 | 1993-10-15 | V M Technol Kk | サイクル・タイムアウト検出装置付きマイクロプロセッサ |
US5553248A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal |
JPH0784933A (ja) * | 1993-09-09 | 1995-03-31 | Oki Electric Ind Co Ltd | 入出力制御ボード |
US5471625A (en) * | 1993-09-27 | 1995-11-28 | Motorola, Inc. | Method and apparatus for entering a low-power mode and controlling an external bus of a data processing system during low-power mode |
JPH07129456A (ja) * | 1993-10-28 | 1995-05-19 | Toshiba Corp | コンピュータシステム |
JPH07230413A (ja) | 1994-02-18 | 1995-08-29 | Oki Electric Ind Co Ltd | レディ信号制御回路 |
US5533103A (en) * | 1994-04-28 | 1996-07-02 | Electronic Information Systems, Inc. | Calling system and method |
JPH08123742A (ja) * | 1994-10-26 | 1996-05-17 | Oki Electric Ind Co Ltd | リトライ制御装置 |
US6104876A (en) * | 1995-06-07 | 2000-08-15 | Cirrus Logic, Inc. | PCI bus master retry fixup |
JP3192354B2 (ja) * | 1995-09-11 | 2001-07-23 | 株式会社日立製作所 | コンピュータシステムのリトライ処理装置 |
US5751975A (en) * | 1995-12-28 | 1998-05-12 | Intel Corporation | Method and apparatus for interfacing a device compliant to a first bus protocol to an external bus having a second bus protocol and for providing virtual functions through a multi-function intelligent bridge |
JPH09330293A (ja) * | 1996-06-11 | 1997-12-22 | Fujitsu Ltd | バスリトライ装置 |
US5862353A (en) * | 1997-03-25 | 1999-01-19 | International Business Machines Corporation | Systems and methods for dynamically controlling a bus |
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JP4030216B2 (ja) | マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法 | |
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