JP3452656B2 - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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Description
メモリ−Ｉ／Ｏ間のデータ転送をＣＰＵを介さずに直接
的に行なうＤＭＡ（ダイレクト・メモリ・アクセス）コ
ントローラに関し、とくに、ＣＰＵ（コントロール・プ
ロセッシング・ユニット）に対するバス要求（バス使用
権の要求）を遮断可能にした新規なＤＭＡコントローラ
に関する。 【０００２】 【従来の技術】図４はＤＭＡ転送の概念図である。この
図において、ＤＭＡ転送の要求元となるＩ／Ｏ等の周
辺回路１からＤＭＡ要求（以下「ＤＲＥＱ」）がある
と、ＤＭＡコントローラ２はバス要求（以下「ＨＲ
Ｑ」）をアクティブにし、ＣＰＵ３はＨＲＱがアクテ
ィブになると、バス４を解放すると同時にバス解放確認
（以下「ＨＬＤＡ」）をＤＭＡコントローラ２に返す。
ＤＭＡコントローラ２は、このＨＬＤＡに応答してメモ
リアクセスに必要なアドレスデータや各種コントロール
信号を発生するとともに、要求元の周辺回路１にＤＭ
Ａ確認（以下「ＤＡＣＫ」）を通知し、周辺回路１は
このＤＡＣＫに応答してメモリ５との間でデータ転送を
実行する。この間、ＤＭＡコントローラ２は転送アドレ
スを監視し、最終の転送アドレスを検出すると、ＨＲ
ＥＱをインアクティブにしてＣＰＵ３にデータ転送の完
了を通知する。 【０００３】 【発明が解決しようとする課題】しかしながら、従来の
ＤＭＡ転送にあっては、周辺回路１からのＤＲＥＱがＤ
ＭＡコントローラ２で受付られると、このＤＭＡコント
ローラ２からＣＰＵ３へ例外なくＨＲＱが出力されるも
のであったため、たとえば、ＣＰＵ３によるＨＲＱの受
付が「割り込み」で行なわれる場合には、ＨＲＱの受付
の都度、その割り込み処理が起動されるから、ＣＰＵ３
の処理効率が低下するという問題点があった。 【０００４】 【目的】そこで、本発明は、ＣＰＵに対するバス要求
（ＨＲＱ）の出力を遮断できるようにし、バス要求の無
駄な受付処理を回避して、ＣＰＵの処理効率の向上を図
ることを目的とする。 【０００５】 【課題を解決するための手段】本発明は、ＤＭＡ要求を
受付る要求受付手段と、ＤＭＡ要求の受付に応答してそ
のＤＭＡ要求にあらかじめ付与されている優先順位を出
力する優先順位出力手段と、該優先順位出力手段から出
力された優先順位と基準の優先順位とを比較しバス要求
をＣＰＵへ出力するか否かを決定する決定手段と、前記
基準の優先順位を保持するとともにその保持内容を前記
ＣＰＵからのアクセスによって更新可能な第１保持手段
とを備え、前記決定手段は、前記優先順位出力手段から
出力された優先順位が、前記基準の優先順位よりも高い
か又は一致するか若しくは低いかの三つの状態を判定す
る判定手段と、所定の選択値に応じて該三つの状態の一
つを選択する選択手段と、前記選択値を保持するととも
にその保持内容を前記ＣＰＵからのアクセスによって更
新可能な第２保持手段とを含み、選択された一つの状態
が真のときにバス要求をＣＰＵへ出力することを特徴と
する。 【０００６】 【０００７】 【０００８】 【作用】本発明では、第２保持手段の内容（選択値）に
応じて、第１保持手段の内容（基準の優先順位）とＤＭ
Ａ要求の優先順位との三つの比較条件（＞、＜、＝）の
一つが選択され、その比較条件が真のときにバス要求が
伝達される。したがって、バス要求の伝達可否の決定が
きめ細かに行なわれる。 【０００９】 【００１０】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係るＤＭＡコントローラの一実施
例を示す要部の構成図である。図１において、１０はＤ
ＭＡコントローラであり、ＤＭＡコントローラ１０は、
便宜的に第１回路部１１と第２回路部１２に分けられて
いる。 【００１１】第１回路部１１は、要求受付手段及び優先
順位出力手段としての機能を有し、複数のＤＭＡ要求
（ここではＤＲＥＱ０〜ＤＲＥＱ３の四つ）の一つを排
他的に受付るとともに、ＤＭＡ要求の受付に応答してそ
のＤＭＡ要求にあらかじめ付与されている優先順位を出
力するものであり、具体的には、ＤＲＥＱ０〜ＤＲＥＱ
３ごとの優先順位（“０”〜“３”）を保持するレジス
タ１１ａ〜１１ｄと、ＤＭＡ要求によって読み出された
優先順位が一つの場合にはその優先順位を、又は、複数
の場合には最も高い優先順位をＰＲとして出力する優先
順位決定回路１１ｅとを有するものである。 【００１２】第２回路部１２は、決定手段、第１保持手
段、判定手段、選択手段及び第２保持手段としての機能
を有し、比較回路１２ａ、第１レジスタ１２ｂ、第２レ
ジスタ１２ｃ及び選択回路１２ｄを備えている。比較回
路１２ａは、第１回路部１１から出力されたＰＲと第１
レジスタ１２ｂ内の基準の優先順位（ＶＡＲ）とをそれ
ぞれ端子Ａと端子Ｂに入力し、ＰＲとＶＡＲの大小関係
に応じて、Ａ＞Ｂ、Ａ＝Ｂ又はＡ＜Ｂの各出力端子の一
つを真（たとえばＨレベル）にするものである。選択回
路１２ｄは、比較回路１２ａの各出力端子につながる三
つの入力端子０、１、２を有し、第２レジスタ１２ｂ内
の選択値（ＳＥＬ）に応じて、各入力端子０、１、２の
一つを選択してその入力値をＨＲＱとするものである。
ここで、第１レジスタ１２ｂ及び第２レジスタ１２ｃの
内容は、バス１３を介してＣＰＵ１４から更新可能であ
り、たとえば、ＶＡＲ＝“２”、ＳＥＬ＝“０”がセッ
トされているものとする。 【００１３】このような構成において、いま、ＤＲＥＱ
０が発生すると、ＰＲ＝“０”となり、比較回路１２ａ
でこのＰＲとＶＡＲが比較されるが、ＶＡＲ＝“２”で
あるから、Ａ＜Ｂ、すなわち選択回路１２ｄの端子２が
Ｈレベルとなる。ここで、ＳＥＬ＝“０”であるから、
選択回路１２ｄは端子０を選択中である。したがって、
この場合のＨＲＱはＬレベルのままであり、ＣＰＵ１４
に対してバス使用権の要求はなされない。その結果、Ｃ
ＰＵ１４はバス要求の受付処理を実行する必要がなく、
その時点で実行中の処理に専念できるから、処理効率の
低下を回避できる。 【００１４】このように本実施例では、第１レジスタ１
２ｂの内容（ＶＡＲ）と第２レジスタ１２ｃの内容（Ｓ
ＥＬ）を書き換えるだけで、ＣＰＵ１４に伝達すべき又
は遮断すべきＤＭＡ要求の優先順位を自在にコントロー
ルすることができる。次表１〜次表３は、ＶＡＲ及びＳ
ＥＬと遮断されるＤＭＡ要求との関係をまとめたもので
ある。 （以下余白） 【００１５】 （以下余白） なお、本実施例では、ＳＥＬに応じて比較回路１２ａの
三つの出力端子（Ａ＞Ｂ、Ａ＝Ｂ、Ａ＜Ｂ）の一つを選
択しているが、これに限るものではない。三つの出力の
一つを固定的に選択してもよい。Ａ＞Ｂに固定すると前
表１となり、Ａ＝Ｂに固定すると前表２となり、又は、
Ａ＜Ｂに固定すると前表３となる。 【００１６】図２はＤＭＡコントローラの一実施例を示
す要部の構成図である。図２において、２０はＤＭＡコ
ントローラであり、ＤＭＡコントローラ２０は、便宜的
に第１回路部２１と第２回路部２２に分けられている。
第１回路部２１は、要求受付手段及び要求出力手段とし
ての機能し、ＤＭＡ要求（ＤＲＥＱ）を受付るととも
に、その受付に応答してＨレベルのバス要求（ＨＲＱ）
を出力するものである。 【００１７】第２回路部２２は、スイッチ手段、制御手
段及び第３保持手段としての機能を有し、バス２３を介
してＣＰＵ２４からのアクセスが可能なレジスタ２２ａ
と、このレジスタ２２ａ内の判定値（ＣＯＵＮＴ）が所
定値（ここでは“０”）となったときにオンし、第１回
路部２１から出力されたバス要求（ＨＲＱ）をＣＰＵ２
４に伝達するスイッチ要素２２ｂとを備えている。 【００１８】このような構成によれば、ＣＯＵＮＴに
“０”以外の値をセットしておけば、スイッチ要素２２
ｂのオフ状態を維持させることができ、バス要求（ＨＲ
Ｑ）のＣＰＵ２４への伝達を継続的に遮断できる。ちな
みに、かかる構成は、再帰的定義で書かれたプログラム
を実行する際のバス要求遮断に好都合である。なお、再
帰的定義とは、関数又はプログラムをその関数又はその
プログラム自身を用いて定義することであり、再帰的定
義で書かれたプログラムを実行中には、実行している関
数又はプログラムの定義体が再び呼出される（再帰呼出
し）。 【００１９】図３は同プログラムの一例として割り込み
処理を示すものである。まず、メインルーチンを実行中
に割り込み（１）が発生すると、その割り込み処理の先
頭でレジスタ２２ａをインクリメント（ＩＮＣ）する。
レジスタ２２ａの初期値を“０”とすると、１回目の割
り込み時点でＣＯＵＮＴが“１”となり、スイッチ要素
２２ｂがオフ状態になってバス要求の遮断が開始され
る。次に、この割り込み処理中に再帰呼出しによって割
り込み（２）が発生すると、その割り込み処理の先頭で
レジスタ２２ａを再びインクリメント（ＩＮＣ）し、さ
らに、割り込み（３）が発生すると、その割り込み処理
の先頭でレジスタ２２ａを再々度インクリメント（ＩＮ
Ｃ）する。したがって、この３回目の割り込み時点でＣ
ＯＵＮＴは“３”までアップされている。その後、再帰
呼出しが発生しなければ、今までの再帰呼出しの回数だ
け復帰（１）〜（３）を重ね、各復帰の都度、レジスタ
２２ａをデクリメント（ＤＥＣ）していく。その結果、
メインルーチンに戻った時点のＣＯＵＮＴは“０”とな
るから、スイッチ要素２２ｂがオン状態となり、以降の
バス要求の伝達が許容されることとなる。 【００２０】このように、再帰呼出しの処理ごとにイン
クリメントとデクリメントの２つの処理を実行するだけ
の簡単な手続でバス要求の遮断を継続できるから、たと
えば、各処理ごとにバス要求の有効／無効を判定すると
いう今までのやり方に比べ、はるかに処理を簡素化で
き、効率化を図ることができる。 【００２１】 【発明の効果】本発明によれば、バス要求の無駄な受付
処理を回避でき、ＣＰＵの処理効率の向上を図ることが
できるとともに、バス要求の伝達可否の決定をきめ細か
に行なうことができる。 【００２２】
ある。 【図３】再帰的定義で書かれたプログラムの一例を示す
概略流れ図である。 【図４】従来のＤＭＡ転送の概念図である。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】ＤＭＡ要求を受付る要求受付手段と、ＤＭ
Ａ要求の受付に応答してそのＤＭＡ要求にあらかじめ付
与されている優先順位を出力する優先順位出力手段と、
該優先順位出力手段から出力された優先順位と基準の優
先順位とを比較しバス要求をＣＰＵへ出力するか否かを
決定する決定手段と、前記基準の優先順位を保持すると
ともにその保持内容を前記ＣＰＵからのアクセスによっ
て更新可能な第１保持手段とを備え、 前記決定手段は、前記優先順位出力手段から出力された
優先順位が、前記基準の優先順位よりも高いか又は一致
するか若しくは低いかの三つの状態を判定する判定手段
と、所定の選択値に応じて該三つの状態の一つを選択す
る選択手段と、前記選択値を保持するとともにその保持
内容を前記ＣＰＵからのアクセスによって更新可能な第
２保持手段とを含み、選択された一つの状態が真のとき
にバス要求をＣＰＵへ出力する ことを特徴とするＤＭＡ
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612394A JP3452656B2 (ja) | 1994-09-30 | 1994-09-30 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612394A JP3452656B2 (ja) | 1994-09-30 | 1994-09-30 | Ｄｍａコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08101807A JPH08101807A (ja) | 1996-04-16 |
| JP3452656B2 true JP3452656B2 (ja) | 2003-09-29 |
Family
ID=16996099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23612394A Expired - Lifetime JP3452656B2 (ja) | 1994-09-30 | 1994-09-30 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452656B2 (ja) |
-
1994
- 1994-09-30 JP JP23612394A patent/JP3452656B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08101807A (ja) | 1996-04-16 |
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