JP3284311B2 - データ処理システムにおける通信バス制御装置およびバス制御方法 - Google Patents

データ処理システムにおける通信バス制御装置およびバス制御方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
さらに特定すれば、データ処理システムの割込みメカニ
ズムに関する。
【０００２】
【従来の技術】周知のデータ処理システムにおいては、
回路モジュール間にオペランドを通信するため、様々な
回路モジュールが中央通信バスに結合される。通信バス
の矛盾とデータの衝突を回避するため、システム内にお
いてバス・マスタが承認される。代表的な場合、バス・
マスタには通信バスを独占使用する特権が与えられる。
したがって、バス優先順位を設定し、優先順位を実行す
るための仲裁（ａｒｂｉｔｒａｔｉｏｎ）メカニズムが
存在する。コンピュータ通信バス上の複数のマスタ間の
代表的なバス・マスタシップ仲裁は、単純な優先順位機
構、または、様々なバス・マスタへバス帯域幅の独占部
分を導出するラウンド・ロビン優先順位（ｒｏｕｎｄ
ｒｏｂｉｎ ｐｒｉｏｒｉｔｙ）を使用する。代表的な
場合、（１）バス帯域幅の大部分を自ら使用する中央演
算装置（ＣＰＵ）の能力；（２）その他のバス・マスタ
を制御するＣＰＵの能力；および、（３）特殊機能を実
行する他のバス・マスタの演算の方が要求されているシ
ステム演算にはさらに重要であるとの仮定を理由とし
て、ＣＰＵは、システム中で最低の優先順位を有してい
る。
【０００３】
【発明が解決しようとする課題】ただし、割込み駆動シ
ステムにおいては、ＣＰＵが、他のバス・マスタと比較
してＣＰＵの優先順位を増大させることが必要になるこ
とがある。一例として、ＣＰＵが、即時のサービスを要
求する周辺回路モジュ−ルから高優先順位の割込み要求
を受信した状態を考えてみよう。そのような状態は、記
憶レジスタが容量に達し始めるかオーバーフローを始め
た場合に発生することがある。ただし、ダイレクト・メ
モリ・アクセス（ＤＭＡ）制御装置がオペランドの長い
ＤＭＡブロック転送を実行しているときに割込みが発生
すると、代表的な場合、ＤＭＡは設定されているバス・
マスタ優先順位に従って、現在実行中の演算を終えるこ
とを許される。その結果、ＣＰＵがその割込みを適切に
サービスすることができないことがある。他のシステム
は、ＤＭＡバス帯域幅の利用を限定しようと試みてお
り、または、要求されたＤＭＡバス・マスタシップのニ
ーズと割込みサービスを均衡させるため、すべての割込
みにシステム中で最高の優先順位を与える。ただし、そ
のようなシステムはあまり応用性に柔軟ではなく、一般
に、重要性の相違する割込みに適応しない。
【０００４】したがって、本発明の目的は、通信バスの
制御権を変更させるために優先割込みを使用するダイレ
クト・メモリ・アクセス制御装置を有する改良型データ
処理システムを提供することである。本発明の別の目的
は、データ処理システムにおける改良型割込み方法を提
供することである。
【０００５】
【課題を解決するための手段】本発明の上記およびその
他の目的を達成するため、データ処理システム内の通信
バスの制御権を変動させるため優先割込み要求を使用す
るための、ある形態のデータ処理システムと使用方法が
提供されている。通信バスには、メモリ，周辺装置，中
央演算装置（ＣＰＵ）およびダイレクト・メモリ・アク
セス制御装置が結合される。周辺装置は、割込み要求が
受信されたことを示す割込み要求信号を選択的に導出す
る。中央演算装置は割込み要求信号を受信し、レベル優
先割込み信号を選択的に導出する。ダイレクト・メモリ
・アクセス制御装置は、通信バスへのマスタであること
によってメモリへのアクセスを制御し、レベル優先割込
み信号の受信に応答して、通信バスの制御権を解放す
る。
【０００６】
【実施例】図１には、一般に、中央演算装置（ＣＰＵ）
１１，ダイレクト・メモリ・アクセス制御装置（ＤＭＡ
Ｃ）１２，メモリ１３，通信バス１４および周辺装置１
５，１６の複数の周辺機器からなるデータ処理システム
１０のブロック図が示される。通信バス１４は前記シス
テム１０の種々雑多な部分のそれぞれに結合する。ＣＰ
Ｕ１１の一部分内には、通信バス１４を介して割込み要
求信号を受信する制御回路２０がある。状態レジスタ２
１は制御回路２０に接続されており、「マスク値」とラ
ベルが付いた信号を導出する。制御回路２０の出力は、
通信バス１４に接続された割込みサービス・レベル信号
を導出する。ＤＭＡＣ１２の一部分内には、ＣＰＵ１１
からの割込みサービス・レベル信号を受信するため通信
バス１４に接続された第１入力を有するコンパレータ３
０がある。マスク・レジスタ３１はコンパレータ３０の
第２入力に接続される。コンパレータ３０の出力は、チ
ャンネル制御回路３３の入力に接続される。チャンネル
制御回路３３の出力は通信バス１４に接続される。
【０００７】作動時、データ処理システム１０は様々な
データ処理演算を実行する機能を果たす。ＣＰＵ１１
は、ソフトウェアの実行と様々な算術計算の実行を含む
様々な機能を果たす。ＤＭＡＣ１２は、メモリ１３に出
入りするオペランドの直接アクセスを制御する機能を果
たす。周辺装置１５，１６は、図示されていないその他
の周辺装置と共に、様々な所定の特殊タスクを実行する
機能を果たす。システム１０の周辺装置１５，１６は、
単一の集積回路内に置くこともでき、または、ＣＰＵ１
１とＤＭＡＣ１２を構成する集積回路の外部にある回路
によって実施することもできる。本発明を使用する場合
にあり得るシステム１０の演算モードを説明するため、
ＤＭＡＣ１２は、本発明には関係がない所定のバス制御
権の調停テクニックによって決定された通信バス１４の
バス制御権を有していると仮定する。そのような状況に
おいては、ＣＰＵ１１は所定の計算を実施しており、ソ
フトウェアを実行している。メモリ１３からまたはメモ
リ１３へのデータのブロック転送はＤＭＡＣ１２によっ
て制御される。この説明したシステム演算中のある時刻
において、周辺装置１５がＣＰＵ１１に対する割込み要
求信号を導出したと仮定する。割込み要求信号は、例え
ば、周辺装置１５内のオーバーフロー・データ・バッフ
ァ（図示されていない）のサービスを求める要求である
かもしれない。割込み要求信号は、優先順位格付け割込
み要求信号として導出される。すなわち、割込み要求信
号は、周辺装置１５が要求した割込みの優先順位を示す
値を有している。ある形態においては、３ビットで実行
することができる１から７までの優先順を使用すること
ができる。その場合、優先順位７の割込み要求が最高の
優先順位を有しており、周辺装置１５が即時のサービス
を要求している旨の表示をＣＰＵ１１に与える。割込み
要求信号は、また状態レジスタ２１からマスク値を受信
する制御回路２０に接続される。マスク値は、以前に受
信された最高の優先順位の割込み要求、またはＣＰＵ１
１が検出することになる最低レベルの割込みのいずれか
を示す。マスク値は、ソフトウェアによって直接制御さ
れることができ、または、現在サービスを受けている割
込みのレベルに自動的に設定される。制御回路２０は、
新しく受信された割込み要求の優先順位を、以前に制定
された最高の優先順位によって評価する役割を果たす。
２個の優先順位のうち最高の優先順位が、割込みサービ
ス要求に接続された緊急性のレベルを示す割込みサービ
ス・レベル信号として出力される。したがって、状態レ
ジスタ２１内の待機優先順位、または、ＣＰＵ１１によ
って検出された所定の最低優先順のいずれかより下位で
ある優先順位を有する割込み要求が受信された場合、Ｃ
ＰＵ１１によって出力された割込みサービス・レベル信
号の優先順位レベルは変更されない。
【０００８】図示された形態において、ＤＭＡＣ１２は
また、優先順位がそれ以下であればＤＭＡＣ１２が割込
みサービス・レベル信号を無視することになる所定の優
先順位レベルを設定するマスク・レジスタ３１内のマス
ク値によって、すでにプログラムされている。ただし、
ＣＰＵ１１から、マスク・レジスタ３１に記憶されてい
る優先順位より高位の優先順位を有する割込みサービス
・レベル信号がＤＭＡＣ１２によって受信された場合、
コンパレータ３０はチャンネル制御回路３３へ制御信号
を出力することによってこのことを示す。チャンネル制
御回路３３が優先順位が十分に高位である割込みがＣＰ
Ｕ１１から受信されたことを示す信号をコンパレータ３
０から受信した場合、ＤＭＡＣ１２のチャンネル制御回
路３３は、バス制御として通信バス１４からＤＭＡＣ１
２を取り除く役を果たすことによって、ＣＰＵ１１が周
辺装置１５をサービスすることができるようにする。Ｄ
ＭＡＣ１２が実行していた演算に割込むため、および／
または、前記演算を保存するためにＤＭＡＣ１２が実際
に行うことは変動することがあるが、実際には本発明に
は無関係であるので、詳細には説明しない。
【０００９】図２には、ＣＰＵ１１の制御回路２０のブ
ロック図が示されている。割込み要求が７個の値の１個
を有しており、マグニチュード選択回路４０の入力に接
続されていることが示されている。７個の値は、また、
３個の２進ビッ卜によって実現することができる。図１
の状態レジスタ２１は図２においても同じ番号を与えら
れており、３−７デコーダ回路４２の入力に接続され
る。デコーダ回路４２の出力はマグニチュード選択回路
４０の第２入力に接続される。マグニチュード選択回路
４０の出力は、７−３エンコーダ回路４４の入力に接続
される。エンコーダ４４の３ビット出力は、マスク・レ
ジスタ３１の３ビットと比較するために、コンパレータ
３０で使用される割込みサービス・レベル信号として出
力される。
【００１０】演算時、特定のビット・サイズが規定され
ているが、本発明は特定のビット・サイズの実行に限定
されないことを十分に理解しなければならない。ＣＰＵ
１１が割込み要求信号を受信した場合、割込み要求信号
は、要求している周辺装置１５によって決定される優先
順位値を有する。図示された形態においては、優先順位
は、優先順位１（最低の優先順位）から優先順位７（最
高の優先順位）まで変動することができる。状態レジス
タ２１には、ＣＰＵ１１が導出したレジスタ・オペラン
ドが含まれている。３ビットのような部分、または、オ
ペランドの全部は、デコーダ４２に接続されたマスク値
としての機能を果たすことができる。示されている通
り、デコーダ４２は３ビットのマスク値を、マグニチュ
ード選択回路４０が受信する７ビットの割込み要求信号
と比較することのできる対応する７ビット値に変換する
機能を果たす。マグニチュード選択回路４０は、受信さ
れた２個のオペランドのうち、大きさが最大である７ビ
ットのオペランドを出力する。その後、エンコーダ４４
は、選択された７ビットのオペランドを、割込みサービ
ス・レベルを代表する３ビット信号に変換する機能を果
たす。ＤＭＡＣ１２に送られる割込みサービス・レベル
信号は、割込み要求の優先順位値を含む信号である。要
求される場合、ＣＰＵ１１内の従来の制御回路（図示さ
れていない）は、受信された最高の優先順位値にとって
適切であるとき、状態レジスタ２１を更新する機能を果
たすことができる。別の実行においては、それ以下の値
であれば割込みサービス・レベル信号がＤＭＡＣ１２に
送られなくなる最低しきい値を記憶させるように、状態
レジスタ２１を初期化またはプログラムすることができ
る。この実行は、単一のマスク値または複数のマスク値
のいずれかによって実施することができる。
【００１１】
【発明の効果】以上において、データ処理システムにお
いてバス制御権を解放する目的のために優先割込みを使
用するＤＭＡＣが提供されることが明らかになった。本
発明は、十分に高い優先順位を有する割込み要求をシス
テムが選択的に検出することができるようにするデータ
処理システム内の割込みメカニズムを提供する。本発明
は、割込み要求にサービスし、多数の通信バスの使用主
体を有するデータ処理システムにおいて利用することが
できる。本発明の原理を上記で説明したが、この説明は
例を使用して行われただけであり、本発明の範囲の限定
としてなされたのではないことが、当業者には明らかに
理解されなければならない。したがって、添付特許請求
の範囲の目的は、本発明の真の精神と範囲内に属する本
発明のすべての修正を包括することである。
【図面の簡単な説明】
【図１】本発明を使用するデータ処理システムのブロッ
ク図を示す。
【図２】図１のデータ処理システムのＣＰＵ内における
制御回路のブロック図を示す。
【符号の説明】
１０ データ処理システム １１ 中央演算装置 １２ ダイレクト・メモリ・アクセス制御装置 １３ メモリ １４ 通信バス １５，１６ 周辺装置 ２０ 制御回路 ２１ 状態レジスタ ３０ コンパレータ ３１ マスク・レジスタ ３３ チャンネル制御回路
フロントページの続き (72)発明者 ジョン・フィリップ・ダン アメリカ合衆国テキサス州オースチン、 グラナダ・ヒルズ・ドライブ9206 (56)参考文献 特開 平１−206446（ＪＰ，Ａ) 特開 昭59−16035（ＪＰ，Ａ) 特開 昭60−239855（ＪＰ，Ａ) 特開 昭61−15259（ＪＰ，Ａ) 特開 平２−193245（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/28 - 13/34 G06F 13/362

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 通信バスの制御権を変更するために優先
    割込み要求を使用するデータ処理システム（１０）であ
    って： 前記通信バス（１４）に結合されたメモリ（１３）； 前記通信バスに結合された周辺装置（１６）であり、サ
    ービスを受けたい要求を示し優先順位情報を含む割込み
    要求信号を選択的に供給する周辺装置； 前記通信バスに結合された中央処理装置（１１）であ
    り、前記割込み要求信号を受信し当該中央処理装置内に
    記憶された第１優先順位信号に応じて優先バス割込み信
    号を選択的に供給し、前記第１優先順位が、それよりも
    優先順位が低いと当該中央処理装置がサービスをしない
    ところの最低割込み優先順位を表す、中央処理装置；な
    らびに前記通信バスに結合されたダイレクト・メモリ・
    アクセス制御装置（１２）であり、前記メモリへのアク
    セスを制御し、前記優先バス割込み信号の受信に応じて
    前記の制御中に通信バスの制御権を選択的に開放し、 第２優先順位信号を供給する出力を有する記憶手段（３
    １）であり、前記第２優先順位が、それよりも優先順位
    が低いと当該ダイレクト・メモリ・アクセス制御装置が
    通信バスの制御権を解放しないところの最低バス優先順
    位を表す、記憶手段（３１）、および前記優先バス割込
    み信号を受信するために前記通信バスに結合された第１
    入力と、前記第２優先順位信号を受信するために前記記
    憶手段の出力に結合された第２入力と、受信した優先バ
    ス割込み信号と前記第２優先順位信号とを比較して前記
    第２優先順位信号が前記受信した優先バス割込み信号よ
    り優先順位が低いことを検出したことに応答して通信バ
    ス開放信号を供給する出力と、を有するコンパレータ
    （３０）、 から成るダイレクト・メモリ・アクセス制御装置（１
    ２）； から構成されることを特徴とするデータ処理システム。
  2. 【請求項２】 データ処理システム（１０）において、
    優先割込み要求に応答して通信バスの制御権を変更する
    ための方法であって： 通信バス（１４）を提供する段階； 中央処理装置（１１）、メモリ（１３）、ダイレクト・
    メモリ・アクセス制御装置（１２）および少なくとも１
    つの周辺装置（１６）を通信バスに結合する段階； 前記周辺装置から前記中央処理装置への優先割込み要求
    信号を生成して通信する段階であり、前記割込み要求信
    号が前記中央処理装置による前記周辺装置へのサービス
    を要求する、ところの段階； 前記割込み要求信号の第１優先順位と前記中央処理装置
    内の記憶装置（２１）内に記憶された第２優先順位との
    比較により、前記中央処理装置において前記割込み要求
    信号を評価し、それに応じて優先バス割込み信号を前記
    ダイレクト・メモリ・アクセス制御装置（１２）に通信
    する段階であり、前記優先バス割込み信号がすでに中央
    処理装置が受信したがまだサービスされていない割込み
    要求の中で最高の優先順位を表す、ところの段階；なら
    びに前記優先バス割込み信号が所定の第３優先順位以上
    の優先順位を有するときに限り、前記ダイレクト・メモ
    リ・アクセス制御装置の前記通信バスへのアクセスを妨
    げることによって、前記中央処理装置が前記周辺装置に
    サービスすることを可能にする段階； から構成されることを特徴とする方法。
JP41819390A 1989-12-27 1990-12-26 データ処理システムにおける通信バス制御装置およびバス制御方法 Expired - Lifetime JP3284311B2 (ja)

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