JPH09330293A

JPH09330293A - バスリトライ装置

Info

Publication number: JPH09330293A
Application number: JP14775196A
Authority: JP
Inventors: Takayuki Shimamura; 貴之島村; Akira Kabemoto; 章河部本; Hirohide Sugawara; 博英菅原; Junji Nishioka; 潤治西岡; Takasato Sasaki; 崇諭佐々木; Satoshi Shinohara; 聡篠原; Youzou Nakayama; 陽象中山; Jun Sakurai; 潤桜井; Naohiro Shibata; 直宏柴田; Toshiyuki Muta; 俊之牟田
Original assignee: Fujitsu Ltd; PFU Ltd
Current assignee: Fujitsu Ltd; PFU Ltd
Priority date: 1996-06-11
Filing date: 1996-06-11
Publication date: 1997-12-22

Abstract

(57)【要約】【課題】複数のＣＰＵがバス上に接続されているとき、
同一アドレスアクセス要求時に対するその固定優先順位
を変更することなく、アクセスを略平等化して優先順位
の低いものに対してもアクセス可能とすること。【解決手段】複数のＣＰＵ＃１〜＃４がバス１０に接続
され、バスマスタの調停がフェアネス方式で行われるデ
ータ処理装置のバスリトライ装置において、各ＣＰＵに
リトライを行うリトライ手段１〜４と、バス使用権の調
停を行うアービター５〜８を設け、前記リトライ手段１
〜４には、リトライタイミングをダイナミックに可変す
るダイナミック可変手段１−１〜４−１を設け、同一ア
ドレスのアクセスを複数のＣＰＵが競合したとき、バス
マスタ以外のＣＰＵはビジーによるリトライ指示により
リトライを行う場合、前記ダイナミック可変手段の出力
タイミングを可変制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数のＣＰＵがバス
上に接続されており、メモリの同一アドレスに対してア
クセス競合を生じたときのバスアービトレーション方式
がフェアネス方式であるデータ処理装置におけるバスリ
トライ装置に係り、特にバスアービタの調整論理を変更
することなく、優先順位の低いものに対しても容易にア
クセス可能としたものである。

【０００２】

【従来の技術】例えば、図４に示す如く、主記憶装置４
０とＣＰＵ（中央処理装置）＃１〜ＣＰＵ＃４をバス４
１に共通接続したデータ処理装置において、ＣＰＵ＃１
のアクセス先と同一アドレスの主記憶装置４０に対して
他のＣＰＵ＃２〜ＣＰＵ＃４がアクセスする場合、図５
に示す如き制御が行われる。

【０００３】即ち、前記アクセス要求は、図５における
タイミングＡにおいて、各ＣＰＵ＃１〜ＣＰＵ＃４から
のアクセス要求に対する調停が行われる。この場合、優
先順位をＣＰＵ＃１＞ＣＰＵ＃２＞ＣＰＵ＃３＞ＣＰＵ
＃４＞とすれば、優先順位のもっとも高いＣＰＵ＃１に
対してバス使用権が与えられ、他のアクセス要求に対し
てはビジーが通知される。なお図５において横軸はタイ
ミングを示す。

【０００４】図４に示すデータ処理装置は、各ＣＰＵ＃
１〜ＣＰＵ＃４のそれぞれにアービター６１〜６４が設
けられた、分散アービトレーション方式で構成されてい
る。そして各ＣＰＵとも個別にリクエスト出力線（図示
省略）を持ち、自分のリクエスト出力が他のＣＰＵに受
信できるように構成されている。

【０００５】図５に示す例では、タイミングＡにおい
て、各ＣＰＵ＃１〜ＣＰＵ＃４ではそれぞれアービター
６１〜６４が調停動作を行い、ＣＰＵ＃１が使用権を得
る。図５に示すＡ〜Ｔ₀間の＃１は、ＣＰＵ＃１がバス
マスタであることを示す。そしてＣＰＵ＃１はこの使用
権の獲得により、競合者であるＣＰＵ＃２、ＣＰＵ＃
３、ＣＰＵ＃４に対して順次ビジーを通知する。これに
よりＣＰＵ＃２〜ＣＰＵ＃４から出力されたバスリクエ
スト・コマンドはキャンセルされる。図５はこのような
フェアネス方式を示すものであり、タイミングＴ₀〜Ｔ
₃における×印はビジー通知によるこのコマンドのキャ
ンセルを示す。

【０００６】ＣＰＵ＃２では、タイミングＴ₁におい
て、コマンドのキャンセルを認識し、再発行の準備を行
い、タイミングＴ₅においてリトライのバスリクエスト
をリトライ部５２から出力する。同様にＣＰＵ＃３では
タイミングＴ₂においてコマンドのキャンセルを認識し
タイミングＴ₆においてリトライのバスリクエストをリ
トライ部５３から出力し、ＣＰＵ＃４ではタイミングＴ
₇においてリトライのバスリクエストをリトライ部５４
から出力する。そして調停タイミングであるタイミング
Ｔ₈において、今度は、前記優先順位により、ＣＰＵ＃
２がバスマスタとなり、ＣＰＵ＃２はＣＰＵ＃３、ＣＰ
Ｕ＃４に対して順次ビジーを通知し、バスリクエスト・
コマンドをキャンセルする。

【０００７】この間に、タイミングＴ₁₀において、ＣＰ
Ｕ＃１が再びバスリクエスト・コマンドを出力すると、
タイミングＴ₁₄、Ｔ₁₅でそれぞれＣＰＵ＃３、ＣＰＵ＃
４がリトライのバスリクエストを出力しても、調停タイ
ミングであるタイミングＴ₁₆にて調停が行われ、前記優
先順位によりＣＰＵ＃１が再びバスマスタとなる。

【０００８】このように、従来では、あるバスマスタと
同一のメモリ又はキャッシュアドレスに対して、他のＣ
ＰＵがアクセスしようとした場合、バスマスタのＣＰＵ
の使用権獲得により、このＣＰＵから他のＣＰＵはビジ
ーを通知され、リトライ指示を受ける。ところがこのリ
トライ指示を受けたＣＰＵは、ある決まったタイミング
でリトライのバスリクエストを出し、バス使用権を獲得
しようとするが、フェアネスサイクル内でのバスマスタ
の決定は予め定められた固定優先で決まる。

【０００９】また、一度前回にバス使用権を獲得した優
先順位の高いＣＰＵも、次のフェアネスサイクルで、同
一アドレスに対してアクセス要求を出力することがあ
る。

【００１０】

【発明が解決しようとする課題】このようにバス使用権
を獲得できなかったＣＰＵはリトライを繰り返して出力
するが、前述のように、優先順位の高いＣＰＵのアクセ
ス要求と競合することがあり、優先順位の低いＣＰＵは
それぞれのフェアネスサイクルで負けてしまい、結局バ
ス使用権の獲得できない状態が発生する。

【００１１】従来はフェアネスサイクル内での優先順位
の平等の調整としてラウンドロビン方式があるが、この
方式はバス使用権を獲得したバスマスターの優先順位を
最後位に切換えるため、高周波数で動作するバスマスタ
の切換えを所定の時間内で行うことがむづかしく、しか
も回路構成が複雑でなおかつマスターの数が多くなると
ゲート数が大きくなるという問題が存在する。

【００１２】従って本発明の目的は、同一アドレスに対
して複数のＣＰＵからアクセス要求が行われても、リト
ライする際に各ＣＰＵのバスリクエストのタイミングを
ダイナミックに可変にすることにより、すべてのＣＰＵ
に対して略平等にバス使用権を与えることができるバス
リトライ装置を提供することである。

【００１３】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、図１（Ａ）に示す如く、ＣＰＵ＃１〜
ＣＰＵ＃４の如きバスマスタと主記憶装置９をバス１０
に共通に接続したデータ処理装置において、ＣＰＵ＃１
〜ＣＰＵ＃４にそれぞれリトライ部１〜４とアービター
５〜８を設けるとともに、リトライ部１〜４に、後述詳
記するダイナミック可変部１−１〜４−１を設ける。こ
れらダイナミック可変部１−１〜４−１は、図１（Ｂ）
に示す如く、ビジーリトライに基づき、リトライ・タイ
ミング数を変更するものである。

【００１４】この例では、各ＣＰＵのリトライ・サイク
ルは最低５サイクルのリトライ期間を持つ場合であるの
で、ＣＰＵ＃１のダイナミック可変部１−１は、ビジー
リトライに基づき、そのリトライ・サイクル数が５→６
→７→８→５・・・と変化し、ＣＰＵ＃４のダイナミッ
ク可変部４−１は、ビジーリトライに基づきリトライ・
サイクル数が８→５→６→７→８・・・と変化する。図
示省略したＣＰＵ＃２のダイナミック可変部及びＣＰＵ
＃３のタイナミック可変部も、図１（Ｂ）に示す如く、
１回目の初期値からそれぞれ同様に変化する。

【００１５】従って、図１（Ｃ）のタイミングＴ₁に示
す如く、ＣＰＵ＃１〜ＣＰＵ＃４からの主記憶装置９の
同一アドレスに対するアクセス要求があり、タイミング
Ｔ₂で調停を行いＣＰＵ＃１がバス使用権を獲得する
と、ＣＰＵ＃１からＣＰＵ＃２、ＣＰＵ＃３、ＣＰＵ＃
４に対しそれぞれタイミングＴ₃、Ｔ₄、Ｔ₅におい
て、ビジーを出力する。図１（Ｃ）の×印はこのビジー
通知によりバスリクエスト・コマンドがキャンセルされ
たことを示す。なお図１（Ｃ）において、各タンミング
サイクルはリトライサイクルと一致している。

【００１６】このビジー通知により、ＣＰＵ＃２では、
図１（Ｂ）の１回目に示す如く、６タイミング後、つま
り図１（Ｃ）に示す、タイミングＴ₁₀において、そのリ
トライ部がリトライのバスリクエストを出力し、ＣＰＵ
＃３では、７リトライ・タイミング後のタイミングＴ₁₂
においてリトライのバスリクエストを出力し、ＣＰＵ＃
４では８リトライ・サイクル後のタイミングＴ₁₄におい
てリトライのバスリクエストを出力する。

【００１７】ＣＰＵ＃２の前記バスリクエストはタイミ
ングＴ₁₁において調停が行われるが、このとき他のＣＰ
Ｕから同一アドレスに対するバスリクエストがないの
で、競合は生せず、ＣＰＵ＃２はバス使用権を獲得でき
る。

【００１８】またＣＰＵ＃３の前記バスリクエストはタ
イミングＴ₁₃において調停が行われるが、このとき他の
ＣＰＵから同一アドレスに対するバスリクエストがない
ので競合は生せず、ＣＰＵ＃３はバス使用権を獲得でき
る。

【００１９】さらにＣＰＵ＃４の前記バスリクエストは
タイミングＴ₁₅において調停が行われるが、これまた他
のＣＰＵから同一アドレスに対するバスリクエストがな
いので競合は生せず、ＣＰＵ＃４はバス使用権を獲得で
きる。

【００２０】そして時刻Ｔ₁₅において再び最優先順位の
ＣＰＵ＃１からバスリクエストが出力されタイミングＴ
₂₀にて調停が行われ、ＣＰＵ＃１がバス使用権を得るこ
とができる。

【００２１】このようにして調停回路を変更することな
く、リトライ・タイミングをずらし、またそのリトライ
・タイミングを可変にすることにより、各ＣＰＵから出
力されるバスリクエストのタイミングをリトライ毎にず
らすことができ、優先順位の低い、ＣＰＵ＃４でもバス
使用権を略平等に獲得できる。

【００２２】

【発明の実施の形態】本発明の一実施の形態を図１、図
２、図３に基づき説明する。図１は本発明の概略説明
図、図２は本発明のダイナミック可変部の一例を示す詳
細図、図３は本発明の動作説明図である。

【００２３】図１（Ａ）において、１はＣＰＵ＃１のリ
トライ部、４はＣＰＵ＃４のリトライ部、５はＣＰＵ＃
１のアービター、８はＣＰＵ＃４のアービター、９は主
記憶装置、１０はバスである。図１（Ａ）では説明簡略
のため、ＣＰＵ＃２、ＣＰＵ＃３については図示省略し
ているが、ＣＰＵ＃２、ＣＰＵ＃３も、それぞれＣＰＵ
＃１、ＣＰＵ＃４と同様に構成され、それぞれリトライ
部、アービターを具備している。

【００２４】ＣＰＵ＃１のリトライ部１は、アクセス要
求に対して他のＣＰＵが使用中等のため、ビジーが伝達
されたとき、これに基づきリトライを行うものであり、
図２（Ａ）により後述詳記するダイナミック可変部１−
１を具備する。

【００２５】ＣＰＵ＃４のリトライ部４は、前記リトラ
イ部１と同様にリトライを行うものであり、図２（Ｄ）
により後述詳記するダイナミック可変部１−４を具備す
る。図示省略したＣＰＵ＃２、ＣＰＵ＃３のリトライ部
にも、図２（Ｂ）、（Ｃ）により説明するダイナミック
可変部１−２、１−３を具備する。

【００２６】ＣＰＵ＃１のアービター５は、ＣＰＵ＃１
がバス使用権獲得のためリクエストを発行したとき、同
一アドレスに対する他のＣＰＵからの競合が存在した場
合、優先順位に応じてバス使用権獲得のための調停を行
うものである。この例では、優先順位は番号の若い順
位、即ち＃１＞＃２＞＃３＞＃４により優先順位が与え
られている。

【００２７】ＣＰＵ＃４のアービター８は、前記アービ
ター５と同様に、同一アドレスに対するリクエストにつ
いて他のＣＰＵとの競合が存在した場合、同じ優先順位
に基づく調停を行うものである。

【００２８】図示省略したＣＰＵ＃２、ＣＰＵ＃３に
も、同様にアービターが具備されている。ＣＰＵ＃１の
ダイナミック可変部１−１は、自ＣＰＵ＃１からのリク
エストに対してビジー応答が他のＣＰＵから伝達された
とき、リトライ・タイミングをダイナミックに可変する
ものであり、図２（Ａ）に示す如く、４サイクルタイマ
１１−１、遅延用のフリップ・フロップ（以下ＦＦとい
う）１２−１、１３−１、１４−１、１５−１、アンド
ゲート１６−１、１７−１、１８−１、１９−１、マル
チプレクサ２０−１、カウンタ２１−１、レジスタ２２
−１等を具備する。

【００２９】図１（Ａ）では図示省略したＣＰＵ＃２の
ダイナミック可変部１−２は、ＣＰＵ＃１のダイナミッ
ク可変部１−１と同じく、自ＣＰＵ＃２からのリクエス
トに対してビジー応答が他のＣＰＵから伝達されたと
き、リトライ・タイミング数をダイナミックに可変にす
るものであり、図２（Ｂ）に示す如く、４サイクルタイ
マ１１−２、遅延用のＦＦ１２−２、１３−２、１４−
２、１５−２、アンドゲート１６−２、１７−２、１８
−２、１９−２、マルチプレクサ２０−２、カウンタ２
１−２、レジスタ２２−２等を具備する。

【００３０】同じく図１（Ａ）では図示省略したＣＰＵ
＃３のダイナミック可変部１−３は前記ダイナミック可
変部１−１、１−２と同様に動作するものであり、図２
（Ｃ）に示す如く、４サイクルタイマ１１−３、遅延用
のＦＦ１２−３、１３−３、１４−３、１５−３、アン
ドゲート１６−３、１７−３、１８−３、１９−３、マ
ルチプレクサ２０−３、カウンタ２１−３、レジスタ２
２−３等を具備する。

【００３１】そしてＣＰＵ＃４のダイナミック可変部１
−４は、前記ダイナミック可変部１−１、１−２、１−
３と同様に動作するものであり、図２（Ｄ）に示す如
く、４サイクルタイマ１１−４、遅延用のＦＦ１２−
４、１３−４、１４−４、１５−４、アンドゲート１６
−４、１７−４、１８−４、１９−４、マルチプレクサ
２０−４、カウンタ２１−４、レジスタ２２−４等を具
備する。

【００３２】これらの各ダイナミック可変部１−１〜１
−４は同一構成であり、カウンタ２１−１〜２１−４の
初期設定値を除いて同一であるので、図２（Ａ）に示す
ダイナミック可変部１−１に基づきその共通的な動作に
ついて説明する。

【００３３】４サイクルタイマ１１−１は、ビジー信号
が伝達されたとき動作して４リトライ・タイミング後に
信号「１」を出力する。この４サイクルタイマ１１より
出力された信号「１」は次のリトライ・タイミングでＦ
Ｆ１２−１にセットされる。すなわち、４サイクルタイ
マ１１−１にビジー信号が伝達されてから５リトライ・
タイミング後にＦＦ１２−１に信号「１」が保持され
る。

【００３４】もし、マルチプレクサ２０−１より信号
「０」が出力されていれば、この信号「０」がアンドゲ
ート１６−１、１７−１、１８−１、１９−１の各イン
バータ端子に入力されるので、これらアンドゲート１６
−１〜１９−１はいずれもオン状態にある。したがっ
て、６リトライ・タイミング後にＦＦ１３−１に信号
「１」がセットされ、７リトライ・タイミング後にＦＦ
１４−１に信号「１」がセットされ、８リトライ・タイ
ミング後にＦＦ１５−１に信号「１」がセットされる。
図２（Ａ）の各ＦＦ上のマル付き数字は、ビジー信号が
伝達された後に、そのＦＦに信号「１」が伝達されるま
でのリトライ・タイミング数を示している。

【００３５】マルチプレクサ２０−１はレジスタ２１−
１から伝達される選択信号によりＦＦ１２−１、１３−
１、１４−１、１５−１のいずれかにセットされた信号
をリトライパルス信号ｒｔｐとして選択出力するもので
ある。レジスタ２２−１に「００」が記入されるときマ
ルチプレクサ２０−１はＦＦ１２−１にセットされた信
号を出力し、レジスタ２２−１に「０１」が記入される
ときマルチプレクサ２０−１はＦＦ１３−１にセットさ
れた信号を出力し、「１０」、「１１」が記入されると
きマルチプレクサ２０−１はＦＦ１４−１、１５−１に
記入された信号をリトライパルス信号ｒｔｐとして選択
出力する。

【００３６】カウンタ２１−１は初期値「００」から
「０１」、「１０」、「１１」と順次出力するものであ
る。このカウンタ２１−１は、他のＣＰＵよりビジーに
よるリトライ指示を受けたとき、カウントアップする。
従って、例えば初期値「００」において、ビジー通知を
受けたとき、「０１」をカウントアップする。

【００３７】カウンタ２１−１は、図１（Ａ）に示す如
く、バスマスタになりうるＣＰＵ等の数が４の例であ
り、もしバスマスタの数が３或いは５のように異なる場
合には、それに応じてカウンタのカウント値も「１０」
或いは「１００」までカウントするように適宜変更され
るものである。

【００３８】カウンタ２１−１の出力は前記の如く、レ
ジスタ２２−１に保持されてマルチプレクサ２０−１の
選択信号となるので、カウンタ２１−１が「００」を出
力するときは、ＦＦ１２−１に信号「１」がセットされ
たとき、マルチプレクサ２０−１がリトライパルス信号
ｒｔｐを出力する。そしてこのＦＦ１２−１に信号
「１」がセットされるのは、前記の如く、ビジー信号が
伝達されてから５リトライ・タイミング後であるので、
カウンタ２１−１が「００」を出力しているとき、マル
チプレクサ２０−１からリトライパルス信号ｒｔｐが出
力されるのは５リトライ・タイミング後である。同様に
してカウンタ２１−１が「０１」を出力しているとき、
マルチプレクサ２０−１からリトライパルス信号ｒｔｐ
が出力されるのは、ビジー信号が伝達されてから６リト
ライ・タイミング後である。

【００３９】同様にしてカウンタ２１−１が「１０」又
は「１１」を出力しているとき、マルチプレクサ２０−
１からリトライパルス信号ｒｔｐが出力されるのは、ビ
ジー信号が伝達されてから７又は８リトライ・タイミン
グ後である。そしてカウンタ２１−１が「１１」を出力
しているときに、ビジー信号が伝達されると「００」と
なり、マルチプレクサ２０−１からリトライパルス信号
ｒｔｐが出力されるのは再び５リトライ・タイミング後
となる。このようにして、マルチプレクサ２０−１から
リトライパルス信号ｒｔｐが出力されるタイミングがビ
ジー信号によりダイナミックに可変される。

【００４０】図２（Ｂ）に示すＣＰＵ＃２のダイナミッ
ク可変部１−２も、前記図２（Ａ）に示すＣＰＵ＃１の
ダイナミック可変部１−１と同様に動作するものである
が、カウンタ２１−２の初期値が「０１」にセットされ
ている。

【００４１】また図２（Ｃ）に示すＣＰＵ＃３のダイナ
ミック可変部１−３も、前記図２（Ａ）、（Ｂ）に示す
ＣＰＵ＃１、＃２のダイナミック可変部１−１、１−２
と同様に動作するものであるが、カウンタ２１−３の初
期値が「１０」にセットされている。

【００４２】図２（Ｄ）に示すＣＰＵ＃４のダイナミッ
ク可変部１−４も、前記図２（Ａ）、（Ｂ）、（Ｃ）に
示すＣＰＵ＃１、＃２、＃３のダイナミック可変部１−
１、１−２、１−３と同様に動作するものであるが、カ
ウンタ２１−４の初期値が「１１」にセットされてい
る。

【００４３】なお、これらカウンタ２１−１〜２１−４
の初期値は、例えばシステムを構成するとき、マニアル
等の適宜手段で設定されるものである。本発明の一実施
の形態の動作を図３に示す動作説明図にもとづき説明す
る。なお図３は、最初ＣＰＵ＃１〜＃４からの同一アド
レスに対するアクセス要求をタイミングＴ₂で調停をと
ってＣＰＵ＃１に対してバス使用権が付与され、次にＣ
ＰＵ＃２のリクエスト処理、及びＣＰＵ＃３のリクエス
ト処理で時間がかかり、タイミングＴ₁₅で調停をとって
ＣＰＵ＃２に対してバス使用権が与えられ、さらにその
次にＣＰＵ＃４、ＣＰＵ＃３にそれぞれバス使用権が与
えられた例である。

【００４４】初めに図３のタイミングＴ₁に示す如く、
ＣＰＵ＃１〜ＣＰＵ＃４から主記憶装置９の同一アドレ
スに対してアクセス要求があり、タイミングＴ₂で各ア
ービターにより調停が行われ、前記優先順位によりＣＰ
Ｕ＃１に対しバス使用権が与えられると、ＣＰＵ＃１か
らＣＰＵ＃２、ＣＰＵ＃３及びＣＰＵ＃４に対して順次
ビジーを出力する。このビジー信号は、タイミング
Ｔ₄、Ｔ₅、Ｔ₆において各ＣＰＵ＃２〜ＣＰＵ＃４で
受信される。図３の×印はこのビジー通知によりリクエ
スト・コマンドがキャンセルされたことを示す。

【００４５】このとき、ＣＰＵ＃２のカウンタ２１−２
は「０１」を出力してこれがレジスタ２２−２に記入さ
れているので、ビジー信号を受信後の６リトライ・タイ
ミング経過したタイミングＴ₁₀においてＦＦ１３−２に
信号「１」が記入されたときマルチプレクサ２０−２か
らリトライ・パルス信号ｒｔｐ「１」が出力され、これ
によりリクエスト・コマンドが再び出力される。従っ
て、ＣＰＵ＃２はリトライ部１からタイミングＴ₁₀にお
いて、リトライのリクエスト・コマンドが出力される。
そして前記リトライ・パルス信号ｒｔｐ「１」により、
カウンタ２０−２はカウントアップして、今度は「１
０」を出力し、レジスタ２１−２には「１０」が記入さ
れる。またこのリトライ・パルス信号ｒｔｐ「１」はア
ンドゲート１６−２〜１９−２の否定入力端子に伝達さ
れこれによりアンドゲート１６−２〜１９−２から
「０」が出力されるのでＦＦ１２−２〜１５−２はリセ
ットされる。

【００４６】ＣＰＵ＃３は、タイミングＴ₅においてビ
ジー信号を受信したとき、カウンタ２０−３は「１０」
を出力しており、これがレジスタ２１−３に記入されて
いるので、前記タイミングＴ₅から７リトライ・タイミ
ング経過したタイミングＴ₁₂において、ＦＦ１４−３に
信号「１」が記入されたとき、マルチプレクサ２０−３
からリトライ・パルス信号ｒｔｐ「１」が出力され、こ
れによりリクエスト・コマンドが再び出力される。そし
てこのリトライ・パルス信号ｒｔｐ「１」によりカウン
タ２１−３はカウントアップして、今度は「１１」を出
力し、レジスタ２１−３には「１１」が記入される。こ
のリトライ・パルス信号ｒｔｐ「１」はアンドゲート１
６−３〜１９−３の否定入力端子に印加されるのでアン
ドゲート１６−３〜１９−３から「０」が出力され、Ｆ
Ｆ１２−３〜１５−３はリセットされる。

【００４７】ＣＰＵ＃４は、タイミングＴ₆においてビ
ジー信号を受信したとき、カウンタ２０−４は「１１」
を出力しており、これがレジスタ２１−４に記入されて
いるので、前記タイミングＴ₆から８リトライ・タイミ
ング経過したタイミングＴ₁₄において、ＦＦ１５−４に
信号「１」が記入されたとき、マルチプレクサ２０−４
からリトライ・パルス信号ｒｔｐ「１」が出力され、こ
れによりリクエスト・コマンドが再び出力される。そし
てこのリトライ・パルス信号ｒｔｐ「１」によりカウン
タ２１−４はカウントアップして、今度は「００」を出
力し、レジスタ２２−４には「００」が記入される。こ
のリトライ・パルス信号ｒｔｐ「１」はアンドゲート１
６−４〜１９−４の否定入力端子に印加されるのでアン
ドゲート１６−４〜１９−４から「０」が出力され、Ｆ
Ｆ１２−４〜１５−４はリセットされる。

【００４８】これらＣＰＵ＃２〜ＣＰＵ＃４からの前記
各リクエストはタイミングＴ₁₅で調停が行われ、前記優
先順位によりＣＰＵ＃２がバス使用権を獲得する。これ
によりＣＰＵ＃２は、ＣＰＵ＃３及びＣＰＵ＃４に対し
て順次ビジー信号を出力する。このビジー信号は、タイ
ミングＴ₁₇、Ｔ₁₈においてＣＰＵ＃３、ＣＰＵ＃４で受
信される。図３の×印はこのビジー通知によりリクエス
ト・コマンドがキャンセルされたことを示す。

【００４９】このとき、ＣＰＵ＃３では、カウンタ２１
−３が「１１」を出力し、これがレジスタ２２−３に記
入されているので、タイミングＴ₁₇より８リトライ・タ
イミング経過したタイミングＴ₂₅においてＦＦ１５−３
に信号「１」が記入されたとき、マルチプレクサ２０−
３よりリトライ・パルス信号ｒｔｐ「１」が出力され、
リトライ・コマンドが再び出力されることになる。

【００５０】しかしＣＰＵ＃４では、前記の如く、カウ
ンタ２１−４が「００」を出力してこれがレジスタ２２
−４に記入されているので、タイミングＴ₁₈から５リト
ライ・タイミング経過したタイミングＴ₂₃においてＦＦ
１２−４に信号「１」が記入されたとき、マルチプレク
サ２０−４よりリトライ・パルス信号ｒｔｐ「１」が出
力され、リトライ・コマンドが再び出力されることにな
る。すなわち、ＣＰＵ＃３のリトライ・コマンドよりも
ＣＰＵ＃４のリトライ・コマンドが先に出力されること
になる。

【００５１】そして、このＣＰＵ＃４のリトライ・コマ
ンドがタイミングＴ₂₄で調停が行われるが、このとき優
先順位の高い他のＣＰＵからのリトライ・コマンドが出
力されていないため、ＣＰＵ＃４がバス使用権を得るこ
とになる。それからタイミングＴ₂₆で調停が行われ、Ｃ
ＰＵ＃３がバス使用権を得ることになる。

【００５２】このように、リトライ・タイミング数をビ
ジーのものに対してダイナミックに変更できるので、優
先順位の高いものにバス使用権が集中し低位のものが使
用できないという不公平を大きく改善することができ
る。

【００５３】ところで、例えばＣＰＵ＃２がコマンドを
先に発行して、これと同一アドレスに対し後からＣＰＵ
＃１がアクセス要求を行うとき、ＣＰＵ＃２における前
記コマンドの処理が長引くと、ＣＰＵ＃１のこのアクセ
ス要求に対してはビジーが通知される。このようなとき
ＣＰＵ＃１では、カウンタがカウントアップし、リトラ
イサイクルがダイナミックに変更されることになる。

【００５４】前記実施の形態ではマスタの数が４の例に
ついて説明し、またリトライ期間が最低５サイクル持つ
例について説明したが、本発明は勿論これらに限定され
るものではない。

【００５５】また前記実施の形態ではバスがスプリット
・プロトコルバスの例について説明したが、本発明は勿
論これに限定されるものではなく、インターロック・プ
ロトコルバスにおいても適用できるものである。

【００５６】本発明では各ＣＰＵにキャッシュを設けて
おき、メモリアクセスに際しキャッシュをアクセスする
ように構成することができる。

【００５７】

【発明の効果】本発明によれば、複数のＣＰＵがバス上
で同一アドレスにアクセスするようなプログラミングさ
れていても、リトライするタイミングをダイナミックに
可変することができ、これによりあるＣＰＵがフェアネ
スサイクル中の固定優先順位で全敗してバスのアクセス
権を獲得できなくなるような状況は発生しなくなり、ほ
ぼ平等にバスの使用権を獲得することができる。

【００５８】本発明によればＦＦの如き複数段のデータ
保持手段と、マルチプレクサと、カウンタで簡単にダイ
ナミック可変手段を構成することができた。本発明によ
れば、スプリット・プロトコルバスのＣＰＵに対して、
固定優先順位の低いものについてもバスのアクセス権を
ほぼ平等に獲得することができる。

【図面の簡単な説明】

【図１】本発明の概略説明図である。

【図２】本発明のダイナミック可変部の一例を示す詳細
図である。

【図３】本発明の動作説明図の一例である。

【図４】従来例である。

【図５】従来の動作説明図である。

【符号の説明】

１リトライ部１−１ダイナミック可変部４リトライ部４−１ダイナミック可変部５アービター８アービター９主記憶装置１０バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者河部本章神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者菅原博英神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者西岡潤治神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者佐々木崇諭神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者篠原聡神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者中山陽象石川県河北郡宇ノ気町字宇野気ヌ98番地の２株式会社ピーエフユー内 (72)発明者桜井潤宮城県仙台市青葉区一番町１丁目２番25号富士通東北ディジタル・テクノロジ株式会社内 (72)発明者柴田直宏神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者牟田俊之神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のＣＰＵがバスに接続され、バスマス
タの調停がフェアネス方式で行われるデータ処理装置の
バスリトライ装置において、各ＣＰＵにリトライを行うリトライ手段と、バス使用権
の調停を行うアービターを設け、前記リトライ手段には、リトライタイミングをダイナミ
ックに可変するダイナミック可変手段を設け、同一アドレスのアクセスを複数のＣＰＵが競合したと
き、バスマスタ以外のＣＰＵはビジーによるリトライ指
示によりリトライを行う場合、前記ダイナミック可変手
段の出力タイミングを可変制御することを特徴とするバ
スリトライ装置。
【請求項２】前記ダイナミック可変手段は、複数段のデ
ータ保持手段と、このデータ保持手段の保持信号を選択
的に出力するマルチプレクサと、このマルチプレクサに
対する選択制御信号を出力するカウンタを具備したこと
を特徴とする請求項１記載のバスリトライ装置。
【請求項３】前記バスがスプリット・プロトコルバス接
続されていることを特徴とする請求項１記載のバスリト
ライ装置。