JPS6059464A - バスリクエスト制御方式 - Google Patents
バスリクエスト制御方式Info
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- JPS6059464A JPS6059464A JP16780483A JP16780483A JPS6059464A JP S6059464 A JPS6059464 A JP S6059464A JP 16780483 A JP16780483 A JP 16780483A JP 16780483 A JP16780483 A JP 16780483A JP S6059464 A JPS6059464 A JP S6059464A
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- Japan
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- bus
- circuit
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- dma
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバス９ク工スト制御方式に関し、特に複数のＤ
ＭＡ回路からのバス専有リクエストのスキャンを行いバ
ス上での競合を回避させる機能金有するバスリクエスト
制御方式に関する。
ＭＡ回路からのバス専有リクエストのスキャンを行いバ
ス上での競合を回避させる機能金有するバスリクエスト
制御方式に関する。
従来のバスリクエスト制御方式においては、全体のスキ
ャン回数に対するＩ）ＭＡ回路からのバス辱有すクエス
ト個個のスキャンの比率はＤＭＡ回路の優先順位に応じ
てハードウェア論理によシ固定的に決まっている。すな
わち、あらかじめ固定的にすべてのＤＭＡ回路からのバ
ス専有リクエスト全均等にスキャンするか、あるいは優
先度の高いＤＭＡ回路からのバス専有リクエストに対す
るスキャンの回数を多く他の優先度の低いものはスキャ
ンの同数を少なくするというように決まっている。従っ
てシステムが構築された後に高速の入出力（以下１１０
）装置全収容するために特定の１）ＭＡ開回路らのバス
専有リクエストのスΦヤン頻度を増やそうと思っても不
可能であった。このため１例えは同一の転送速度を有す
る複数のＩ１０装置が複数のＤＭＡ回路にそれぞれ接続
されているとすると、前記Ｉ１０装置のうちの１′：）
が高速のデータ転送速度金有するＩ１０装置に変更され
たときこのＩ１０装置が接続されて込るＤＭＡ回路から
のバス専有リクエストのスキャンの比率は変わらないの
で、高速のＩ１０装置側ではデータ転送が間にあわずオ
ーバーランやアンダーラン等のエラーが発生する可能性
がある。すなわち。
ャン回数に対するＩ）ＭＡ回路からのバス辱有すクエス
ト個個のスキャンの比率はＤＭＡ回路の優先順位に応じ
てハードウェア論理によシ固定的に決まっている。すな
わち、あらかじめ固定的にすべてのＤＭＡ回路からのバ
ス専有リクエスト全均等にスキャンするか、あるいは優
先度の高いＤＭＡ回路からのバス専有リクエストに対す
るスキャンの回数を多く他の優先度の低いものはスキャ
ンの同数を少なくするというように決まっている。従っ
てシステムが構築された後に高速の入出力（以下１１０
）装置全収容するために特定の１）ＭＡ開回路らのバス
専有リクエストのスΦヤン頻度を増やそうと思っても不
可能であった。このため１例えは同一の転送速度を有す
る複数のＩ１０装置が複数のＤＭＡ回路にそれぞれ接続
されているとすると、前記Ｉ１０装置のうちの１′：）
が高速のデータ転送速度金有するＩ１０装置に変更され
たときこのＩ１０装置が接続されて込るＤＭＡ回路から
のバス専有リクエストのスキャンの比率は変わらないの
で、高速のＩ１０装置側ではデータ転送が間にあわずオ
ーバーランやアンダーラン等のエラーが発生する可能性
がある。すなわち。
複数の低速のＩ１０装置に接続されたｌ）ＭＡ開回路ら
のバス専有リクエストが同時に発生した場合、そのバス
専有リクエストｔ−順次スキャンしリクエストの受付は
及びデータ転送を行りている間に高速Ｉ１０装置に接続
されているＩ）ＭＡ開回路らのバス専有リクエストは受
け付けられないことになυＩ／Ｕ装置側でエラーが発生
する仁とになる。
のバス専有リクエストが同時に発生した場合、そのバス
専有リクエストｔ−順次スキャンしリクエストの受付は
及びデータ転送を行りている間に高速Ｉ１０装置に接続
されているＩ）ＭＡ開回路らのバス専有リクエストは受
け付けられないことになυＩ／Ｕ装置側でエラーが発生
する仁とになる。
従って従来のハードウェア論理によるバス専有リクエス
トのスキャンの固定割付けでは、ハードディスク装置等
の非常に高速なデータ転送金必要とするＩ１０装置ｔシ
ステムに新たに付加するときエラーが発生する恐れがあ
るという欠点があった。
トのスキャンの固定割付けでは、ハードディスク装置等
の非常に高速なデータ転送金必要とするＩ１０装置ｔシ
ステムに新たに付加するときエラーが発生する恐れがあ
るという欠点があった。
本発明の目的は、バス専有リクエストスキャン回路の複
数のＤＭＡ回路からの個個のバス専有リクエストのスキ
ャン比率をプロセッサのｔｌｔｌＪ 御により可変とす
ることによって、つま、９１）ＭＡ開回路接続されてい
るＩ１０装置が高速化烙れた場合や高速データ転送を必
要とするＩ１０装置全追加する場合に、システムに接続
された複数の１／（Ｊ装置それぞれのデータ転送速度に
あわせて、それぞれのＩ）ＭＡ開回路ら発生するバス専
有リクエスト対応にスキャン比率を変えることｔ可能と
する仁とによシ上記欠点全除去し、従来方式では不可能
であった高速Ｉ１０装置の追加あるいは１１０装誼の関
速化葡可能ならしめたバスリクエスト１ｂｌＪ御方式全
提供することにある。
数のＤＭＡ回路からの個個のバス専有リクエストのスキ
ャン比率をプロセッサのｔｌｔｌＪ 御により可変とす
ることによって、つま、９１）ＭＡ開回路接続されてい
るＩ１０装置が高速化烙れた場合や高速データ転送を必
要とするＩ１０装置全追加する場合に、システムに接続
された複数の１／（Ｊ装置それぞれのデータ転送速度に
あわせて、それぞれのＩ）ＭＡ開回路ら発生するバス専
有リクエスト対応にスキャン比率を変えることｔ可能と
する仁とによシ上記欠点全除去し、従来方式では不可能
であった高速Ｉ１０装置の追加あるいは１１０装誼の関
速化葡可能ならしめたバスリクエスト１ｂｌＪ御方式全
提供することにある。
本発明によれば、複数のダイレクトメモリアクセス（以
下ＤＭＡ）回路と、該ＤＭＡ回路の制御全行うプロセッ
サと、該プロセッサの動作全規定するプログラム及び前
記複数のＤＭＡ回路が転送するデータ全格納するメモリ
と、前記プロセッサ。
下ＤＭＡ）回路と、該ＤＭＡ回路の制御全行うプロセッ
サと、該プロセッサの動作全規定するプログラム及び前
記複数のＤＭＡ回路が転送するデータ全格納するメモリ
と、前記プロセッサ。
メモＩＪ、 １）ＭＡ回回路後接続てそれら相互間のデ
ータ全転送するためのバスと、前記複数のＤＭＡ回路か
らのデータ転速のためのバス専有リクエストのスキャン
？順次行うとともに複数の１）ＭＡ開回路らバス専有リ
クエストが出たときそのうちの１つ金選択しデータ転送
時の前記バス上でのデータの衝突を回遊式せる機能金有
するバス専有リクエストスキャノ回路とからＪ′ｙ１７
．前記プロセッサから前記バス専イ１リクエストスキャ
ン回路を制御することによシ前記各１）ＭＡ開回路ら出
力されるバス専有リクエストのスキャン頻度金談バス専
有リクエストごとに変更可能とすることに’ｌｆ−徴と
するバスリクエスト制御方式が得らｉＬる。
ータ全転送するためのバスと、前記複数のＤＭＡ回路か
らのデータ転速のためのバス専有リクエストのスキャン
？順次行うとともに複数の１）ＭＡ開回路らバス専有リ
クエストが出たときそのうちの１つ金選択しデータ転送
時の前記バス上でのデータの衝突を回遊式せる機能金有
するバス専有リクエストスキャノ回路とからＪ′ｙ１７
．前記プロセッサから前記バス専イ１リクエストスキャ
ン回路を制御することによシ前記各１）ＭＡ開回路ら出
力されるバス専有リクエストのスキャン頻度金談バス専
有リクエストごとに変更可能とすることに’ｌｆ−徴と
するバスリクエスト制御方式が得らｉＬる。
択Ｖこ図面を参照して本発明について説明する。
第１図は本発明のパスリフニス） ｔｔｉｌＪ御方式の
一笑施例を示すブロック図である。同図において、シス
テムは複数のＤＭＡ回路１０． １１．〜ｌ ｍ。
一笑施例を示すブロック図である。同図において、シス
テムは複数のＤＭＡ回路１０． １１．〜ｌ ｍ。
１ｎと、該ＤＭＡ回路の制御を行うプロセッサ２０と、
該プロセッサ２ｏの動作全規定するプログラム及び前記
複数のＤＭＡ回路１０．〜１ｎが転送するデータを格納
するメモリ３ｏと、前記プロセッサ２０．メモリ３０．
ＤＭＡ回１ｉ’−ＭＩＯ，〜１ｎ相互間のデータを転送
するためのバス４ｏと、ＤＭＡ回路１０．−１ｎからの
バス専有リクエストのスキャン金貨うバス専有リクエス
トスキャン回路５０と、ＤＭＡ回路１０． ｌ １ 、
〜Ｉ Ｉｌｌ、〜１ｎにそれぞれ接続された複数のＩ１
０装置（以下ＩＵＥ）６０，６１．〜６ｍ、６ｎとから
成る。
該プロセッサ２ｏの動作全規定するプログラム及び前記
複数のＤＭＡ回路１０．〜１ｎが転送するデータを格納
するメモリ３ｏと、前記プロセッサ２０．メモリ３０．
ＤＭＡ回１ｉ’−ＭＩＯ，〜１ｎ相互間のデータを転送
するためのバス４ｏと、ＤＭＡ回路１０．−１ｎからの
バス専有リクエストのスキャン金貨うバス専有リクエス
トスキャン回路５０と、ＤＭＡ回路１０． ｌ １ 、
〜Ｉ Ｉｌｌ、〜１ｎにそれぞれ接続された複数のＩ１
０装置（以下ＩＵＥ）６０，６１．〜６ｍ、６ｎとから
成る。
なオハス専有すクエストスキャン回８５（１ｍバス４０
と接続されており、各１）ＭＡＡ路１０．１１゜〜１ｍ
、Ｉｎはそれぞれバスリクエスト線（以下ＢＲＥＱ ）
とパスアクルッジ線（ＪＪ 下ＢｈＣＫ ）Ｋｊ、９．
つまＤ ＢｆＬｇｑ＋ｏ とＢＡＣＫ−＃：０．ＢＲ
ＥＱ＃１とＢＡＣＫ＃：ｔ、 〜ＢＲＥＱ＃ｍとＢＡＣ
Ｋ＃ｍ、ＢＲＥＱ＃ｎ （！：ＢＡＣＫ＃ｎＶＣよＦ）
／＜ス専有すクエストスキャン回路５ｏと接続されて
いる。またバス界有りクエストスキャン回路５ｏとプロ
セッサ２ｏはホールドリクエスト課（以下ＨＲＥＱ）と
ホールドアｌ／レッジ線（以下ＨＡＣＫ）によシ接続さ
れている。
と接続されており、各１）ＭＡＡ路１０．１１゜〜１ｍ
、Ｉｎはそれぞれバスリクエスト線（以下ＢＲＥＱ ）
とパスアクルッジ線（ＪＪ 下ＢｈＣＫ ）Ｋｊ、９．
つまＤ ＢｆＬｇｑ＋ｏ とＢＡＣＫ−＃：０．ＢＲ
ＥＱ＃１とＢＡＣＫ＃：ｔ、 〜ＢＲＥＱ＃ｍとＢＡＣ
Ｋ＃ｍ、ＢＲＥＱ＃ｎ （！：ＢＡＣＫ＃ｎＶＣよＦ）
／＜ス専有すクエストスキャン回路５ｏと接続されて
いる。またバス界有りクエストスキャン回路５ｏとプロ
セッサ２ｏはホールドリクエスト課（以下ＨＲＥＱ）と
ホールドアｌ／レッジ線（以下ＨＡＣＫ）によシ接続さ
れている。
続いて本実施例の動作について説明する。
まず、例えばｌ０Ｅ５ｎでデータの入出力の必要が生じ
たとする。ｌ０ｇ６ｎと対になっているＤＭＡ回路１ｎ
はデータ転送の必要全知らされ、データ転送にあたシバ
ス４ｏの使用全要求するためにＨＲＥＱ＃ｎ ｆイネー
ブルにする。バス専有リクエストスキャン回路５ｏはＢ
ＲＥＱ、４ｔ＝０からＢＲＥＱ＃ｎまでもれなくスキャ
ンを行っているので、 Ｂｌ：ＱＯ１’（ｒスキャンし
た時点でバス専有リクエストがイネーブルになっている
の全発見し、プロセッサ２０にズ１してＨＲＥＱ全イネ
ーブルにすることでバス４０のあけ渡し？要求しそれ以
降のＢ几Ｅ（、ｌのスキャン全一時中断、する。プロセ
ッサ２Ｕｆ１．バス４０の使用を中ルｔしてＨＡ ＣＫ
ｆイネーブルにすることでバス４０のあけ渡しｔバス
専有リクエストスキャン回路５０に知らせる。バス専有
リクエストスキャン回路５０はＢＡＣＫ：＃ｎ、ｆイネ
ーブルにすることでＤＭＡ回路１ｎにバス４０の使用全
許可する。ｌ０Ｅ６ｎとメモリ３０間でバス４０とＤＭ
Ａ回路ｌｎを経由してデータ転送が行われる。
たとする。ｌ０ｇ６ｎと対になっているＤＭＡ回路１ｎ
はデータ転送の必要全知らされ、データ転送にあたシバ
ス４ｏの使用全要求するためにＨＲＥＱ＃ｎ ｆイネー
ブルにする。バス専有リクエストスキャン回路５ｏはＢ
ＲＥＱ、４ｔ＝０からＢＲＥＱ＃ｎまでもれなくスキャ
ンを行っているので、 Ｂｌ：ＱＯ１’（ｒスキャンし
た時点でバス専有リクエストがイネーブルになっている
の全発見し、プロセッサ２０にズ１してＨＲＥＱ全イネ
ーブルにすることでバス４０のあけ渡し？要求しそれ以
降のＢ几Ｅ（、ｌのスキャン全一時中断、する。プロセ
ッサ２Ｕｆ１．バス４０の使用を中ルｔしてＨＡ ＣＫ
ｆイネーブルにすることでバス４０のあけ渡しｔバス
専有リクエストスキャン回路５０に知らせる。バス専有
リクエストスキャン回路５０はＢＡＣＫ：＃ｎ、ｆイネ
ーブルにすることでＤＭＡ回路１ｎにバス４０の使用全
許可する。ｌ０Ｅ６ｎとメモリ３０間でバス４０とＤＭ
Ａ回路ｌｎを経由してデータ転送が行われる。
このデータ転送終了後ＤＭＡ回路１ｎがＢ几ＥＱ＃ｎｔ
ディセーブルにすると、ＢＡＣＫ＄ｎ、、ＨＲＥＱ ７
）１デイセーブルになシ、プロセッサ２０にＨへ〇に２
デイセーブルとしてバス４０へのアクセス會開始する。
ディセーブルにすると、ＢＡＣＫ＄ｎ、、ＨＲＥＱ ７
）１デイセーブルになシ、プロセッサ２０にＨへ〇に２
デイセーブルとしてバス４０へのアクセス會開始する。
バス専有リクエストスキャン回路５０Ｕ一時中断してい
たＢＲＥＱのスキャン全再開する。他のｌ０Ｅ６０，６
１．〜６ｍでデータの入出力が必要なときも同様の動作
を行う。
たＢＲＥＱのスキャン全再開する。他のｌ０Ｅ６０，６
１．〜６ｍでデータの入出力が必要なときも同様の動作
を行う。
次に第２図及び第３図はそれぞれ時間軸全横軸にとって
ｉｔ図における複数の１）ＭＡ回路からのバス専有リク
エストが重なシあった場合のバスリクエスト、バス専有
リクエストスキャン回路のスキャンの状態及びバスの使
用状態の変化例？示すタイムチャートであシ、第２図は
バス専有リクエストのスキャ／がどのバスリクエストに
ズ１しても同−頻屁で行われている場合奮示し、第３図
はバス専有リクエストのスキャン頻Ｈ２ＤＭＡ回路＃０
に対して増加させた場＆全例示している。
ｉｔ図における複数の１）ＭＡ回路からのバス専有リク
エストが重なシあった場合のバスリクエスト、バス専有
リクエストスキャン回路のスキャンの状態及びバスの使
用状態の変化例？示すタイムチャートであシ、第２図は
バス専有リクエストのスキャ／がどのバスリクエストに
ズ１しても同−頻屁で行われている場合奮示し、第３図
はバス専有リクエストのスキャン頻Ｈ２ＤＭＡ回路＃０
に対して増加させた場＆全例示している。
第２図において、ＤＭＡ回路ｌＯからバス専有リクエス
トが出た後、ＤＭＡ（ｇ回路１５，１１゜１３から順に
バス専有リクエストが出ている。バス専有リクエストス
キャン回路５０（ｉＶ１図に図示）はＢＲＥＱ：＃６．
＃：’７．〜＃０．〜と順次スキャン全行い、ＢＲＥ
Ｑ４Ｈ１２スキャンした時点でＤＭＡ回路ｌＯからのバ
ス専有リフエストラ受は付はバス４０（第１図に図示）
の使用がプロセッサ２０からＤＭＡ回路ｌＯに渡る。Ｄ
ＭＡ回路１０とメモリ３０（第１図に図示）間のデータ
転送終了後、バス専有リクエストスキャン回路５０はＢ
几ＥＱ＃−１全スキヤンしＤＭＡ回路１１にバスの使用
権が渡る。以下同様にしてＤＭＡ回路１３．１５による
データ転送が行われる。ここではＤＭＡ回路ｌＯと対の
ｌ０Ｅ６０ （第１図に図示）が茜速のデータ伝達を行
うものであるとし、またＬ）ＭＡ回路ｌＯはデータ転送
終了後すぐにデータ転送の必要が生じ、ＤＭＡ回路１１
のデータ転送の途中で再びバス専有リクエストが出てい
る。しかしこの例ではＢＲｆｆＱ＃０に対するスキャン
はＤＭＡ回路１３゜１５のデータ転送終了後でないと行
われないのでｌ０Ｅ６０側で待ちきれずタイムアウトと
なるのでエラーが発生する。
トが出た後、ＤＭＡ（ｇ回路１５，１１゜１３から順に
バス専有リクエストが出ている。バス専有リクエストス
キャン回路５０（ｉＶ１図に図示）はＢＲＥＱ：＃６．
＃：’７．〜＃０．〜と順次スキャン全行い、ＢＲＥ
Ｑ４Ｈ１２スキャンした時点でＤＭＡ回路ｌＯからのバ
ス専有リフエストラ受は付はバス４０（第１図に図示）
の使用がプロセッサ２０からＤＭＡ回路ｌＯに渡る。Ｄ
ＭＡ回路１０とメモリ３０（第１図に図示）間のデータ
転送終了後、バス専有リクエストスキャン回路５０はＢ
几ＥＱ＃−１全スキヤンしＤＭＡ回路１１にバスの使用
権が渡る。以下同様にしてＤＭＡ回路１３．１５による
データ転送が行われる。ここではＤＭＡ回路ｌＯと対の
ｌ０Ｅ６０ （第１図に図示）が茜速のデータ伝達を行
うものであるとし、またＬ）ＭＡ回路ｌＯはデータ転送
終了後すぐにデータ転送の必要が生じ、ＤＭＡ回路１１
のデータ転送の途中で再びバス専有リクエストが出てい
る。しかしこの例ではＢＲｆｆＱ＃０に対するスキャン
はＤＭＡ回路１３゜１５のデータ転送終了後でないと行
われないのでｌ０Ｅ６０側で待ちきれずタイムアウトと
なるのでエラーが発生する。
次に第３図において、バス専有リクエストは比較全容易
とするため第２図と同様のタイミングで出るものとして
いる。ここではバス専有リクエストスキャン回路５０（
第１図に図示）のスキャンは、ｌ０Ｅ６０（第１図に図
示）が尚速のデータ転送金製するものであるため、 Ｂ
ＲＥｔＪ＃０に対するスキャン頻度？スキャン全体の５
０％としである。
とするため第２図と同様のタイミングで出るものとして
いる。ここではバス専有リクエストスキャン回路５０（
第１図に図示）のスキャンは、ｌ０Ｅ６０（第１図に図
示）が尚速のデータ転送金製するものであるため、 Ｂ
ＲＥｔＪ＃０に対するスキャン頻度？スキャン全体の５
０％としである。
従ってｌ）ＭＡ回路ｌＯからのバス専有リクエストはＤ
ＭＡ回路１１のデータ転送終了後にＢ几ＥＣＪ：＃。
ＭＡ回路１１のデータ転送終了後にＢ几ＥＣＪ：＃。
がスキャンされその時点からＤＭＡ回路１ｏのデータ転
送が行われる。その直後に出されたＩＪＭＡ回路ｌＯか
らのバス専有リクエストもＬＡＭＡ回路１３のデータ転
送終了後Ｂ几ＥＱ＃ｏがスキャンきれ、その時点からＤ
ＭＡ回路ＩＯのデータ転送が行われる。
送が行われる。その直後に出されたＩＪＭＡ回路ｌＯか
らのバス専有リクエストもＬＡＭＡ回路１３のデータ転
送終了後Ｂ几ＥＱ＃ｏがスキャンきれ、その時点からＤ
ＭＡ回路ＩＯのデータ転送が行われる。
以上説明したように本実施例によれば特定のＤＭＡ回路
からのバス専有リクエストに対するスキャンの頻度を増
やすことで、同時に複数のＤＭＡ回路からバス専有リク
エストが出た場合においても、特定のＤＭＡｌ１ｌｌｉ
Ｊ路に対して優先的にデータ転送上行わせることが可能
である。すなわち、高速のデータ転送速度全要求するＩ
ＯＥが接続される１）ＭＡ回路に対するスキャンの頻度
を増やすようにプロセッサ２０からバス専有リクエスト
スキャン回路５０に設定全行うことにより非同期に動作
する複数のＤＭＡ回路からのバス専ｉ−ＩＪクエストが
亜なシあった場合でも、ＩＯＥでのエラー全発生させる
ことなく高速のＩＯＥと対のＤＭＡ回路に対して速やか
にデータ転送全行わせることが可能となる。
からのバス専有リクエストに対するスキャンの頻度を増
やすことで、同時に複数のＤＭＡ回路からバス専有リク
エストが出た場合においても、特定のＤＭＡｌ１ｌｌｉ
Ｊ路に対して優先的にデータ転送上行わせることが可能
である。すなわち、高速のデータ転送速度全要求するＩ
ＯＥが接続される１）ＭＡ回路に対するスキャンの頻度
を増やすようにプロセッサ２０からバス専有リクエスト
スキャン回路５０に設定全行うことにより非同期に動作
する複数のＤＭＡ回路からのバス専ｉ−ＩＪクエストが
亜なシあった場合でも、ＩＯＥでのエラー全発生させる
ことなく高速のＩＯＥと対のＤＭＡ回路に対して速やか
にデータ転送全行わせることが可能となる。
本発明のバスリクエスト制御方式は以上説明したように
、１１個の１）ＭＡ回路に対するスキャン頻鼓ヲプロセ
ンサからの制御によって変更可能なので、システムに新
たに冒速のデータ転送速度を有するＩ１０装置を接続す
る必要の生じた場合や、度全高速化した場合、システム
内のハードウェア論理の変更ｔすることなく接続するこ
とが可能である。つまバシステム構築後において、例え
ばディスク装置全追加する場合または外部機器に接続さ
れているデータ回線の転送速度全高速化する場合等に容
易に接続可能で６１システムの拡張性が著しく向上する
という効果がある。
、１１個の１）ＭＡ回路に対するスキャン頻鼓ヲプロセ
ンサからの制御によって変更可能なので、システムに新
たに冒速のデータ転送速度を有するＩ１０装置を接続す
る必要の生じた場合や、度全高速化した場合、システム
内のハードウェア論理の変更ｔすることなく接続するこ
とが可能である。つまバシステム構築後において、例え
ばディスク装置全追加する場合または外部機器に接続さ
れているデータ回線の転送速度全高速化する場合等に容
易に接続可能で６１システムの拡張性が著しく向上する
という効果がある。
第１図は本発明のバスリクエスト制御方式の一実施例１
示すブロック図、第２図及び第３図はそれぞれ時間軸全
横軸にとって第１図における複数のＩ）ＭＡ回路からの
バス専有リクエスト〃１なシありた場合のバスリクエス
ト、バス専イ了すクエストスキャン回路のスキャンの状
態及びバスの使用状態の変化例を示すタイムチャートで
ある。 図において、１０，１１．〜１３．−１５．〜１ｍ、ｌ
ｆｉ・・・・・・ＤＭＡ回路、２ｏ・・・・・・プロセ
ッサ、３ｏ・・・・・・メモ！Ｊ、４０・・・・・・バ
ス、５０・旧・・バス専再すクエストスキャン回路、６
０，６１．〜６ｍ。 ６ｎ−・−・Ｉ１０装置（ＩＯＥ）。
示すブロック図、第２図及び第３図はそれぞれ時間軸全
横軸にとって第１図における複数のＩ）ＭＡ回路からの
バス専有リクエスト〃１なシありた場合のバスリクエス
ト、バス専イ了すクエストスキャン回路のスキャンの状
態及びバスの使用状態の変化例を示すタイムチャートで
ある。 図において、１０，１１．〜１３．−１５．〜１ｍ、ｌ
ｆｉ・・・・・・ＤＭＡ回路、２ｏ・・・・・・プロセ
ッサ、３ｏ・・・・・・メモ！Ｊ、４０・・・・・・バ
ス、５０・旧・・バス専再すクエストスキャン回路、６
０，６１．〜６ｍ。 ６ｎ−・−・Ｉ１０装置（ＩＯＥ）。
Claims (1)
- 複数のダイレクトメモリアクセス（以下ＤＭＡ）回路と
、該ＤＭＡ回路の制御上行うプロセッサと、該プロセッ
サの動作全規定するプログラム及び前記複数のＬ）ＭＡ
回路が転送するデータ全格納するメモリと、前記プロセ
ッサ、メモＩＪ、ＤＭＡ回路全接続してそれら相互間の
データを転送するためのバスと、前記複数のＤＭＡ回路
からのデータ転送のためのバス専有リクエストのスキャ
ン全１１次行うとともに複数のＤＭＡ回路からバス専有
リクエストが出たときそのうちの１つを選択しデータ転
送時の前記バス上でのデータの衝突を回避させる機能を
有するバス専有リクエストスキャン回路とからｒｙ、＃
）、前記プロセッサから前記バス専有リクエストスキャ
ン回路會制御することにより、前記各ＤＭＡ回路から出
力されるバス専有リクエストのスキャン頻度１該バス専
有リクエストごとに変更可能とすること？％徴とするバ
スリクエスト制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16780483A JPS6059464A (ja) | 1983-09-12 | 1983-09-12 | バスリクエスト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16780483A JPS6059464A (ja) | 1983-09-12 | 1983-09-12 | バスリクエスト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059464A true JPS6059464A (ja) | 1985-04-05 |
Family
ID=15856412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16780483A Pending JPS6059464A (ja) | 1983-09-12 | 1983-09-12 | バスリクエスト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198048A (ja) * | 1987-06-03 | 1989-04-17 | Honeywell Bull Inc | 周辺装置制御装置およびアダプタ・インターフェース |
| JPH01213737A (ja) * | 1988-02-19 | 1989-08-28 | Matsushita Electric Ind Co Ltd | データ集配装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108123A (en) * | 1980-01-30 | 1981-08-27 | Hitachi Ltd | 1/n selection circuit |
| JPS58179229A (ja) * | 1982-04-14 | 1983-10-20 | Hitachi Ltd | 熱硬化性樹脂組成物 |
-
1983
- 1983-09-12 JP JP16780483A patent/JPS6059464A/ja active Pending
Patent Citations (2)
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