JPH06161951A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH06161951A JPH06161951A JP33248092A JP33248092A JPH06161951A JP H06161951 A JPH06161951 A JP H06161951A JP 33248092 A JP33248092 A JP 33248092A JP 33248092 A JP33248092 A JP 33248092A JP H06161951 A JPH06161951 A JP H06161951A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- module
- access
- master function
- function unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】 複数のモジュール30、50は、システムバ
ス10を介して接続されている。モジュール50のバス
制御部52は、マスタ機能部51からの指示によって内
部バス53のアクセスを行うと共に、マスタ機能部51
からのアクセス内容を保持するためのバスアクセス一時
レジスタ55を備えている。マスタ機能部51が相手の
モジュール30に対してアクセス要求を行うと、そのア
クセス内容はバスアクセス一時レジスタ55に保持され
る。そして、アクセス要求に対して相手モジュール30
からビジー応答があった場合、バス制御部52は、バス
アクセス一時レジスタ55に保持されている内容で再ア
クセスを行う。 【効果】 相手モジュールからビジー応答があった場
合、速やかに再アクセスを行える。
ス10を介して接続されている。モジュール50のバス
制御部52は、マスタ機能部51からの指示によって内
部バス53のアクセスを行うと共に、マスタ機能部51
からのアクセス内容を保持するためのバスアクセス一時
レジスタ55を備えている。マスタ機能部51が相手の
モジュール30に対してアクセス要求を行うと、そのア
クセス内容はバスアクセス一時レジスタ55に保持され
る。そして、アクセス要求に対して相手モジュール30
からビジー応答があった場合、バス制御部52は、バス
アクセス一時レジスタ55に保持されている内容で再ア
クセスを行う。 【効果】 相手モジュールからビジー応答があった場
合、速やかに再アクセスを行える。
Description
【0001】
【産業上の利用分野】本発明はコンピュータシステムに
おけるバス制御方式に関する。
おけるバス制御方式に関する。
【0002】
【従来の技術】複数のモジュールが共有システムバスに
接続されているコンピュータシステムにおいては、それ
ぞれのモジュールが互いに他のモジュールの内部の資源
にアクセスを行い、各種の処理を実行している。そし
て、このようなアクセスの順序としては、先ず、自モジ
ュールの内部バスを獲得し、次にシステムバスを獲得
し、最後に相手モジュールの内部バスを獲得して、自モ
ジュールから相手モジュールまでの経路を占有してアク
セスするといったようになっている。
接続されているコンピュータシステムにおいては、それ
ぞれのモジュールが互いに他のモジュールの内部の資源
にアクセスを行い、各種の処理を実行している。そし
て、このようなアクセスの順序としては、先ず、自モジ
ュールの内部バスを獲得し、次にシステムバスを獲得
し、最後に相手モジュールの内部バスを獲得して、自モ
ジュールから相手モジュールまでの経路を占有してアク
セスするといったようになっている。
【0003】しかし、システムバスを獲得し、相手モジ
ュールの内部バスを要求した時、相手モジュールが自身
の内部バスを獲得し、システムバスを要求していた場合
では、互いに目的のバスが空くまで待っていることにな
り、デッドロック状態になってしまう。従って、このよ
うなデッドロック状態になるのを回避するため、相手モ
ジュールはシステムバス要求待ちの時にシステムバスか
らアクセスされた場合はビジー応答し、このビジー応答
を受信したモジュールは、システムバスの使用権を放棄
し、更にCPUに割り込んでソフトウェアにより割込み
要因を調べ、ビジー応答と判った後、再アクセスを行っ
ていた。
ュールの内部バスを要求した時、相手モジュールが自身
の内部バスを獲得し、システムバスを要求していた場合
では、互いに目的のバスが空くまで待っていることにな
り、デッドロック状態になってしまう。従って、このよ
うなデッドロック状態になるのを回避するため、相手モ
ジュールはシステムバス要求待ちの時にシステムバスか
らアクセスされた場合はビジー応答し、このビジー応答
を受信したモジュールは、システムバスの使用権を放棄
し、更にCPUに割り込んでソフトウェアにより割込み
要因を調べ、ビジー応答と判った後、再アクセスを行っ
ていた。
【0004】図2に、従来のバス制御方式を説明するた
めのシステム構成を示す。図のシステムは、システムバ
ス10に、二つのモジュール20、30が接続されてい
る構成を示している。モジュール20は、マスタ機能部
21、バス制御部22、内部バス23、バスインタフェ
ース24を備えている。マスタ機能部21は、CPU等
からなり、他のモジュール30等にアクセスを行う。バ
ス制御部22は、マスタ機能部21からの指示によって
内部バス23へのアクセスを行う機能を有し、マスタ機
能部21は、このバス制御部22を介して内部バス23
やシステムバス10へのアクセスを行うようになってい
る。また、バスインタフェース24は、モジュール20
の内部バス23とシステムバス10とのインタフェース
である。
めのシステム構成を示す。図のシステムは、システムバ
ス10に、二つのモジュール20、30が接続されてい
る構成を示している。モジュール20は、マスタ機能部
21、バス制御部22、内部バス23、バスインタフェ
ース24を備えている。マスタ機能部21は、CPU等
からなり、他のモジュール30等にアクセスを行う。バ
ス制御部22は、マスタ機能部21からの指示によって
内部バス23へのアクセスを行う機能を有し、マスタ機
能部21は、このバス制御部22を介して内部バス23
やシステムバス10へのアクセスを行うようになってい
る。また、バスインタフェース24は、モジュール20
の内部バス23とシステムバス10とのインタフェース
である。
【0005】モジュール30は、マスタ機能部31、ス
レーブ機能部32、内部バス33、バスインタフェース
34を備えている。マスタ機能部31は、例えばDMA
(ダイレクト・メモリ・アクセス)コントローラ等であ
り、スレーブ機能部32は、I/Oコントローラ等であ
る。また、バスインタフェース34は、モジュール20
の場合と同様に、モジュール30の内部バス33とシス
テムバス10とのインタフェースである。更に、メモリ
40はランダム・アクセス・メモリ等からなるメモリで
ある。
レーブ機能部32、内部バス33、バスインタフェース
34を備えている。マスタ機能部31は、例えばDMA
(ダイレクト・メモリ・アクセス)コントローラ等であ
り、スレーブ機能部32は、I/Oコントローラ等であ
る。また、バスインタフェース34は、モジュール20
の場合と同様に、モジュール30の内部バス33とシス
テムバス10とのインタフェースである。更に、メモリ
40はランダム・アクセス・メモリ等からなるメモリで
ある。
【0006】次に、このようなシステムにおけるバス制
御方式を説明する。図3は、上記システムにおける各部
のシーケンスチャートである。先ず、マスタ機能部21
が、モジュール30のスレーブ機能部32をアクセスす
るため、アクセス要求を行う。これによってバス制御部
22は、アクセス要求を送出して内部バス23の使用権
を獲得する。そして、そのアクセス要求は、バスインタ
フェース24を介してシステムバス10に送出され、シ
ステムバス10を占有し、モジュール30へのアクセス
要求を行う。尚、図中、実線部はアクセス中を表し、実
線Aはモジュール20によるアクセス、実線Bはモジュ
ール30によるアクセスを示している。
御方式を説明する。図3は、上記システムにおける各部
のシーケンスチャートである。先ず、マスタ機能部21
が、モジュール30のスレーブ機能部32をアクセスす
るため、アクセス要求を行う。これによってバス制御部
22は、アクセス要求を送出して内部バス23の使用権
を獲得する。そして、そのアクセス要求は、バスインタ
フェース24を介してシステムバス10に送出され、シ
ステムバス10を占有し、モジュール30へのアクセス
要求を行う。尚、図中、実線部はアクセス中を表し、実
線Aはモジュール20によるアクセス、実線Bはモジュ
ール30によるアクセスを示している。
【0007】しかしながら、ここでマスタ機能部31が
内部バス33の使用権を持ち、かつメモリ40とのDM
A転送等のため、システムバス10への使用権を要求し
ている場合、マスタ機能部31は、図3に示すビジー信
号35を真とする。バスインタフェース34は、このビ
ジー信号が真となることによってシステムバス10への
ビジー信号11を真とする。このビジー信号11を受信
したバスインタフェース24は、システムバス10の使
用権を放棄してビジー信号25を真とし、このビジー信
号25は、バス制御部22を介してマスタ機能部21に
割込みとして入力される。割込みを受けたマスタ機能部
21は、その割込み要因が何であるかを調べ、これがビ
ジー応答であると判定された後、再アクセス要求を行
う。
内部バス33の使用権を持ち、かつメモリ40とのDM
A転送等のため、システムバス10への使用権を要求し
ている場合、マスタ機能部31は、図3に示すビジー信
号35を真とする。バスインタフェース34は、このビ
ジー信号が真となることによってシステムバス10への
ビジー信号11を真とする。このビジー信号11を受信
したバスインタフェース24は、システムバス10の使
用権を放棄してビジー信号25を真とし、このビジー信
号25は、バス制御部22を介してマスタ機能部21に
割込みとして入力される。割込みを受けたマスタ機能部
21は、その割込み要因が何であるかを調べ、これがビ
ジー応答であると判定された後、再アクセス要求を行
う。
【0008】一方、モジュール30のマスタ機能部31
は、モジュール20側のシステムバス10の使用権の放
棄により、システムバス10の使用権を獲得し、バスア
クセスを実行し、ダイレクト・メモリ・アクセス等の処
理を行う。そして、モジュール20側では、マスタ機能
部21から再アクセス要求が出されると、上記のバスア
クセスと同様の処理が行われ、今度のアクセスでは、モ
ジュール30の内部バス33が空きであった場合、マス
タ機能部21は、スレーブ機能部32へのアクセスを行
い、正常終了通知によって、バスアクセス処理を終了す
る。
は、モジュール20側のシステムバス10の使用権の放
棄により、システムバス10の使用権を獲得し、バスア
クセスを実行し、ダイレクト・メモリ・アクセス等の処
理を行う。そして、モジュール20側では、マスタ機能
部21から再アクセス要求が出されると、上記のバスア
クセスと同様の処理が行われ、今度のアクセスでは、モ
ジュール30の内部バス33が空きであった場合、マス
タ機能部21は、スレーブ機能部32へのアクセスを行
い、正常終了通知によって、バスアクセス処理を終了す
る。
【0009】
【発明が解決しようとする課題】しかしながら、上記従
来のバス制御方式では、ビジー信号25を受信してから
実際に再アクセスするまでの時間がマスタ機能部21の
ソフトウェアの割込み処理時間に支配されてしまうた
め、高速性が要求される分野では適用できないという問
題点があった。例えば、図4に示すように、マスタ機能
部21がビジー信号を受けてから、割込み処理を行うま
での時間T1 は、数10〜数100μsecであり、ア
クセス要求を行ったモジュール30のバス占有が終了し
ても、再アクセスはこの割込み処理のため、速やかに行
うことができなかった。
来のバス制御方式では、ビジー信号25を受信してから
実際に再アクセスするまでの時間がマスタ機能部21の
ソフトウェアの割込み処理時間に支配されてしまうた
め、高速性が要求される分野では適用できないという問
題点があった。例えば、図4に示すように、マスタ機能
部21がビジー信号を受けてから、割込み処理を行うま
での時間T1 は、数10〜数100μsecであり、ア
クセス要求を行ったモジュール30のバス占有が終了し
ても、再アクセスはこの割込み処理のため、速やかに行
うことができなかった。
【0010】本発明は、上記従来の問題点を解決するた
めになされたもので、他モジュールからビジー応答を受
信した場合の再アクセスが高速に行うことのできるバス
制御方式を提供することを目的とする。
めになされたもので、他モジュールからビジー応答を受
信した場合の再アクセスが高速に行うことのできるバス
制御方式を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明のバス制御方式
は、モジュール内にマスタ機能部とバス制御部とを有
し、前記マスタ機能部がバス制御部に指示することによ
ってバスを占有し、他のモジュールにアクセスするバス
制御方式において、前記バス制御部に、前記マスタ機能
部のアクセス内容を保持するバスアクセス一時レジスタ
を設け、前記マスタ機能部が前記他のモジュールに対し
てアクセス要求を行い、かつ、当該他のモジュールから
の応答がビジーであった場合、前記バス制御部は、前記
バスアクセス一時レジスタに保持されている内容によっ
て、前記他のモジュールへの再アクセスを行うことを特
徴とするものである。
は、モジュール内にマスタ機能部とバス制御部とを有
し、前記マスタ機能部がバス制御部に指示することによ
ってバスを占有し、他のモジュールにアクセスするバス
制御方式において、前記バス制御部に、前記マスタ機能
部のアクセス内容を保持するバスアクセス一時レジスタ
を設け、前記マスタ機能部が前記他のモジュールに対し
てアクセス要求を行い、かつ、当該他のモジュールから
の応答がビジーであった場合、前記バス制御部は、前記
バスアクセス一時レジスタに保持されている内容によっ
て、前記他のモジュールへの再アクセスを行うことを特
徴とするものである。
【0012】
【作用】本発明のバス制御方式においては、あるモジュ
ールのマスタ機能部が、他のモジュールに対してアクセ
ス要求を行うと、そのアクセス要求はバス制御部を介し
て行われ、かつアクセス内容はバス制御部内のバスアク
セス一時レジスタに保持される。そして、このアクセス
要求に対して相手のモジュールからビジー応答があった
場合、バス制御部は、このビジー応答をマスタ機能部に
転送せず、バスアクセス一時レジスタに保持されている
アクセス内容によって再アクセスを行う。その後、相手
のモジュールのバスが空き状態となり、相手のモジュー
ルへのアクセスが行われると、マスタ機能部はアクセス
結果を得、マスタ機能部からのアクセス処理は終了す
る。このように、再アクセスは、マスタ機能部が再アク
セス要求を行うのではなく、バス制御部がバスアクセス
一時レジスタの内容によって行うため、再アクセス要求
は、直ちに行うことができる。
ールのマスタ機能部が、他のモジュールに対してアクセ
ス要求を行うと、そのアクセス要求はバス制御部を介し
て行われ、かつアクセス内容はバス制御部内のバスアク
セス一時レジスタに保持される。そして、このアクセス
要求に対して相手のモジュールからビジー応答があった
場合、バス制御部は、このビジー応答をマスタ機能部に
転送せず、バスアクセス一時レジスタに保持されている
アクセス内容によって再アクセスを行う。その後、相手
のモジュールのバスが空き状態となり、相手のモジュー
ルへのアクセスが行われると、マスタ機能部はアクセス
結果を得、マスタ機能部からのアクセス処理は終了す
る。このように、再アクセスは、マスタ機能部が再アク
セス要求を行うのではなく、バス制御部がバスアクセス
一時レジスタの内容によって行うため、再アクセス要求
は、直ちに行うことができる。
【0013】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図1は本発明のバス制御方式を実施するため
のシステム構成を示すブロック図である。図のシステム
は、従来と同様に、システムバス10に二つのモジュー
ル50、30が接続されている構成を示している。
説明する。図1は本発明のバス制御方式を実施するため
のシステム構成を示すブロック図である。図のシステム
は、従来と同様に、システムバス10に二つのモジュー
ル50、30が接続されている構成を示している。
【0014】モジュール50は、マスタ機能部51、バ
ス制御部52、内部バス53、バスインタフェース54
を備えている。マスタ機能部51は、CPU等からな
り、他のモジュール30等にアクセスを行う。バス制御
部52は、マスタ機能部51からの指示によって内部バ
ス53へのアクセスを行う機能を有すると共に、マスタ
機能部51からのアクセス内容を保持するためのバスア
クセス一時レジスタ55を有し、ビジー応答を受信した
場合は、これをマスタ機能部51に転送するのではな
く、直ちにバスアクセス一時レジスタ55の内容により
再アクセスを行うよう構成されている。また、バスイン
タフェース54は、モジュール50の内部バス53とシ
ステムバス10とのインタフェースである。また、モジ
ュール30およびメモリ40に関しては従来の構成と同
様であるためここでの説明は省略する。
ス制御部52、内部バス53、バスインタフェース54
を備えている。マスタ機能部51は、CPU等からな
り、他のモジュール30等にアクセスを行う。バス制御
部52は、マスタ機能部51からの指示によって内部バ
ス53へのアクセスを行う機能を有すると共に、マスタ
機能部51からのアクセス内容を保持するためのバスア
クセス一時レジスタ55を有し、ビジー応答を受信した
場合は、これをマスタ機能部51に転送するのではな
く、直ちにバスアクセス一時レジスタ55の内容により
再アクセスを行うよう構成されている。また、バスイン
タフェース54は、モジュール50の内部バス53とシ
ステムバス10とのインタフェースである。また、モジ
ュール30およびメモリ40に関しては従来の構成と同
様であるためここでの説明は省略する。
【0015】次に、このようなシステムにおけるバス制
御方式を説明する。図4は、上記システムにおける各部
のシーケンスチャートである。先ず、マスタ機能部51
が、モジュール30のスレーブ機能部32をアクセスす
るため、アクセス要求を行う。これによってバス制御部
52は、アクセス要求を送出して内部バス53の使用権
を獲得する。そして、そのアクセス要求は、バスインタ
フェース54を介してシステムバス10に送出され、シ
ステムバス10を占有し、モジュール30へのアクセス
要求を行う。このような動作は、従来と全く同様であ
る。また、図中の実線部は図3と同様にアクセス中を表
し、実線Aはモジュール50によるアクセス、実線Bは
モジュール30によるアクセスを示している。
御方式を説明する。図4は、上記システムにおける各部
のシーケンスチャートである。先ず、マスタ機能部51
が、モジュール30のスレーブ機能部32をアクセスす
るため、アクセス要求を行う。これによってバス制御部
52は、アクセス要求を送出して内部バス53の使用権
を獲得する。そして、そのアクセス要求は、バスインタ
フェース54を介してシステムバス10に送出され、シ
ステムバス10を占有し、モジュール30へのアクセス
要求を行う。このような動作は、従来と全く同様であ
る。また、図中の実線部は図3と同様にアクセス中を表
し、実線Aはモジュール50によるアクセス、実線Bは
モジュール30によるアクセスを示している。
【0016】そして、ここで従来と同様に、マスタ機能
部31が内部バス33の使用権を持ち、かつメモリ40
とのDMA転送等のため、システムバス10への使用権
を要求している場合、マスタ機能部31は、ビジー信号
35を真とする。バスインタフェース34は、このビジ
ー信号が真となることによってシステムバス10へのビ
ジー信号11を真とする。このビジー信号11を受信し
たバスインタフェース54は、システムバス10の使用
権を放棄してビジー信号56を真とし、このビジー信号
56は、バス制御部52に入力される。バス制御部52
は、このビジー信号56によりバスアクセス一時レジス
タ55に保持されている内容を再アクセス信号57とし
て送出する。
部31が内部バス33の使用権を持ち、かつメモリ40
とのDMA転送等のため、システムバス10への使用権
を要求している場合、マスタ機能部31は、ビジー信号
35を真とする。バスインタフェース34は、このビジ
ー信号が真となることによってシステムバス10へのビ
ジー信号11を真とする。このビジー信号11を受信し
たバスインタフェース54は、システムバス10の使用
権を放棄してビジー信号56を真とし、このビジー信号
56は、バス制御部52に入力される。バス制御部52
は、このビジー信号56によりバスアクセス一時レジス
タ55に保持されている内容を再アクセス信号57とし
て送出する。
【0017】一方、モジュール30のマスタ機能部31
は、モジュール20側のシステムバス10の使用権の放
棄により、システムバス10の使用権を獲得し、バスア
クセスを実行し、ダイレクト・メモリ・アクセス等の処
理を行う。この時、バス制御部52からは再アクセス要
求が出されており、従って、モジュール30の処理が終
了し、モジュール30の内部バス33が空くと、直ちに
モジュール50からのアクセスが行われる。そして、正
常終了通知がマスタ機能部51で受信されることによっ
て、バスアクセス処理が終了する。
は、モジュール20側のシステムバス10の使用権の放
棄により、システムバス10の使用権を獲得し、バスア
クセスを実行し、ダイレクト・メモリ・アクセス等の処
理を行う。この時、バス制御部52からは再アクセス要
求が出されており、従って、モジュール30の処理が終
了し、モジュール30の内部バス33が空くと、直ちに
モジュール50からのアクセスが行われる。そして、正
常終了通知がマスタ機能部51で受信されることによっ
て、バスアクセス処理が終了する。
【0018】このように、本実施例では、ハードウェア
によってリトライを行うため、時間的なオーバヘッドな
しで目的の資源にアクセスすることができ、高速な処理
を行うことができる。例えば、本実施例では、バス制御
部52における再アクセス時間T2 は数10〜数100
ナノ秒であるため、従来のマスタ機能部21による再ア
クセス時間と比べて著しくその時間を短縮することがで
きる。しかも、マスタ機能部51のソフトウェアには全
く関知しないため、ソフトウェア作成の負担も減らすこ
とができる。
によってリトライを行うため、時間的なオーバヘッドな
しで目的の資源にアクセスすることができ、高速な処理
を行うことができる。例えば、本実施例では、バス制御
部52における再アクセス時間T2 は数10〜数100
ナノ秒であるため、従来のマスタ機能部21による再ア
クセス時間と比べて著しくその時間を短縮することがで
きる。しかも、マスタ機能部51のソフトウェアには全
く関知しないため、ソフトウェア作成の負担も減らすこ
とができる。
【0019】尚、上記実施例では、モジュール50がア
クセスするモジュール30の構成を、マスタ機能部31
がDMAコントローラ、スレーブ機能部32がI/Oコ
ントローラとして説明したが、これらの構成に限定され
るものではなく、例えば、マスタ機能部31がCPU、
スレーブ機能部32がメモリであるといった構成であっ
ても、上記実施例と同様の効果を奏することができる。
また、モジュール30側では、バス制御部の構成を省略
したが、モジュール30もバス制御部およびバスアクセ
ス一時レジスタを備え、互いに相手モジュールへのアク
セス時に、上述したモジュール50と同様の動作を行う
ことが可能である。
クセスするモジュール30の構成を、マスタ機能部31
がDMAコントローラ、スレーブ機能部32がI/Oコ
ントローラとして説明したが、これらの構成に限定され
るものではなく、例えば、マスタ機能部31がCPU、
スレーブ機能部32がメモリであるといった構成であっ
ても、上記実施例と同様の効果を奏することができる。
また、モジュール30側では、バス制御部の構成を省略
したが、モジュール30もバス制御部およびバスアクセ
ス一時レジスタを備え、互いに相手モジュールへのアク
セス時に、上述したモジュール50と同様の動作を行う
ことが可能である。
【0020】
【発明の効果】以上説明したように、本発明のバス制御
方式によれば、バス制御部に、マスタ機能部のアクセス
内容を保持するバスアクセス一時レジスタを設け、他モ
ジュールにアクセスする場合に、ビジー応答を受信する
と、バス制御部がバスアクセス一時レジスタの内容によ
って直ちに再アクセスを行うようにしたので、再アクセ
ス処理を高速に行うことができる。
方式によれば、バス制御部に、マスタ機能部のアクセス
内容を保持するバスアクセス一時レジスタを設け、他モ
ジュールにアクセスする場合に、ビジー応答を受信する
と、バス制御部がバスアクセス一時レジスタの内容によ
って直ちに再アクセスを行うようにしたので、再アクセ
ス処理を高速に行うことができる。
【図1】本発明のバス制御方式を実施するためのシステ
ム構成を示すブロック図である。
ム構成を示すブロック図である。
【図2】従来のバス制御方式を実施するためのシステム
構成を示すブロック図である。
構成を示すブロック図である。
【図3】従来のバス制御方式を説明するための各部のシ
ーケンスチャートである。
ーケンスチャートである。
【図4】本発明のバス制御方式を説明するための各部の
シーケンスチャートである。
シーケンスチャートである。
10 システムバス 11、35、56 ビジー信号 30、50 モジュール 31、51 マスタ機能部 32、52 バス制御部 33、53 内部バス 55 バスアクセス一時レジスタ 57 再アクセス信号
Claims (1)
- 【請求項1】 モジュール内にマスタ機能部とバス制御
部とを有し、前記マスタ機能部がバス制御部に指示する
ことによってバスを占有し、他のモジュールにアクセス
するバス制御方式において、 前記バス制御部に、前記マスタ機能部のアクセス内容を
保持するバスアクセス一時レジスタを設け、 前記マスタ機能部が前記他のモジュールに対してアクセ
ス要求を行い、かつ、当該他のモジュールからの応答が
ビジーであった場合、前記バス制御部は、前記バスアク
セス一時レジスタに保持されている内容によって、前記
他のモジュールへの再アクセスを行うことを特徴とする
バス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33248092A JPH06161951A (ja) | 1992-11-18 | 1992-11-18 | バス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33248092A JPH06161951A (ja) | 1992-11-18 | 1992-11-18 | バス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06161951A true JPH06161951A (ja) | 1994-06-10 |
Family
ID=18255432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33248092A Pending JPH06161951A (ja) | 1992-11-18 | 1992-11-18 | バス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06161951A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6625678B1 (en) | 1999-11-11 | 2003-09-23 | Nec Corporation | Livelock avoidance method |
US7167937B2 (en) | 2002-03-01 | 2007-01-23 | Nec Electronics Corporation | Bus system |
-
1992
- 1992-11-18 JP JP33248092A patent/JPH06161951A/ja active Pending
Cited By (2)
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