JPS61262955A - 通信制御装置のバツフア管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 通信制御装置のバッファ管理方式であって、主プロセツ
と回線制御を行う副プロセッサとからなる通信制御装置
において、主プロセッサに処理待ち行列のバッファを備
えると共に、副プロセッサに処理待ち行列のアドレスを
格納するテーブルを設け、テーブルの行列アドレスに基
づいてデータ伝送を行い、副プロセッサに待ち行列を不
要として処理時間の短縮をする。

〔産業上の利用分野〕

本発明は、主プロセッサと回線制御を行う副プロセッサ
とから構成される通信制御装置のバッファ管理方式に関
するものである。

遠隔にある端末装置とデータを授受するのに、通信回線
が利用され、この通信回線を介して通信制御装置がデー
タの伝送を行っている。

通信制御装置は、内部処理を行う主プロセッサと、この
主プロセッサに接続された主記憶装置と、回線制御を行
う副プロセッサとで構成されたものが広く用いられてい
る。従って、両プロセッサの処理時間を短縮し、通信制
御装置の処理を高速に行える通信制御装置のバッファ管
理方式が要望されている。

〔従来の技術〕

従来の通信制御装置は、第４図に示すよう・に構成され
ている。即ち、通信制御袋Ｗ３は主プロセッサ１と副プ
ロセッサ２とで構成されている。主プロセッサ１は、バ
ッファ１＝１　と通信制御装置３内の処理を行う処理部
とで構成され、副プロセッサ２は、バッファ２−２と回
線制御を行う凹線制御部２−３とで構成されている。

回線制御部２−３が通信回線４を介して端末装置とデー
タの授受を行う。主プロセッサ１ば、入ツノされる処理
を優先順位に処理待ち行列を作成して、待ち行列をバッ
ファ１−１に作成する。この待ち行列に基づいて、主プ
ロセッサは処理を行う。処理が完了すると、その結果を
主記憶装置１−２に格納する。

若し、ｊｍ信回線４にデータを送出することが必要とな
ると、主プロセッサ１は、回線制御を副プロセッサ２に
依φｎする。この依頼によってバッファ１１　の内容、
例えば待ち行列１−３．１−４は、副プロセッサ２の待
ち行列バッファ２−２に転送され、例えば、待ち行列２
−３．２−４に続いて待ち行列１−３゜１−４が副プロ
セッサ２の待ち行列バッファ２−２に格納される。

副プロセッサ２は、この行列バッファ２−２に基づいて
、回線処理を行う。

従って、主プロセッサ１が回線制御を副プロセッサ２に
依頼すると、待ち行列バッファの内容全部を副プロセッ
サ２のバッファ２−２に転送する。

従って、バッファの待ち行列の転送及び転送終了による
待ち行列の取消処理等をするバ・７フア管理が複雑とな
ると共に、処理時間が増加すると云う問題があった。

〔発明が解決しようとする問題点〕

上記した従来の方式では、主プロセッサの待ち行列全部
を副プロセッサのバッファに転送すると云うことを行っ
ているために、処理速度を早めることが困難であった。

本発明はこのような点にかんがみて創作されたもので、
簡易な構成でバッファ管理を行え、処理速度の早い通信
制御装置のバッファ管理方式を提供することを目的とし
ている。

ｃ問題点を解決するための手段〕 主プロセッサに処理待ち行列のバッファを備えると共に
、副プロセッサに処理待ち行列のアドレスを格納するテ
ーブルを設ける構成として、副プロセッサのへソファに
主プロセッサの待ち行列を転送しないようにしである。

　　　、 〔作用〕 主プロセッサが回線制御を副プロセッサに依頼する際に
、待ち行列のアドレスを副プロセッサのテーブルに格納
するー。このテーブルに基づいて副プロセッサは、主記
憶装置のデータを伝送するのである。。

従って、本発明では主プロセッサの待ち行列バラ１フア
の内容を全部転送す全必要がなく、管理面の容易さと処
理速度の向上が図れる。

〔実施例〕

第１図は本発明の実施例であって、通信制御装置３は、
主プロセッサ１と副プロセッサ２とで構成されている。

主プロセッサ１は、処理する順序を決定して、バッファ
１−１に待ち順序に処理１−３゜１−４を格納する順序
作成部１−５と、バッファ１−１の順序に処理を行う処
理部１−６と、処理結果を格納する主記憶装置１−２と
回線制御を依頼する送信依頼部１−７とで構成されてい
る。

一方副プロセソサ２は、回線制御を依頼された際に、待
ち行列のアドレスを格納するテーブル２−１と、回線処
理を行う回線処理部２−３とで構成されている。

以下主プロセッサの動作を第２図、副プロセッサの動作
を第３図を用いて説明する。主プロセッサ１は、送信要
求が発生すると（１）、バッファ１　＝　１に格納され
ている処理待ち行列に対応する主記憶袋Ｎ１−２のアド
レスの対応を取る（２）。この対応アトルレスの先頭ア
ドレスを送信順に、副プロセッサのテーブル２−１にセ
ットする（３）。セットを終了すると、副プロセッサ２
に送信を依願する（４）。依願を終了すると、主プロセ
ッサ１ば、回線制御と関係のない他の処理を実行する（
５）。

一方、副プロセッサ２は、送信依願があると（６）、テ
ーブル２−１　に格納された最初の先頭アドレスを検出
して（７）、上記４ａ装置１−２の該当する先頭アドレ
スのデータから回線４上に送信をする（８）。終了する
とテーブル２−１−Ｌの次の先頭アドレスに基づいて送
信をする（９）。副プロセッサ２は、テーブル２−１の
先頭アドレスが全部終了するまで繰り返し上記した送信
を行い（１０）、終了すると主プロセッサ１に送信終了
を通知する（１１）。副プロセッサ２も、送信処理が終
了すると、副プロセッサ２自月の他の処理を行う（１２
）。

〔発明の効果〕

以上述べてきたように、本発明によれば、極めて簡易な
構成で、待ち行列を副プロセッサに設けることなく、従
って待ち行列の作成／消去を行わず管理が簡単となり、
実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の主プロセッサの動作説明のフロチャート、 第３図は本発明の副プロセッサの動作説明のフローチャ
ート、 第４図は従来の通信制御装置の動作説明図である。 図において、１は主プロセッサ、１−１はバッファ、Ｉ
−２は主記憶装置、２は副プロセッサ、２−１はテーブ
ル、３は通信制御装置を示す。 ／ｌｔｍｌ′Ｆｔｔ叫７０−’ｒｖ　＃第２図 ；ＪｆＦＪｇｎ副プ’７　ｅｉｖ”ｆ４１投Ｎ′Ｐ言ｙ
シＦｆｙａ−チ士−ト ＠　３　図

Claims (1)

1. 【特許請求の範囲】 主プロセッサ（１）と回線制御を行う副プロセッサ（２
   ）とからなる通信制御装置（３）において、前記主プロ
   セッサ（１）に、 処理待ち行列のバッファ（１−１）を備え、処理終了後
   に当該行列のデータを主プロセッサ（１）の主記憶装置
   （１−２）に格納すると共に、 前記副プロセッサ（２）に、前記主プロセッサ（１）の
   送信依頼によって前記処理待ち行列のアドレスを格納す
   るテーブル（２−１）を設け、 前記テーブル（２−１）に基づき、前記主記憶装置（１
   −２）のデータを伝送することを特徴とする通信制御装
   置のバッファ管理方式。