JPH0784969A - データ転送システム - Google Patents
データ転送システムInfo
- Publication number
- JPH0784969A JPH0784969A JP23284793A JP23284793A JPH0784969A JP H0784969 A JPH0784969 A JP H0784969A JP 23284793 A JP23284793 A JP 23284793A JP 23284793 A JP23284793 A JP 23284793A JP H0784969 A JPH0784969 A JP H0784969A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- computer
- area
- data transfer
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】効率良くデータ転送をすることができるデータ
転送システムを提供することにある。 【構成】計算機１０は、主記憶装置２１内の転送元領域
７０の領域サイズを通信制御装置２３を通じて通信ネッ
トワーク５０を介し、計算機１１へ転送する。計算機１
１は、主記憶装置３１内に転送先領域８０を確保し、そ
の転送先領域アドレスを計算機１０へ転送する。計算機
１０は、メモリデータ転送制御装置２４に対して転送元
領域７０の領域アドレスと、領域サイズ及び転送先領域
８０のアドレスを指定して転送開始を指示する。メモリ
データ転送制御装置２４は、転送元領域７０からデータ
を入力し、メモリデータ転送ネットワーク６０を介し
て、計算機１１のメモリデータ転送制御装置３４を通じ
て転送先領域８０へ出力する。メモリデータ転送制御装
置２４、３４は、データ転送の完了をＣＰＵ２０、３０
へ通知する。
転送システムを提供することにある。 【構成】計算機１０は、主記憶装置２１内の転送元領域
７０の領域サイズを通信制御装置２３を通じて通信ネッ
トワーク５０を介し、計算機１１へ転送する。計算機１
１は、主記憶装置３１内に転送先領域８０を確保し、そ
の転送先領域アドレスを計算機１０へ転送する。計算機
１０は、メモリデータ転送制御装置２４に対して転送元
領域７０の領域アドレスと、領域サイズ及び転送先領域
８０のアドレスを指定して転送開始を指示する。メモリ
データ転送制御装置２４は、転送元領域７０からデータ
を入力し、メモリデータ転送ネットワーク６０を介し
て、計算機１１のメモリデータ転送制御装置３４を通じ
て転送先領域８０へ出力する。メモリデータ転送制御装
置２４、３４は、データ転送の完了をＣＰＵ２０、３０
へ通知する。
Description
【０００１】
【産業上の利用分野】本発明は、データ転送システムに
関し、特に、メモリデータの転送を専用に行うネットワ
ークを用いてデータの転送を行うシステムに関する。
関し、特に、メモリデータの転送を専用に行うネットワ
ークを用いてデータの転送を行うシステムに関する。
【０００２】
【従来の技術】従来、データ転送を行う技術としては、
特開平５−１１３４１号公報に記載のように、データ転
送を要求する要求元計算機の主記憶装置の宛先対応領域
から通信機構の共用メモリの対応領域及び共用メモリか
ら宛先計算機の主記憶装置の所定領域へのデータ転送を
通信ネットワークを使用している。また、データの出力
は、主記憶装置の所定領域へ宛先計算機のＭＣＵ（主記
憶装置制御装置）により行われている。
特開平５−１１３４１号公報に記載のように、データ転
送を要求する要求元計算機の主記憶装置の宛先対応領域
から通信機構の共用メモリの対応領域及び共用メモリか
ら宛先計算機の主記憶装置の所定領域へのデータ転送を
通信ネットワークを使用している。また、データの出力
は、主記憶装置の所定領域へ宛先計算機のＭＣＵ（主記
憶装置制御装置）により行われている。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術
は、複数の計算機間でファイルなどのデータ転送時に通
信ネットワーク及びＭＣＵの負荷が多くなり、通信ネッ
トワークを使用する処理の通信性能が低下し、効率良く
データ転送をすることができなかった。
は、複数の計算機間でファイルなどのデータ転送時に通
信ネットワーク及びＭＣＵの負荷が多くなり、通信ネッ
トワークを使用する処理の通信性能が低下し、効率良く
データ転送をすることができなかった。
【０００４】本発明は、上述の課題を解決せんとするも
ので、その目的は計算機間のデータ転送時に通信ネット
ワーク及びＭＣＵの負荷を少なくし、効率良くデータ転
送をすることができるデータ転送システムを提供するこ
とにある。
ので、その目的は計算機間のデータ転送時に通信ネット
ワーク及びＭＣＵの負荷を少なくし、効率良くデータ転
送をすることができるデータ転送システムを提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明は、上述の目的を
達成するために以下のようにしたことを特徴とする。主
記憶装置を有する複数の計算機を通信ネットワークを介
して接続し、計算機間での相互通信を行うデータ転送シ
ステムにおいて、通信ネットワークとは別に、その計算
機の主記憶装置内のメモリデータの転送を行う通信回線
手段を設ける。この計算機は、パソコン、ワークステー
ション等種々のものが利用できる。メモリデータの転送
は、これら複数の計算機間で通信回線手段を介して行わ
れる。
達成するために以下のようにしたことを特徴とする。主
記憶装置を有する複数の計算機を通信ネットワークを介
して接続し、計算機間での相互通信を行うデータ転送シ
ステムにおいて、通信ネットワークとは別に、その計算
機の主記憶装置内のメモリデータの転送を行う通信回線
手段を設ける。この計算機は、パソコン、ワークステー
ション等種々のものが利用できる。メモリデータの転送
は、これら複数の計算機間で通信回線手段を介して行わ
れる。
【０００６】また、計算機に、メモリデータの入出力制
御及び転送完了を通知する転送制御手段を設ける。この
転送制御手段の制御とは、転送元計算機が通信手段を介
して、主記憶装置上の領域のメモリデータを転送先計算
機の主記憶装置上の領域へ転送するときの制御及び転送
元、転送先計算機のＣＰＵ（中央処理装置）へのメモリ
データの転送完了の通知を含む。
御及び転送完了を通知する転送制御手段を設ける。この
転送制御手段の制御とは、転送元計算機が通信手段を介
して、主記憶装置上の領域のメモリデータを転送先計算
機の主記憶装置上の領域へ転送するときの制御及び転送
元、転送先計算機のＣＰＵ（中央処理装置）へのメモリ
データの転送完了の通知を含む。
【０００７】
【作用】計算機間でデータの転送要求が発生した場合
に、転送元計算機は、メモリデータの転送に関して、メ
モリデータの転送を専用に行う通信回線手段を介して転
送先計算機の主記憶装置上の領域の領域アドレスに転送
し、その制御を転送制御手段によって行うことにより、
通信ネットワークを使用せずに、ＭＣＵを介さなくても
直接データを主記憶装置上の領域に出力することができ
る。
に、転送元計算機は、メモリデータの転送に関して、メ
モリデータの転送を専用に行う通信回線手段を介して転
送先計算機の主記憶装置上の領域の領域アドレスに転送
し、その制御を転送制御手段によって行うことにより、
通信ネットワークを使用せずに、ＭＣＵを介さなくても
直接データを主記憶装置上の領域に出力することができ
る。
【０００８】また、転送制御手段がメモリデータの転送
が完了するとその転送完了を転送元、転送先計算機のＣ
ＰＵに通知することにより、転送元、転送先計算機は、
メモリデータが確実に転送されたことを認識できる。
が完了するとその転送完了を転送元、転送先計算機のＣ
ＰＵに通知することにより、転送元、転送先計算機は、
メモリデータが確実に転送されたことを認識できる。
【０００９】
【実施例】以下、本発明の実施例を図を用いて説明す
る。
る。
【００１０】図１は本発明の一実施例を示すデータ転送
システムの構成図である。通信ネットワーク５０及びメ
モリデータ転送ネットワーク６０には、計算機１０、１
１、１２が接続されている。計算機１０、１１、１２に
は、ＣＰＵ２０、３０、４０、主記憶装置２１、３１、
４１、ＭＣＵ２２、３２、４２、通信制御装置２３、３
３、４３及びメモリデータ転送制御装置２４、３４、４
４を有している。ＭＣＵ２２、３２、４２は、ＣＰＵ２
０、３０、４０の主記憶装置２１、３１、４１内のデー
タへのアクセスに対する制御を行う。通信制御装置２
３、３３、４３は、通信ネットワーク５０に接続され、
例えば、データの転送要求、主記憶装置２１内の転送元
領域７０の領域サイズ及び主記憶装置３１内の転送先領
域８０の転送先領域アドレスの送受信を行う。メモリデ
ータ転送制御装置２４、３４、４４は、メモリデータ転
送ネットワーク６０に接続され、例えば、主記憶装置２
１内の転送元領域７０からのデータの入力、主記憶装置
３１内の転送先領域８０へのデータの出力及びＣＰＵ２
０、３０に対して、データ転送完了の通知を行う。
システムの構成図である。通信ネットワーク５０及びメ
モリデータ転送ネットワーク６０には、計算機１０、１
１、１２が接続されている。計算機１０、１１、１２に
は、ＣＰＵ２０、３０、４０、主記憶装置２１、３１、
４１、ＭＣＵ２２、３２、４２、通信制御装置２３、３
３、４３及びメモリデータ転送制御装置２４、３４、４
４を有している。ＭＣＵ２２、３２、４２は、ＣＰＵ２
０、３０、４０の主記憶装置２１、３１、４１内のデー
タへのアクセスに対する制御を行う。通信制御装置２
３、３３、４３は、通信ネットワーク５０に接続され、
例えば、データの転送要求、主記憶装置２１内の転送元
領域７０の領域サイズ及び主記憶装置３１内の転送先領
域８０の転送先領域アドレスの送受信を行う。メモリデ
ータ転送制御装置２４、３４、４４は、メモリデータ転
送ネットワーク６０に接続され、例えば、主記憶装置２
１内の転送元領域７０からのデータの入力、主記憶装置
３１内の転送先領域８０へのデータの出力及びＣＰＵ２
０、３０に対して、データ転送完了の通知を行う。
【００１１】次に、図２のフローチャートを用いてデー
タ転送システムの動作を説明する。計算機１０から計算
機１１へデータ転送の要求が発生すると（ステップ１０
０）、計算機１０は、主記憶装置２１内の転送元領域７
０の領域サイズを通信制御装置２３を通じて通信ネット
ワーク５０を介し、計算機１１へ転送する（ステップ１
０１）。
タ転送システムの動作を説明する。計算機１０から計算
機１１へデータ転送の要求が発生すると（ステップ１０
０）、計算機１０は、主記憶装置２１内の転送元領域７
０の領域サイズを通信制御装置２３を通じて通信ネット
ワーク５０を介し、計算機１１へ転送する（ステップ１
０１）。
【００１２】計算機１１は、計算機１０から転送されて
きた転送元領域サイズを受信すると（ステップ１０
２）、主記憶装置３１内にその転送元領域サイズに対応
した大きさの転送先領域８０を確保して（ステップ１０
３）、その転送先領域アドレスを通信制御装置３３を通
じて通信ネットワーク５０を介し、計算機１０へ転送す
る（ステップ１０４）。
きた転送元領域サイズを受信すると（ステップ１０
２）、主記憶装置３１内にその転送元領域サイズに対応
した大きさの転送先領域８０を確保して（ステップ１０
３）、その転送先領域アドレスを通信制御装置３３を通
じて通信ネットワーク５０を介し、計算機１０へ転送す
る（ステップ１０４）。
【００１３】計算機１０は、計算機１１から転送されて
きた転送先領域アドレスを受信すると（ステップ１０
５）、メモリデータ転送制御装置２４に対して主記憶装
置２１内の転送元領域７０の領域アドレスと、領域サイ
ズ及び計算機１１から受信した主記憶装置３１内の転送
先領域８０のアドレスを指定して（ステップ１０６）、
転送開始を指示する（ステップ１０７）。計算機１０の
メモリデータ転送制御装置２４は、転送開始の指示を受
け、転送元領域７０からデータを入力し、メモリデータ
転送ネットワーク６０を介して計算機１１のメモリデー
タ転送制御装置３４を通じて転送先領域８０へ出力す
る。
きた転送先領域アドレスを受信すると（ステップ１０
５）、メモリデータ転送制御装置２４に対して主記憶装
置２１内の転送元領域７０の領域アドレスと、領域サイ
ズ及び計算機１１から受信した主記憶装置３１内の転送
先領域８０のアドレスを指定して（ステップ１０６）、
転送開始を指示する（ステップ１０７）。計算機１０の
メモリデータ転送制御装置２４は、転送開始の指示を受
け、転送元領域７０からデータを入力し、メモリデータ
転送ネットワーク６０を介して計算機１１のメモリデー
タ転送制御装置３４を通じて転送先領域８０へ出力す
る。
【００１４】データを全て転送した後、計算機１０及び
計算機１１の夫々のメモリデータ転送制御装置２４、３
４は、データ転送の完了をＣＰＵ２０、３０へ通知し
（ステップ１０８、１０９）、データ転送処理を終了す
る。
計算機１１の夫々のメモリデータ転送制御装置２４、３
４は、データ転送の完了をＣＰＵ２０、３０へ通知し
（ステップ１０８、１０９）、データ転送処理を終了す
る。
【００１５】本実施例によれば、複数の計算機を有する
計算機システムにおいて、データの転送が発生したと
き、その転送がメモリデータ転送ネットワーク６０を用
いて実行されることによって、通信ネットワーク５０の
負荷を低減でき、通信ネットワーク５０を使用する他の
処理の通信性能への悪影響を防止することができる。
計算機システムにおいて、データの転送が発生したと
き、その転送がメモリデータ転送ネットワーク６０を用
いて実行されることによって、通信ネットワーク５０の
負荷を低減でき、通信ネットワーク５０を使用する他の
処理の通信性能への悪影響を防止することができる。
【００１６】
【発明の効果】以上説明したように、本発明のデータ転
送システムによれば、複数の計算機を有する計算機シス
テムにおいて、メモリデータの転送をメモリデータ転送
ネットワーク使用し、その制御をメモリデータ転送制御
装置によって行うことにより、通信ネットワーク及びＭ
ＣＵの負荷を少なくし、効率良くデータ転送をすること
ができる。
送システムによれば、複数の計算機を有する計算機シス
テムにおいて、メモリデータの転送をメモリデータ転送
ネットワーク使用し、その制御をメモリデータ転送制御
装置によって行うことにより、通信ネットワーク及びＭ
ＣＵの負荷を少なくし、効率良くデータ転送をすること
ができる。
【図１】本発明の一実施例を示すデータ転送システムの
構成図である。
構成図である。
【図２】本発明の一実施例を示すデータ転送システムの
動作を示すフローチャートである。
動作を示すフローチャートである。
１０，１１，１２ 計算機 ２０，３０，４０ ＣＰＵ（中央処理装置） ２１，３１，４１ 主記憶装置 ２２，３２，４２ ＭＣＵ（主記憶装置制御装置） ２３，３３，４３ 通信制御装置 ２４，３４，４４ メモリデータ転送制御装置 ５０ 通信ネットワーク ６０ メモリデータ転送ネットワーク ７０ 転送元領域 ８０ 転送先領域
Claims (1)
- 【請求項１】 主記憶装置を有する複数の計算機を通信
ネットワークを介して接続し、計算機間での相互通信を
行うデータ転送システムにおいて、 前記ネットワークとは別に、前記計算機の前記主記憶装
置のメモリデータの転送を行う通信回線手段と、 前記計算機に、前記メモリデータの入出力制御及び転送
完了を通知する転送制御手段を有することを特徴とする
データ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23284793A JPH0784969A (ja) | 1993-09-20 | 1993-09-20 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23284793A JPH0784969A (ja) | 1993-09-20 | 1993-09-20 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784969A true JPH0784969A (ja) | 1995-03-31 |
Family
ID=16945743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23284793A Pending JPH0784969A (ja) | 1993-09-20 | 1993-09-20 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784969A (ja) |
-
1993
- 1993-09-20 JP JP23284793A patent/JPH0784969A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0784969A (ja) | データ転送システム | |
| JPH02128250A (ja) | 情報処理装置のアクセス制御回路 | |
| JP3282205B2 (ja) | 受信データ処理方式及び通信制御装置 | |
| JPS59188749A (ja) | デ−タ転送制御方式 | |
| JPS6337453A (ja) | バススイツチ装置 | |
| JP2687716B2 (ja) | 情報処理装置 | |
| JPS6240565A (ja) | メモリ制御方式 | |
| JPS6041145A (ja) | デイスクキヤツシユ装置 | |
| JPH056333A (ja) | マルチプロセサシステム | |
| KR920009447B1 (ko) | 다중처리 시스템에서의 입출력 전담 처리장치. | |
| JPS61262955A (ja) | 通信制御装置のバツフア管理方式 | |
| JPH05134992A (ja) | マルチプロセツサ制御方式 | |
| JPH06161951A (ja) | バス制御方式 | |
| JPH01142962A (ja) | データ転送制御方式 | |
| JPS63153635A (ja) | デ−タ転送速度指定方式 | |
| JPS59201153A (ja) | スタンドアロン型画像処理システムのホスト接続方式 | |
| JPH04274524A (ja) | プロセス間通信制御方式 | |
| JPS60196866A (ja) | デ−タ処理装置 | |
| JPH04372042A (ja) | 入出力割込み処理管理方式 | |
| JPH07175653A (ja) | 並列計算機システム | |
| JPH02214960A (ja) | 入出力システム | |
| JP2002232457A (ja) | 情報処理システム | |
| JPH03125248A (ja) | データ処理システム | |
| JPH0512181A (ja) | 電子計算機 | |
| JPS6260044A (ja) | 通信制御装置 |