JP3282205B2

JP3282205B2 - 受信データ処理方式及び通信制御装置

Info

Publication number: JP3282205B2
Application number: JP00127892A
Authority: JP
Inventors: 哲彦平田; 達也横山; 美加水谷; 治高田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-08
Filing date: 1992-01-08
Publication date: 2002-05-13
Anticipated expiration: 2017-05-13
Also published as: JPH05183603A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機をネットワーク
に接続するための通信制御装置に関し、特にネットワー
ク伝送路から計算機が受信したデータの処理遅延時間短
縮方式、及び受信バッファのホールドタイム減少方式に
関する。

【０００２】

【従来の技術】情報通信ネットワークシステムにおいて
は、ネットワーク伝送路とネットワークに接続される計
算機本体との間に通信制御装置が設置される。通信制御
装置の役割は、送信の場合には計算機から転送されてき
たデータにプロトコル処理を施し伝送路へ送り出すこ
と、受信の場合には伝送路から入ってきたデータをプロ
トコル処理し、計算機へと転送すること、である。通信
制御装置で処理される通信プロトコルは、例えば図３に
示すようなものである。

【０００３】従来、情報通信ネットワークにおける通信
プロトコルの処理は、情報フレームの受信が終了した時
点で下位のレイヤから順にヘッダを解析していくことか
ら始めていた。

【０００４】これに対し、フレームの受信から応答の送
信までの時間を短縮するための手段として、特開昭６２
−１６４３４５号公報に記載の「通信制御装置」があ
る。該広報に記載の発明は、情報フレームがデータとデ
ータに先行する制御フィールド（ヘッダ）に分かれるこ
とに着目し、制御フィールドの受信終了とデータの受信
終了を各々ハードウェア制御で通知させることにより、
制御フィールドの受信が終了した時点からフィールドの
解読及び送信処理の準備を開始し、データまで全てを受
信した時点でデータの処理を開始して、マイクロプログ
ラムによる処理の時間帯を分散してフレーム受信から応
答送信までの時間を短縮するものである。

【０００５】

【発明が解決しようとする課題】上記発明の技術は、応
答フレーム送信の準備はフレーム全体の処理終了を待た
ずに制御フィールドの受信終了により開始できることに
着目したものである。しかしながら、同技術には以下に
述べるような問題点があった。

【０００６】（ａ）フレームを受信してから応答を送信
するまでの処理遅延時間については短縮されるが、受信
したデータを計算機に遅延時間小で転送することについ
ては考慮がなされていない点。

【０００７】（ｂ）ハードウェアから２回の通知をもら
う方式は市販のＬＡＮ用ＬＳＩでは実現しがたい点。

【０００８】（ｃ）制御フィールド受信時点では開始で
きず、データ部まで受信して初めて処理を開始できる処
理（例えばチェックサム）があること。またそのような
処理の方が処理量が多い点。

【０００９】本発明の目的は、受信処理遅延時間の少な
い受信データ処理方式を提供することにある。

【００１０】本発明の他の目的は、特定のタイミングで
計算機に対してデータ受信を通知する通信制御装置を提
供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明による通信制御装置、および受信データ処理
方式では、計算機とネットワーク伝送路との間に位置す
る通信制御装置が、受信したデータのプロトコル処理の
結果が正常か異常かの別に拘らず、プロトコル処理の１
部と並行してバッファメモリから計算機主メモリへの受
信データ転送処理を実行することようにしたことを特徴
とする。

【００１２】プロトコル処理とバッファメモリから計算
機主メモリへの受信データ格納とを平行して実行するた
めに、本発明による受信データ処理方式では、通信制御
装置内で実行される階層化プロトコルの各レイヤ処理に
おいて、上位レイヤへ処理を依頼するのに必要なアドレ
ス処理を完了した時点で、バッファメモリから計算機主
メモリへの受信データ転送を開始し、その他のプロトコ
ル処理を上記受信デ−タの転送中に実行する。例えば、
データ部まで全てを含めて処理しなければならないチェ
ックサム処理は、バッファメモリから主メモリへのデー
タ転送中に実行する。

【００１３】また、本発明による通信制御装置、および
受信データ処理方式は、バッファメモリから計算機主メ
モリへの先行データムーブの終了と、プロトコル処理の
終了との両方を確認して、計算機主プロセッサにデ−タ
受信を通知することを他の特徴とする。

【００１４】

【作用】本発明によれば、プロトコル処理が終了する前
にバッファメモリから主メモリへのデータ転送を開始す
るようにしているため、プロトコル処理が終了するのを
待ってデータ転送を開始する従来方式に比べて、受信デ
ータの処理遅延時間を小さくすることができ、これに伴
って受信バッファのホールドタイムが短縮されるため、
バッファメモリの容量を低減できる。

【００１５】また、プロトコル処理の終了に先行してバ
ッファメモリから主メモリへ受信データ転送を開始して
いるため、受信データが有効であったか否かの判断はプ
ロトコル処理の終了を待たないとできないが、本発明で
は、例えば、プロトコル処理終了とデータムーブ終了と
の両方を確認して計算機にデータ受信通知を発行するよ
うにし、プロトコル処理の結果が異常であった場合には
データ受信通知の発行を抑えることにより、計算機への
悪影響を回避できる。尚、プロトコル処理の結果が異常
であった場合には、例えば、次に受信したデータを主メ
モリ内の前回のデ−タ（無効デ−タ）格納エリアへ再度
転送することによって、既転送データを無効化する。

【００１６】上記プロトコル処理終了とデータ転送終了
の確認によるデ−タ受信通知は、ソフトウェアで実行し
てもよいし、ハードウェア回路によって行うようにして
もよい。

【００１７】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。なお、これにより本発明が限定されるもので
はない。

【００１８】（第１実施例）図２は、情報通信ネットワ
ークシステム１００を示す構成図である。

【００１９】この情報通信ネットワークシステム１００
は、計算機１０１Ａと通信制御装置１０５Ａとからなる
エンドシステムと、計算機１０１Ｂと通信制御装置１０
５Ｂとからなるエンドシステムと、計算機１０１Ｃと通
信制御装置１０５Ｃとからなるエンドシステムとが、ネ
ットワーク１１３に接続されたものである。計算機１０
１Ａ、１０１Ｂ、１０１Ｃはそれぞれ同じ構成であり、
以下では参照符号を１０１とする。通信制御装置１０５
Ａ、１０５Ｂ、１０５Ｃはそれぞれ同じ構成であり、以
下では参照符号を１０５とする。

【００２０】図３は、情報通信ネットワークに１００に
おける階層化プロトコルを示したものである。

【００２１】階層化プロトコルの構成をＯＳＩの場合を
例にとって示すと、フィジカルレイヤ３０１、ＭＡＣ副
層３０２１とＬＬＣ副層３０２２とを含むデータリンク
レイヤ３０２、ネットワークレイヤ３０３、トランスポ
ートレイヤ３０４、セションレイヤ３０５、プレゼンテ
ーションレイヤ３０６、アプリケーションレイヤ３０７
の７層構造となっている。本実施例では、このうちフィ
ジカルレイヤ３０１からトランスポートレイヤ３０４ま
での４層を通信制御装置１０５が受持ち、セションレイ
ヤ３０５からアプリケーションレイヤ３０７までの３層
を計算機１０１が受け持つ。

【００２２】図１は、計算機１０１と通信制御装置１０
５の内部構成、及び計算機１０１と通信制御装置１０５
との接続関係を示す図である。

【００２３】計算機１０１は、主プロセッサ１０２と、
主メモリ１０３と、システムバス１０４とを含んでい
る。主プロセッサ１０２、主メモリ１０３、通信制御装
置１０５は、システムバス１０４に接続されている。通
信制御装置１０５は、計算機１０１とのインタフェース
をとるための計算機インタフェース回路１０６と、ネッ
トワーク１１３とのインタフェースをとるＭＡＣ−ＬＳ
Ｉ１１２（以下ＤＭＡＣIIと称す）と、送受信データを
一時的に保存するバッファメモリ１１１と、バッファメ
モリ上の送受信データに対しプロトコル処理を施すロー
カルプロセッサ１０８と、ローカルプロセッサ１０８が
実行する命令を格納する他、プロトコル処理を実行する
際に必要なテーブルを定義するためのローカルメモリ１
１４と、バッファメモリ１１１と計算機１０１内の主メ
モリ１０３との間で送信受信データの転送を行うダイレ
クトメモリアクセスコントローラ（以下、ＤＭＡＣIと
称す）１０９、とからなる。上位計算機インタフェース
回路１０６と、バッファメモリ１１１とは、送信受信デ
ータの入出力のためのデータバス１１０で接続されてい
る。ＤＭＡＣII１１２と、バッファメモリ１１１とは、
送信受信データの入出力のためのデータバス１１５で接
続されている。計算機インタフェース回路１０６と、ロ
ーカルプロセッサ１０８と、ローカルメモリ１１４と、
ＤＭＡＣI１０９と、バッファメモリ１１１と、ＤＭＡ
ＣII１１２は、通信プロトコル処理のためのプロトコル
処理部バス１０７で接続されている。

【００２４】図４は、通信制御装置内ローカルプロセッ
サで実行されるデータ送信受信のシーケンスを示した図
である。

【００２５】計算機からデータ送信要求があると、通信
制御装置はＤＭＡＣI１０９によりデータを計算機内主
メモリ１０３から通信制御装置１０５内バッファメモリ
１１１へと転送し、図４に示した順序でローカルプロセ
ッサ１０８がプロトコル処理を実行する。送信側は、ト
ランスポートレイヤ３０４Ａで送信プロトコル処理を施
した後、ネットワークレイヤ３０３Ａ、ＬＬＣ３０２２
Ａで同様に送信プロトコル処理を実行し、ＭＡＣ３０２
１Ａを介して相手計算機に送り出す。受信側は、ＭＡＣ
３０２１Ｂでデータを受信するとＬＬＣ３０２Ｂ、ネッ
トワーク３０３Ｂ、トランスポート３０４Ｂの順に受信
プロトコル処理を実行し、データ受信を計算機に通知す
る。同時にデータを受信した旨、送信側へ応答するた
め、トランスポートレイヤ３０４Ｂ、ネットワークレイ
ヤ３０３Ｂ、ＬＬＣ３０２２Ｂ、ＭＡＣ３０２１Ｂの順
に応答パケットを処理してデータ送信側計算機へ送り出
す。受信側はデータ受信と同じ順序で応答パケットを処
理する。本発明は、特にデータ受信に関するものであ
り、Ｂ側においてデータを受けてから計算機へ通知する
までの遅延時間を短縮し、受信バッファのホールドタイ
ムを短縮するものである。

【００２６】図５は、各レイヤでプロトコル処理として
具体的にはどのような処理がなされているかを示した図
である。

【００２７】レイヤ２のＬＬＣでは、主にレイヤ３のプ
ロトコル種別を識別するアドレス処理がなされる。レイ
ヤ３のネットワークでは、インタ−ネットワ−クアドレ
スを識別するアドレス処理と、ヘッダに関するチェック
サム等が実行される。レイヤ４のトランスポートでは、
トランスポ−トコネクションを識別するアドレス処理の
ほかにフロー制御に関する処理や、応答送信処理、タイ
マ管理、チェックサム等の処理がある。これらの処理が
終了するとＤＭＡＣI１０９を操作してバッファメモリ
から計算機主メモリ１０３へデータを転送する。図５に
おいて、点線で囲った処理が、ＤＭＡＣI１０９を起動
して受信データを計算機主メモリ１０３へ転送するのに
必要な処理である。すなわち、各レイヤでのアドレス処
理を完了しなければ、受信データを計算機主メモリ１０
３に転送することができない。

【００２８】図６は、通信制御装置の従来動作を示すタ
イムチャートである。

【００２９】図６に示すように、従来の通信制御装置に
おいては、ネットワーク１１３から、通信制御装置１１
５への受信データ処理に関し、ＤＭＡＣII１１２でネッ
トワーク１１３からバッファメモリ１１１へデータを一
旦格納する。バッファメモリ１１１へ格納された受信デ
ータに対してローカルプロセッサ１０８がプロトコル処
理を施し、その後ＤＭＡＣI１０９によりバッファメモ
リ１１１から計算機主メモリ１０３へ受信データは転送
される。

【００３０】図７は、図６におけるＤＭＡＣIIの動作を
フローで示したものである。

【００３１】ＤＭＡＣII１１２は、ネットワーク１１３
からフレームを受信すると（７０１）、受信フレームを
バッファメモリにストアし（７０２）、割込み等の手段
により、フレーム受信をローカルプロセッサ１０８に通
知する（７０３）。その後、次フレーム受信の準備をし
て（７０４）フレーム受信に備える。

【００３２】図８、図９は、図６におけるローカルプロ
セッサの動作をフローで示したものである。

【００３３】ローカルプロセッサ１０８は、ＤＭＡＣII
１１２から割込み等の手段により、フレームを受信した
旨通知されるのを待っている（８０１）。フレームを受
信したら、レイヤ２（ＬＬＣ）のアドレスの処理を実行
する（８０２）。続けてレイヤ３（ネットワーク）のチ
ェックサムを実行し（８０３）、アドレスの処理を実行
する（８０４）。更にレイヤ４（トランスポート）のチ
ェックサム処理を実行し（８０５）、アドレスの処理
（８０６）、フロー制御処理（８０７）、応答送信処理
（８０８）、タイマ管理処理（８０９）を実行する。以
上の処理を終了すると、ＤＭＡＣI１０９を起動し、通
信制御装置１０５内バッファメモリ１１１から計算機１
０１内主メモリ１０３へデータ転送を実行する（９０
１）。ＤＭＡＣI１０９によるデータ転送が終了したら
（９０２）、計算機１０１の主プロセッサ１０２にデー
タ受信を通知する（９０３）。

【００３４】図１０は、図６におけるＤＭＡＣIの動作
フローを示したものである。

【００３５】ＤＭＡＣI１０９は、受信データを通信制
御装置１０５内バッファメモリ１１１から計算機１０１
内主メモリ１０３へ転送し（１００１）、転送が終了し
たら、割込み等の手段により、転送終了をローカルプロ
セッサ１０８に通知する（１００２）。

【００３６】図１１は、本発明が実現しようとする動作
を表す図である。

【００３７】本発明の目的は、ネットワーク１１３から
通信制御装置１０５が受信したデータを遅延時間少なく
計算機１０１に伝えることのできる受信データ処理方式
を提供することにある。ネットワーク１１３から通信制
御装置１０５がフレームを受信する際には、ＤＭＡＣII
１１２により、一旦バッファメモリ１１１へデータが格
納される。これは従来動作と同じである。従来動作と異
なるのは、このあと、ローカルプロセッサ１０８がプロ
トコル処理を終了するのを待たずに、ＤＭＡＣI１０９
を起動し、ローカルプロセッサ１０８によるプロトコル
処理と、ＤＭＡＣI１０９によるバッファメモリ１１１
から計算機主メモリ１０３へのデータムーブを並行して
実行し、遅延時間を短縮している点である。

【００３８】図１２、図１３は、本発明によるローカル
プロセッサの動作フローである。

【００３９】本発明による受信データの処理方式では、
ローカルプロセッサ１０８は、ＤＭＡＣII１１２による
フレーム受信の通知があると（８０１）、プロトコル処
理のうち、上位レイヤのプロトコル処理を起動するのに
必要なアドレスの処理のみ実行する。すなわち、レイヤ
２（ＬＬＣ）のアドレスの処理（８０２）、レイヤ３
（ネットワーク）のアドレスの処理（８０４）、レイヤ
４（トランスポート）のアドレスの処理（８０６）を実
行する。この後、バッファメモリ１１１から計算機１０
１内主メモリ１０３へ受信データを転送するためにＤＭ
ＡＣI１０９を起動する（９０１）。ＤＭＡＣI１０９
は、起動された後、ただちにデータ転送を開始する。こ
れと並行してローカルプロセッサ１０８は動作すること
が可能であるため、ローカルプロセッサ１０８は、残り
のプロトコル処理を実行する。残りのプロトコル処理と
は、レイヤ３（ネットワーク）のチェックサム処理（８
０３）、レイヤ４（トランスポート）のフロー制御処理
（８０７）、応答送信処理（８０８）、タイマ管理処理
（８０９）、チェックサム処理（８０５）である。これ
らの処理の終了とＤＭＡＣI１０９によるデータムーブ
終了の同期をとって（９０２）、計算機１０１の主プロ
セッサ１０３へデータ受信を通知する。

【００４０】本実施例によれば、レイヤ４のチェックサ
ム処理（８０５）を含むアドレス処理以外のプロトコル
処理（８０３、８０７、８０８、８０９）は、アドレス
処理に比較して処理量が大きく、かつＤＭＡＣI１０９
によるデータムーブに要する時間と同程度の処理時間が
かかると考えられるため、本発明による受信データの処
理方式により、ＤＭＡＣI１０９によるデータムーブの
時間分、受信データの処理遅延時間を短縮することがで
きる。

【００４１】（第２実施例）上記第１の実施例では、プ
ロトコル処理の終了と、ＤＭＡＣI１０９によるバッフ
ァメモリ１１１から上位計算機１０１内主メモリ１０３
へのデータ転送終了の同期を、ローカルプロセッサ１０
８がとって、上位計算機１０１の主プロセッサ１０２に
通知している。このため、ローカルプロセッサ１０８の
処理負荷が増大するという問題点がある。

【００４２】図１４は、プロトコル処理終了とデータム
ーブ終了の同期回路を示した図である。第２実施例で
は、ＤＭＡＣI１０９によるデータムーブの終了を通知
する信号１４０６をＤＭＡＣI１０９から入力し、プロ
トコル処理終了を通知する信号１４０７をローカルプロ
セッサ１０８から入力し、そのアンドをとって計算機イ
ンタフェース回路１０６に出力し、計算機１０１の主プ
ロセッサ１０２に向けて制御信号１１５Ａを発生させる
回路１４０５について説明する。

【００４３】図１で既に説明したとおり、計算機インタ
フェース回路１０６は、通信制御装置１０５が計算機１
０１とインタフェースをとるためのものである。具体的
には、計算機インタフェース回路１０６は、バス調停回
路１４０１、割込み等の制御信号を発生させるレジスタ
１４０２、アドレスバスバッファ１４０３、データバス
バッファ１４０４等から構成される。計算機インタフェ
ース回路１０６は、システムバス１０４と、制御信号１
１５Ａ、アドレスバス１１５Ｂ、データバス１１５Ｃで
接続される。更に、計算機インタフェース回路１０６
と、ＤＭＡＣI１０９は、アドレスバス１１０Ａと、デ
ータバス１１０Ｂで接続される。更に、計算機インタフ
ェース回路１０６と、ローカルプロセッサ１０８は、プ
ロトコル処理用バスのアドレスバス１０７Ａと、データ
バス１０７Ｂとで接続される。本発明による、ＤＭＡＣ
I１０９のデータムーブの終了とローカルプロセッサ１
０８のプロトコル処理終了の同期回路は、以下に述べる
ものである。

【００４４】ＤＭＡＣI１０９によるデータムーブの終
了を通知する信号１４０６をＤＭＡＣI１０９から入力
し、かつプロトコル処理終了を通知する信号１４０７を
ローカルプロセッサ１０８から入力し、そのアンドをと
って計算機インタフェース回路１０６に出力する（１４
０５）。この出力を計算機インタフェース回路１０６に
入力して、内部のレジスタ１４０２によりシステムバス
上に割込み信号等１１５Ａを発生させる。

【００４５】図１５は、計算機インタフェ−ス回路１０
６の詳細な構成図である。図１５において、プロトコル
処理終了とデ−タム−ブ終了の同期信号１４１０は、割
込み発生レジスタ１４０２に保持されると同時にシステ
ムバス１０４への割込み信号１１５Ａとして出力され
る。

【００４６】本実施例によれば、ＤＭＡＣI１０９によ
るデータムーブの終了と、ローカルプロセッサ１０８に
よるプロトコル処理終了の同期を、ローカルプロセッサ
１０８上のソフトウェアでとる必要が無くなるので、ロ
ーカルプロセッサ１０８の負荷を軽減し、データ受信通
知を更に高速に実行することができる。

【００４７】（第３実施例）第１実施例による受信デー
タ処理方式は、プロトコル処理中、上位のレイヤを起動
するのに必要なアドレス処理のみ先に実行して、いち早
くＤＭＡＣI１０９を起動し、バッファメモリ１１１か
ら計算機１０１内主メモリ１０３へのデータムーブを開
始するものである。第３実施例では、変形実施例を示
す。

【００４８】図１６、図１７は、本発明による受信デー
タ処理方式のローカルプロセッサ１０８の他の動作フロ
ーを示した図である。

【００４９】本実施例で説明するローカルプロセッサ１
０８の他の動作フローは、ＤＭＡＣII１１２によるフレ
ーム受信の通知があると（８０１）、プロトコル処理の
うち、データ部は必要なく、ヘッダ部と参照テーブルさ
えあれば実行できる処理を実行する。すなわち、レイヤ
２（ＬＬＣ）のアドレスの処理（８０２）、レイヤ３
（ネットワーク）のチェックサムの処理（８０３）、ア
ドレスの処理（８０４）、レイヤ４（トランスポート）
のアドレスの処理（８０６）、フロー制御処理（８０
７）、応答送信処理（８０８）、タイマ管理処理（８０
９）を実行する。この後、バッファメモリ１１１から計
算機１０１０内主メモリ１０３へ受信データを転送する
ためにＤＭＡＣI１０９を起動する（９０１）。ＤＭＡ
ＣI１０９は、起動された後、ただちにデータ転送を開
始する。これと並行してローカルプロセッサ１０８は動
作することが可能であるため、ローカルプロセッサ１０
８は、残りのプロトコル処理であるレイヤ４（トランス
ポート）チェックサム処理を実行する（８０５）。チェ
ックサム処理の終了とＤＭＡＣI１０９によるデータム
ーブ終了の同期をとって（９０２）、計算機１０１の主
プロセッサ１０３へデータ受信を通知する（９０３）。

【００５０】本実施例によれば、プロトコル処理中最も
負荷の高いと考えられるチェックサム処理をバッファメ
モリと計算機主メモリ間のデータムーブと並行して実行
することができるので、見かけ上のプロトコル処理遅延
時間短縮に効果がある。

【００５１】

【発明の効果】以上の説明から明らかな如く、本発明に
よる通信制御装置および受信データ処理方式は、プロト
コル処理と並行してバッファメモリから計算機主メモリ
へのデータ転送を開始することによって、受信データ処
理遅延時間を短縮し、計算機に迅速に受信データを転送
することができる。また、通信制御装置内の受信バッフ
ァのホールドタイムが減少されるため、バッファメモリ
を有効に活用した通信制御装置を提供できる。

【図面の簡単な説明】

【図１】本発明の通信制御装置の構成図。

【図２】情報通信ネットワークシステムの一例を示す構
成図。

【図３】情報通信ネットワークシステムにおける階層化
プロトコルの概念図。

【図４】通信制御装置間データ送受信シーケンス。

【図５】レイヤ２、レイヤ３、レイヤ４プロトコルの処
理内容。

【図６】従来通信制御装置動作のタイムチャート。

【図７】ＤＭＡＣIIの動作フロー。

【図８】従来動作時のローカルプロセッサ動作フロー。

【図９】従来動作時のローカルプロセッサ動作フロー。

【図１０】ＤＭＡＣIの動作フロー。

【図１１】本発明による通信制御装置動作のタイムチャ
ート。

【図１２】本発明によるローカルプロセッサの動作フロ
ー。

【図１３】本発明によるローカルプロセッサの動作フロ
ー。

【図１４】プロトコル処理終了とデータムーブ終了の同
期回路。

【図１５】計算機インタフェ−ス回路の詳細構成図。

【図１６】本発明によるローカルプロセッサの他の動作
フロー。

【図１７】本発明によるローカルプロセッサの他の動作
フロー。

【符号の説明】

１００情報通信ネットワークシステム１０１計算機１０２主プロセッサ１０３主メモリ１０４システムバス１０５通信制御装置１０６計算機インタフェース回路１０７Ａ，１０７Ｂプロトコル処理用バス１０８ローカルプロセッサ１０９ＤＭＡＣI １１０Ａ，１１０Ｂデータバス１１１バッファメモリ１１２ＤＭＡＣII １１３ネットワーク１１４ローカルメモリ１１５システムバス接続線１４０１バス調停回路１４０２割込み発生レジスタ１４０３アドレスバスバッファ１４０４データバスバッファ１４０５プロトコル処理終了とデータムーブ終了の同
期回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者水谷美加神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者高田治神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (56)参考文献特開平１−290346（ＪＰ，Ａ) 特開平３−135253（ＪＰ，Ａ) 特開平４−248735（ＪＰ，Ａ) 特開昭61−211755（ＪＰ，Ａ) 特開平４−352054（ＪＰ，Ａ) 特開平３−273350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/10 G06F 13/00 353 H04L 13/08

Claims

(57)【特許請求の範囲】

【請求項１】計算機インタフェース回路と、送受信デー
タを保持するバッファメモリと、プロトコル処理を実行
するプロセッサと、上記プロセッサが実行するプログラ
ムや処理に必要なデ−タを格納するためのローカルメモ
リと、計算機内の主メモリと前記バッファメモリ間のデ
ータ転送を行なう第１のデータ転送装置と、ネットワー
ク伝送路と前記バッファメモリ間のデータ転送を行なう
第２のデータ転送装置を内蔵したメディア・アクセス・
コントローラとから成る通信制御装置において、ネット
ワークから通信制御装置が受信したデータについて、プ
ロトコル処理が終了する以前に上記第１のデータ転送装
置を起動することにより、プロセッサによるプロトコル
処理の少なくとも１部とデータ転送装置によるデータ転
送とを並行して実行するようにしたことを特徴とする受
信データ処理方式。
【請求項２】請求項１に記載の受信データ処理方式にお
いて、前記通信制御装置が、前記ローカルプロセッサに
より実行される階層化プロトコルの各レイヤについて、
各々の上位レイヤを起動するのに必要なアドレス処理を
完了した時点で、前記第１のデータ転送装置に主メモリ
とバッファメモリ間のデータ転送の開始を指示し、その
後に上記アドレス処理以外のプロトコル処理を実行する
ようにしたことを特徴とする受信データ処理方式。
【請求項３】請求項２に記載の受信データ処理方式にお
いて、前記通信制御装置が、前記第１のデータ転送装置
によるデータ転送開始を指示した後、受信デ−タに関す
るチェックサム処理を実行することを特徴とする受信デ
ータ処理方式。
【請求項４】前記第１のデータ転送装置による主メモリ
とバッファメモリ間のデータ転送と、前記ローカルプロ
セッサで実行されているプロトコル処理とが正常に完了
したことを確認して、計算機に対しるデータ受信通知を
行うことを特徴とする請求項１、２、または３に記載の
受信データ処理方式。
【請求項５】計算機インタフェース回路と、送受信デー
タを保持するバッファメモリと、プロトコル処理を実行
するプロセッサと、前記プロセッサが実行するプログラ
ムや処理に必要なテーブルを格納するローカルメモリ
と、計算機内の主メモリと前記バッファメモリ間のデー
タ転送を実行する第１のデータ転送装置と、ネットワー
ク伝送路と前記バッファメモリ間のデータ転送を実行す
る第２のデータ転送装置を内蔵したメディア・アクセス
・コントローラとから成る通信制御装置において、上記
第１のデータ転送装置が主メモリとバッファメモリ間の
データ転送が正常に終了したことを示す第１の制御信号
を発生し、上記ローカルプロセッサがプロトコル処理が
正常に終了したことを示す第２の制御信号を発生し、上
記通信制御装置が上記第１、第２の制御信号のアンド条
件によって計算機に対するデータ受信通知信号を発生す
る信号発生手段を有することを特徴とする通信制御装
置。