JP3127523B2 - 通信制御装置およびデータ送信方法 - Google Patents
通信制御装置およびデータ送信方法Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/9063—Intermediate storage in different physical parts of a node or terminal
- H04L49/9068—Intermediate storage in different physical parts of a node or terminal in the network interface card
- H04L49/9073—Early interruption upon arrival of a fraction of a packet
Description
【０００１】
【産業上の利用分野】本発明は、計算機をネットワーク
に接続するための通信制御装置に関し、特に、計算機か
らネットワークへのデータ送信処理の高速化方式に関す
る。
に接続するための通信制御装置に関し、特に、計算機か
らネットワークへのデータ送信処理の高速化方式に関す
る。
【０００２】
【従来の技術】上位レイヤ（ユーザ）からのデータ送信
要求に対するデータ送信処理時間の短縮方式として、例
えば、特開平3−125538 号公報に記載の「パケット分割
方式」がある。上記公報に記載の発明は、上位レイヤか
らの送信データを複数のパケットに分割してネットワー
クに送信する際、全送信データの受取りの完了を待たず
に、上位レイヤから受け取った送信データ量が、分割し
て送信すべき最大パケット長に達した時点でネットワー
クに送出することにより、送信遅延時間を短縮するよう
にした方式である。
要求に対するデータ送信処理時間の短縮方式として、例
えば、特開平3−125538 号公報に記載の「パケット分割
方式」がある。上記公報に記載の発明は、上位レイヤか
らの送信データを複数のパケットに分割してネットワー
クに送信する際、全送信データの受取りの完了を待たず
に、上位レイヤから受け取った送信データ量が、分割し
て送信すべき最大パケット長に達した時点でネットワー
クに送出することにより、送信遅延時間を短縮するよう
にした方式である。
【０００３】
【発明が解決しようとする課題】然るに、上記従来技術
は、送信する全データの受取りが完了する前に、ネット
ワークへのデータ送出を開始するものであるが、ネット
ワークに送出する単位であるパケットに着目すると、１
パケット分のデータの受取りが完了した後でネットワー
クに送出される。従って、ネットワークに送出できる最
大パケット長が小さいネットワークには効果的である
が、最大パケット長の大きいネットワークでは、パケッ
トがネットワークに送出されるまでの遅延時間は依然と
して大きい。本発明の目的は、ネットワークへのパケッ
トの送出を短時間で完了できるデータ送信方式、および
通信制御装置を提供することにある。
は、送信する全データの受取りが完了する前に、ネット
ワークへのデータ送出を開始するものであるが、ネット
ワークに送出する単位であるパケットに着目すると、１
パケット分のデータの受取りが完了した後でネットワー
クに送出される。従って、ネットワークに送出できる最
大パケット長が小さいネットワークには効果的である
が、最大パケット長の大きいネットワークでは、パケッ
トがネットワークに送出されるまでの遅延時間は依然と
して大きい。本発明の目的は、ネットワークへのパケッ
トの送出を短時間で完了できるデータ送信方式、および
通信制御装置を提供することにある。
【０００４】本発明の他の目的は、上位レイヤからのデ
ータ受取り速度がネットワーク伝送速度より遅い場合に
も、アンダーラン（ネットワークに送出すべきデータが
上位レイヤから転送されていない現象）を発生すること
なく、高速にパケットを送信できるデータ送信方式、お
よび通信制御装置を提供することにある。
ータ受取り速度がネットワーク伝送速度より遅い場合に
も、アンダーラン（ネットワークに送出すべきデータが
上位レイヤから転送されていない現象）を発生すること
なく、高速にパケットを送信できるデータ送信方式、お
よび通信制御装置を提供することにある。
【０００５】本発明の更に他の目的は、上位レイヤから
のデータの受取りが、計算機のシステムバス等を介して
行なわれ、システムバスの負荷変動によってデータの受
取り速度が動的に変化する環境下でもアンダーランを発
生することなく、高速にパケットを送信できるデータ送
信方式、および通信制御装置を提供することにある。
のデータの受取りが、計算機のシステムバス等を介して
行なわれ、システムバスの負荷変動によってデータの受
取り速度が動的に変化する環境下でもアンダーランを発
生することなく、高速にパケットを送信できるデータ送
信方式、および通信制御装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、通信制御装置を、計算機との接続イン
タフェースと、送受信データを保持するバッファメモリ
と、プロトコル処理を実行するプロセッサと、計算機内
の主メモリと前記バッファメモリ間のデータ転送を行う
データ転送装置と、ネットワークへの伝送制御を行うメ
ディアアクセスコントローラで構成し、更に、内部のバ
スを送受信データが転送されるバスとプロセッサがプロ
トコル処理を行う上で使用するバスに分離して構成し、
更に、（ａ）データ転送装置に、プロセッサが指定した
任意のタイミングで、中間報告を行なう手段を設け、
（ｂ）プロセッサに、計算機内の主メモリからバッファ
メモリへのデータ転送速度とネットワーク伝送速度の速
度差に基づき、ネットワークへのデータ送信時にアンダ
ーランが発生しない（又は発生する確立の低い）タイミ
ングを計算する手段と、上記タイミングを中間報告タイ
ミングとしてデータ転送装置に与える手段と、プロトコ
ル処理の完了とデータ転送装置からの中間報告の同期を
とり、メディアアクセスコントローラを起動する手段と
を設ける。
に、本発明では、通信制御装置を、計算機との接続イン
タフェースと、送受信データを保持するバッファメモリ
と、プロトコル処理を実行するプロセッサと、計算機内
の主メモリと前記バッファメモリ間のデータ転送を行う
データ転送装置と、ネットワークへの伝送制御を行うメ
ディアアクセスコントローラで構成し、更に、内部のバ
スを送受信データが転送されるバスとプロセッサがプロ
トコル処理を行う上で使用するバスに分離して構成し、
更に、（ａ）データ転送装置に、プロセッサが指定した
任意のタイミングで、中間報告を行なう手段を設け、
（ｂ）プロセッサに、計算機内の主メモリからバッファ
メモリへのデータ転送速度とネットワーク伝送速度の速
度差に基づき、ネットワークへのデータ送信時にアンダ
ーランが発生しない（又は発生する確立の低い）タイミ
ングを計算する手段と、上記タイミングを中間報告タイ
ミングとしてデータ転送装置に与える手段と、プロトコ
ル処理の完了とデータ転送装置からの中間報告の同期を
とり、メディアアクセスコントローラを起動する手段と
を設ける。
【０００７】
【作用】本発明によれば、計算機からのデータ送信要求
に対し、計算機内の主メモリからバッファメモリへの送
信データの転送と、プロトコル処理が並行して行え、プ
ロトコル処理が完了した後、データ転送装置から中間報
告があった段階でネットワークへのデータ送信を開始す
るため、送信データのバッファメモリへの転送が完了す
る前にネットワークへのデータ送信を開始できる。
に対し、計算機内の主メモリからバッファメモリへの送
信データの転送と、プロトコル処理が並行して行え、プ
ロトコル処理が完了した後、データ転送装置から中間報
告があった段階でネットワークへのデータ送信を開始す
るため、送信データのバッファメモリへの転送が完了す
る前にネットワークへのデータ送信を開始できる。
【０００８】更に、計算機内の主メモリからバッファメ
モリへのデータ転送速度とネットワーク伝送速度の速度
差を考慮してネットワークへのデータ送信開始タイミン
グを決定するため、ネットワークへのデータ送信時のア
ンダーラン発生を防止することができる。
モリへのデータ転送速度とネットワーク伝送速度の速度
差を考慮してネットワークへのデータ送信開始タイミン
グを決定するため、ネットワークへのデータ送信時のア
ンダーラン発生を防止することができる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】〔実施例１〕図２は、本発明に係る通信ネ
ットワークシステムの１例を示す構成図であり、各計算
機１（１Ａ〜１Ｃ）は、それぞれ通信制御装置２（２Ａ
〜２Ｃ）を介して、ネットワーク３に接続されている。
ットワークシステムの１例を示す構成図であり、各計算
機１（１Ａ〜１Ｃ）は、それぞれ通信制御装置２（２Ａ
〜２Ｃ）を介して、ネットワーク３に接続されている。
【００１１】図３は、計算機１が取扱う送受信データＤ
１と、通信制御装置２で付加するプロトコルヘッダＨ
２，Ｈ１と、ネットワークに送出されるフレーム、ある
いはパケットフォーマットとの関係を示した図である。
１と、通信制御装置２で付加するプロトコルヘッダＨ
２，Ｈ１と、ネットワークに送出されるフレーム、ある
いはパケットフォーマットとの関係を示した図である。
【００１２】図１は、通信制御装置２の構成の１例と、
計算機１との接続関係を示すブロック図である。図１に
おいて、計算機１内の主プロセッサ１０，主メモリ２
０、及び通信制御装置２は、システムバス２５に接続さ
れている。
計算機１との接続関係を示すブロック図である。図１に
おいて、計算機１内の主プロセッサ１０，主メモリ２
０、及び通信制御装置２は、システムバス２５に接続さ
れている。
【００１３】通信制御装置２は、システムバス２５に接
続するためのシステムバスインタフェース回路３０と、
ネットワークへのデータ送受信を制御するＭＡＣ・ＬＳ
Ｉ60と、送受信データを一時的に保持するバッファメモ
リ５０と、バッファメモリ上の送受信データに対して通
信プロトコル処理を施すローカルプロセッサ７０と、バ
ッファメモリ５０と計算機１内の主メモリ２０間で送受
信データの転送を行なうダイレクトメモリアクセスコン
トローラ（以下、ＤＭＡＣと記す）４０と、ローカルプ
ロセッサ７０が実行する命令を格納するプログラムメモ
リ８０と、プロトコル処理を行う上で必要となるテーブ
ル等を定義するローカルメモリ９０で構成される。
続するためのシステムバスインタフェース回路３０と、
ネットワークへのデータ送受信を制御するＭＡＣ・ＬＳ
Ｉ60と、送受信データを一時的に保持するバッファメモ
リ５０と、バッファメモリ上の送受信データに対して通
信プロトコル処理を施すローカルプロセッサ７０と、バ
ッファメモリ５０と計算機１内の主メモリ２０間で送受
信データの転送を行なうダイレクトメモリアクセスコン
トローラ（以下、ＤＭＡＣと記す）４０と、ローカルプ
ロセッサ７０が実行する命令を格納するプログラムメモ
リ８０と、プロトコル処理を行う上で必要となるテーブ
ル等を定義するローカルメモリ９０で構成される。
【００１４】上記通信制御装置２は、２系統の内部バス
を有し、１つは、送受信データが転送されるバス１１お
よびバス１４であり、もう１つは、ローカルプロセッサ
７０がプロトコル処理を実行する為に使用するバス１２
である。バッファメモリ５０は、３ポートメモリを形成
し、ＤＭＡＣ４０，ＭＡＣ・ＬＳＩ６０及び、ローカル
プロセッサ７０から同時にアクセスできるように構成さ
れている。ＤＭＡＣ40及びＭＡＣ・ＬＳＩ６０は、ロー
カルプロセッサ７０により制御される。DMAC40は、バス
切替回路１３を介してバス１１とバス１２の両方に接続
される。送信データのＤＭＡ転送時にはバス１１を使用
し、ローカルプロセッサ７０とのインタフェース処理時
にはバス１２を使用する。
を有し、１つは、送受信データが転送されるバス１１お
よびバス１４であり、もう１つは、ローカルプロセッサ
７０がプロトコル処理を実行する為に使用するバス１２
である。バッファメモリ５０は、３ポートメモリを形成
し、ＤＭＡＣ４０，ＭＡＣ・ＬＳＩ６０及び、ローカル
プロセッサ７０から同時にアクセスできるように構成さ
れている。ＤＭＡＣ40及びＭＡＣ・ＬＳＩ６０は、ロー
カルプロセッサ７０により制御される。DMAC40は、バス
切替回路１３を介してバス１１とバス１２の両方に接続
される。送信データのＤＭＡ転送時にはバス１１を使用
し、ローカルプロセッサ７０とのインタフェース処理時
にはバス１２を使用する。
【００１５】図４は、本発明によるデータ伝送方式の基
本的な動作を示した図である。
本的な動作を示した図である。
【００１６】図４に示す如く、本発明のデータ伝送方式
の特徴は、計算機１からネットワーク３へのデータ送信
処理を高速化するために、ローカルプロセッサ７０でプ
ロトコル処理Ｐ−１を行いながら、ＤＭＡＣ４０で主メ
モリ２０からバッファメモリ５０へのデータ転送（以
下、ホストＤＭＡと記す）Ｐ−２を行い、ホストＤＭＡ
が完了する前に、バッファメモリ５０からネットワーク
３へのデータ送信Ｐ−３を開始するようにしている。
の特徴は、計算機１からネットワーク３へのデータ送信
処理を高速化するために、ローカルプロセッサ７０でプ
ロトコル処理Ｐ−１を行いながら、ＤＭＡＣ４０で主メ
モリ２０からバッファメモリ５０へのデータ転送（以
下、ホストＤＭＡと記す）Ｐ−２を行い、ホストＤＭＡ
が完了する前に、バッファメモリ５０からネットワーク
３へのデータ送信Ｐ−３を開始するようにしている。
【００１７】本発明の他の目的は、ホストＤＭＡ速度が
ネットワーク伝送速度より遅い場合にも、アンダーラン
を発生させずに、上記動作を実現すること、更には、シ
ステムバス２５の負荷によってホストＤＭＡ速度が動的
に変化する環境下でもアンダーランの発生を低減できる
方式を提供することにある。
ネットワーク伝送速度より遅い場合にも、アンダーラン
を発生させずに、上記動作を実現すること、更には、シ
ステムバス２５の負荷によってホストＤＭＡ速度が動的
に変化する環境下でもアンダーランの発生を低減できる
方式を提供することにある。
【００１８】図５は、本発明のデータ伝送におけるネッ
トワークへのデータ送信開始タイミングと、ホストＤＭ
Ａ−ネットワーク伝送速度との関係の１例を示す。図５
に示す如く、ホストＤＭＡ速度とネットワーク伝送速度
との速度差に基づいて、ネットワークへのデータ送信開
始タイミングを決定、あるいは調整することにより、ア
ンダーランの発生を低減できる。
トワークへのデータ送信開始タイミングと、ホストＤＭ
Ａ−ネットワーク伝送速度との関係の１例を示す。図５
に示す如く、ホストＤＭＡ速度とネットワーク伝送速度
との速度差に基づいて、ネットワークへのデータ送信開
始タイミングを決定、あるいは調整することにより、ア
ンダーランの発生を低減できる。
【００１９】上記動作を実現するために、本実施例で
は、通信制御装置２に以下に示す手段を設ける。
は、通信制御装置２に以下に示す手段を設ける。
【００２０】（ａ）ＤＭＡＣ４０に、ローカルプロセッ
サ７０が指定した任意のタイミングでＤＭＡ転送の中間
報告を行なう手段を設ける。
サ７０が指定した任意のタイミングでＤＭＡ転送の中間
報告を行なう手段を設ける。
【００２１】（ｂ）ローカルプロセッサ７０が実行する
プログラムに、ホストＤＭＡ速度とネットワーク伝送速
度の関係に基づき、ネットワーク３へのデータ送信時に
アンダーランが発生しえない（又は発生する確立の低
い）タイミングを計算する手段と、上記タイミングを中
間報告タイミングとしてＤＭＡＣ４０に与える手段と、
プロトコル処理の完了とＤＭＡＣ４０からの中間報告の
同期をとり、ＭＡＣ・ＬＳＩ６０を起動する手段を設け
る。
プログラムに、ホストＤＭＡ速度とネットワーク伝送速
度の関係に基づき、ネットワーク３へのデータ送信時に
アンダーランが発生しえない（又は発生する確立の低
い）タイミングを計算する手段と、上記タイミングを中
間報告タイミングとしてＤＭＡＣ４０に与える手段と、
プロトコル処理の完了とＤＭＡＣ４０からの中間報告の
同期をとり、ＭＡＣ・ＬＳＩ６０を起動する手段を設け
る。
【００２２】以下、これらの手段について、具体的に説
明する。
明する。
【００２３】図６は、ＤＭＡＣ４０の内部構成を示すブ
ロック図である。
ロック図である。
【００２４】ＤＭＡＣ４０は、主メモリ２０からバッフ
ァメモリ５０へのＤＭＡ転送を行う送信ＤＭＡユニット
１００と、バッファメモリ５０から主メモリ２０へのＤ
ＭＡ転送を行う受信ＤＭＡユニット２００と、バス１１
及びバス１２へのアクセス制御を行なうバス制御回路４
００と、ＤＭＡＣ全体の動作を制御する制御ユニット３
００とで構成される。制御ユニット３００は、バス制御
回路４００を介して、ローカルプロセッサ７０からのＤ
ＭＡ要求を受付け、指示内容に従い、送信DMAユニット
１００及び受信ＤＭＡユニット２００を起動する。送信
ＤＭＡユニット１００及び受信ＤＭＡユニット２００
は、バス制御回路４００を介して主メモリ２０及びバッ
ファメモリ５０をアクセスし、ＤＭＡ転送を実行する。
ァメモリ５０へのＤＭＡ転送を行う送信ＤＭＡユニット
１００と、バッファメモリ５０から主メモリ２０へのＤ
ＭＡ転送を行う受信ＤＭＡユニット２００と、バス１１
及びバス１２へのアクセス制御を行なうバス制御回路４
００と、ＤＭＡＣ全体の動作を制御する制御ユニット３
００とで構成される。制御ユニット３００は、バス制御
回路４００を介して、ローカルプロセッサ７０からのＤ
ＭＡ要求を受付け、指示内容に従い、送信DMAユニット
１００及び受信ＤＭＡユニット２００を起動する。送信
ＤＭＡユニット１００及び受信ＤＭＡユニット２００
は、バス制御回路４００を介して主メモリ２０及びバッ
ファメモリ５０をアクセスし、ＤＭＡ転送を実行する。
【００２５】図７は、送信ＤＭＡユニット１００の詳細
な構成を示すブロック図である。
な構成を示すブロック図である。
【００２６】送信ＤＭＡユニット１００は、転送元のメ
モリアドレス（主メモリ２０のアドレス）を保持する転
送元アドレスレジスタ１０５と、転送先のメモリアドレ
ス（バッファメモリ５０のアドレス）を保持する転送先
アドレスレジスタ１０７と、ＤＭＡ転送バイト数を保持
する転送バイトレジスタ１０２と、転送バイトレジスタ
１０２を更新するディクリメント回路１０３と、転送元
アドレスレジスタ１０５と転送先アドレスレジスタ１０
７を更新するインクリメント回路１０６と、転送元アド
レスレジスタ１０５と転送先アドレスレジスタ１０７を
選択してバス制御回路４００にアクセスアドレスを与え
るセレクタ１１０と、主メモリ２０からリードしたデー
タを一時的に保持するデータ保持レジスタ１０８と、転
送バイト数以下の任意の値が設定可能な中間報告バイト
レジスタ１０４と、転送バイトレジスタ１０２と中間報
告バイトレジスタ１０４の内容を比較する比較器109
と、送信ＤＭＡユニット１００全体の動作制御を行うコ
ントローラ１０１で構成される。
モリアドレス（主メモリ２０のアドレス）を保持する転
送元アドレスレジスタ１０５と、転送先のメモリアドレ
ス（バッファメモリ５０のアドレス）を保持する転送先
アドレスレジスタ１０７と、ＤＭＡ転送バイト数を保持
する転送バイトレジスタ１０２と、転送バイトレジスタ
１０２を更新するディクリメント回路１０３と、転送元
アドレスレジスタ１０５と転送先アドレスレジスタ１０
７を更新するインクリメント回路１０６と、転送元アド
レスレジスタ１０５と転送先アドレスレジスタ１０７を
選択してバス制御回路４００にアクセスアドレスを与え
るセレクタ１１０と、主メモリ２０からリードしたデー
タを一時的に保持するデータ保持レジスタ１０８と、転
送バイト数以下の任意の値が設定可能な中間報告バイト
レジスタ１０４と、転送バイトレジスタ１０２と中間報
告バイトレジスタ１０４の内容を比較する比較器109
と、送信ＤＭＡユニット１００全体の動作制御を行うコ
ントローラ１０１で構成される。
【００２７】上記送信ＤＭＡユニット１００は、ローカ
ルプロセッサ７０から指定されたメモリ間のＤＭＡ転送
を行なう他、ＤＭＡ転送の残りバイト数がローカルプロ
セッサ７０が指定したバイト数に達したことをローカル
プロセッサ７０に報告する機能を有する。すなわち、転
送バイトレジスタ１０２の値が、中間報告バイトレジス
タ１０４の値以下になったことを比較器１０９が検出
し、コントローラ１０１，制御ユニット３００を介し
て、ローカルプロセッサ７０に報告する。
ルプロセッサ７０から指定されたメモリ間のＤＭＡ転送
を行なう他、ＤＭＡ転送の残りバイト数がローカルプロ
セッサ７０が指定したバイト数に達したことをローカル
プロセッサ７０に報告する機能を有する。すなわち、転
送バイトレジスタ１０２の値が、中間報告バイトレジス
タ１０４の値以下になったことを比較器１０９が検出
し、コントローラ１０１，制御ユニット３００を介し
て、ローカルプロセッサ７０に報告する。
【００２８】図８は、制御ユニット３００の詳細な構成
を示すブロック図である。
を示すブロック図である。
【００２９】制御ユニット３００は、ローカルプロセッ
サ７０からのＤＭＡ要求を受け付けるためのコントロー
ルレジスタ３０３と、ＤＭＡの完了及び、上記中間報告
を行うためのステータスレジスタ３０２と、ＤＭＡアド
レスや転送バイト数等のパラメータが格納されたテーブ
ルのアドレスを保持するパラメータアドレスレジスタ３
０４と、これらのレジスタ，送信ＤＭＡユニット１００
及び受信ＤＭＡユニット２００を制御するコントローラ
３０１とで構成される。
サ７０からのＤＭＡ要求を受け付けるためのコントロー
ルレジスタ３０３と、ＤＭＡの完了及び、上記中間報告
を行うためのステータスレジスタ３０２と、ＤＭＡアド
レスや転送バイト数等のパラメータが格納されたテーブ
ルのアドレスを保持するパラメータアドレスレジスタ３
０４と、これらのレジスタ，送信ＤＭＡユニット１００
及び受信ＤＭＡユニット２００を制御するコントローラ
３０１とで構成される。
【００３０】図９は、ステータスレジスタ３０２のビッ
ト構成を示す。ステータスレジスタ３０２には、送信Ｄ
ＭＡユニット１００から通知される送信ＤＭＡ完了報告
信号４２，中間報告信号４３、およびＤＭＡユニット２
００から通知される受信DMA完了報告信号４５が、受信
ローカルプロセッサ７０から読みだしが可能な形で保持
される。
ト構成を示す。ステータスレジスタ３０２には、送信Ｄ
ＭＡユニット１００から通知される送信ＤＭＡ完了報告
信号４２，中間報告信号４３、およびＤＭＡユニット２
００から通知される受信DMA完了報告信号４５が、受信
ローカルプロセッサ７０から読みだしが可能な形で保持
される。
【００３１】図１０は、ローカルプロセッサ７０からＤ
ＭＡＣ４０へのＤＭＡ要求コマンド（以下、「ＤＭＡパ
ラメータ」と記す）の形式を示す。ＤＭＡパラメータ９
１は、転送元アドレス９１−１と、転送先アドレス９１
−２と、転送バイト数９１−３と、中間報告バイト数９
１−４からなり、ローカルメモリ９０上に定義されてい
る。
ＭＡＣ４０へのＤＭＡ要求コマンド（以下、「ＤＭＡパ
ラメータ」と記す）の形式を示す。ＤＭＡパラメータ９
１は、転送元アドレス９１−１と、転送先アドレス９１
−２と、転送バイト数９１−３と、中間報告バイト数９
１−４からなり、ローカルメモリ９０上に定義されてい
る。
【００３２】次に、ＤＭＡＣ４０の動作フローについて
説明する。
説明する。
【００３３】図１１〜図１３は、データ送信時における
ＤＭＡＣの動作を示したフローチャ−トである。
ＤＭＡＣの動作を示したフローチャ−トである。
【００３４】図１１において、ＤＭＡＣ４０は、コント
ロールレジスタ３０３の内容により送信ＤＭＡ要求であ
ることを判断すると（ステップ１０００）、パラメータ
アドレスレジスタ３０４で示されるメモリからＤＭＡパ
ラメータ９１を読み込み（１００１）、転送元アドレス
９１−１，転送先アドレス９１−２，転送バイト数９１
−３，中間報告バイト数９１−４を、送信ＤＭＡユニッ
ト１００内の対応するレジスタに転送する（１００
２）。
ロールレジスタ３０３の内容により送信ＤＭＡ要求であ
ることを判断すると（ステップ１０００）、パラメータ
アドレスレジスタ３０４で示されるメモリからＤＭＡパ
ラメータ９１を読み込み（１００１）、転送元アドレス
９１−１，転送先アドレス９１−２，転送バイト数９１
−３，中間報告バイト数９１−４を、送信ＤＭＡユニッ
ト１００内の対応するレジスタに転送する（１００
２）。
【００３５】送信ＤＭＡユニット１００では、図１２に
示す如く、転送元アドレスレジスタ１０５で示される主
メモリ２０上のデータをリードし、データ保持レジスタ
108に格納する（１００４）。引き続き、転送先アドレ
スレジスタ１０７で示されるバッファメモリ５０に、デ
ータ保持レジスタ１０８の内容をライトする(1005)。そ
の後、転送バイトレジスタ１０２の内容をディクリメン
トし（１００６）、転送元アドレスレジスタ１０５及び
転送先アドレスレジスタ１０７の内容をインクリメント
する（１００７）。
示す如く、転送元アドレスレジスタ１０５で示される主
メモリ２０上のデータをリードし、データ保持レジスタ
108に格納する（１００４）。引き続き、転送先アドレ
スレジスタ１０７で示されるバッファメモリ５０に、デ
ータ保持レジスタ１０８の内容をライトする(1005)。そ
の後、転送バイトレジスタ１０２の内容をディクリメン
トし（１００６）、転送元アドレスレジスタ１０５及び
転送先アドレスレジスタ１０７の内容をインクリメント
する（１００７）。
【００３６】次に、図１３に示す如く、転送バイトレジ
スタ１０２の値と中間報告バイトレジスタ１０４の値を
比較し、転送バイトレジスタ１０２の値が中間報告バイ
トレジスタ１０４の値以下になれば、ステータスレジス
タ３０２を介してローカルプロセッサ７０に対して中間
報告を行なう（１００９）。次に、転送バイトレジスタ
１０２を判定し（１０１０）、“０”に達していれば、
ローカルプロセッサ７０にＤＭＡ完了報告を行なう（１
０１１）。ＤＭＡ転送が完了していない場合には、ＤＭ
Ａ転送が完了するまで、図１２，図１３のフローを繰り
返す。
スタ１０２の値と中間報告バイトレジスタ１０４の値を
比較し、転送バイトレジスタ１０２の値が中間報告バイ
トレジスタ１０４の値以下になれば、ステータスレジス
タ３０２を介してローカルプロセッサ７０に対して中間
報告を行なう（１００９）。次に、転送バイトレジスタ
１０２を判定し（１０１０）、“０”に達していれば、
ローカルプロセッサ７０にＤＭＡ完了報告を行なう（１
０１１）。ＤＭＡ転送が完了していない場合には、ＤＭ
Ａ転送が完了するまで、図１２，図１３のフローを繰り
返す。
【００３７】次に、図４に示した動作を実現するローカ
ルプロセッサ７０の動作について説明する。
ルプロセッサ７０の動作について説明する。
【００３８】図１４は、計算機１から通信制御装置２へ
の送信要求コマンドの形式を示す。計算機１から通信制
御装置２への送信要求は、主メモリ２０上に定義された
コマンドブロック２１を用いて行なう。コマンドブロッ
ク２１には、要求内容を示すコマンドコード２１−１，
送信データ長２１−２，送信データが格納された送信バ
ッファアドレス２１−３，データ送信先の計算機アドレ
ス情報２１−４が設定される。
の送信要求コマンドの形式を示す。計算機１から通信制
御装置２への送信要求は、主メモリ２０上に定義された
コマンドブロック２１を用いて行なう。コマンドブロッ
ク２１には、要求内容を示すコマンドコード２１−１，
送信データ長２１−２，送信データが格納された送信バ
ッファアドレス２１−３，データ送信先の計算機アドレ
ス情報２１−４が設定される。
【００３９】図１５は、データ送信時のローカルプロセ
ッサ７０の動作を示すフローチャートである。ローカル
プロセッサ７０は、計算機１からデータ送信要求を受け
ると、主メモリ２０上のコマンドブロック２１をリード
し、解析する（ステップ１１００）。次に、ホストＤＭ
Ａ中にＤＭＡＣ４０から中間報告を受けたいタイミン
グ、すなわち、ネットワーク３へのデータ送信時にアン
ダーランが発生しない（又は発生する確立の低い）タイ
ミングを示す、残りＤＭＡバイト数を計算する（１１０
１）。処理１１０１の結果に基づき、ＤＭＡパラメータ
９１を作成し、ＤＭＡＣ４０を起動（１１０２）する。
ッサ７０の動作を示すフローチャートである。ローカル
プロセッサ７０は、計算機１からデータ送信要求を受け
ると、主メモリ２０上のコマンドブロック２１をリード
し、解析する（ステップ１１００）。次に、ホストＤＭ
Ａ中にＤＭＡＣ４０から中間報告を受けたいタイミン
グ、すなわち、ネットワーク３へのデータ送信時にアン
ダーランが発生しない（又は発生する確立の低い）タイ
ミングを示す、残りＤＭＡバイト数を計算する（１１０
１）。処理１１０１の結果に基づき、ＤＭＡパラメータ
９１を作成し、ＤＭＡＣ４０を起動（１１０２）する。
【００４０】ＤＭＡＣ４０の起動は、ＤＭＡパラメータ
９１のアドレスをパラメータアドレスレジスタ３０４に
設定し、コントロールレジスタ３０３に送信ＤＭＡ要求
コマンドをセットすることにより行なう。その後、プロ
トコル処理を行なう(1103)。プロトコル処理が完了する
と、ＤＭＡＣ４０からの中間報告を待つ(１１０４)。Ｄ
ＭＡＣ４０からの中間報告があれば、ＭＡＣ・ＬＳＩ６
０にデータ送信要求を出す（１１０５）。
９１のアドレスをパラメータアドレスレジスタ３０４に
設定し、コントロールレジスタ３０３に送信ＤＭＡ要求
コマンドをセットすることにより行なう。その後、プロ
トコル処理を行なう(1103)。プロトコル処理が完了する
と、ＤＭＡＣ４０からの中間報告を待つ(１１０４)。Ｄ
ＭＡＣ４０からの中間報告があれば、ＭＡＣ・ＬＳＩ６
０にデータ送信要求を出す（１１０５）。
【００４１】上記実施例では、ネットワーク３へのデー
タ送信開始タイミングとして残りＤＭＡバイト数を指定
したが、ＤＭＡ経過バイト数を指定するようにしても
い。以上、アンダーランの発生を防止する工夫を行いつ
つ、計算機１内の主メモリ２０から通信制御装置２内の
バッファメモリ５０への転送が完了する前に、ネットワ
ークへのデータ送信を開始する実施例を説明した。しか
しながら、システムバス２５の負荷変動に伴ってホスト
ＤＭＡ速度が動的かつ急激に変化するような環境におい
ては、アンダーランの発生を完全に防ぐことはできな
い。そこで、以上の特異な場合に備えて、アンダーラン
の発生を検出する手段とアンダーランの発生を検出した
場合にはネットワーク３への送信処理を中止又は無効に
する手段が必要となる。
タ送信開始タイミングとして残りＤＭＡバイト数を指定
したが、ＤＭＡ経過バイト数を指定するようにしても
い。以上、アンダーランの発生を防止する工夫を行いつ
つ、計算機１内の主メモリ２０から通信制御装置２内の
バッファメモリ５０への転送が完了する前に、ネットワ
ークへのデータ送信を開始する実施例を説明した。しか
しながら、システムバス２５の負荷変動に伴ってホスト
ＤＭＡ速度が動的かつ急激に変化するような環境におい
ては、アンダーランの発生を完全に防ぐことはできな
い。そこで、以上の特異な場合に備えて、アンダーラン
の発生を検出する手段とアンダーランの発生を検出した
場合にはネットワーク３への送信処理を中止又は無効に
する手段が必要となる。
【００４２】図１６は、データ送信時のアンダーランの
発生を検出できるバッファメモリ５０の構成を示す。こ
の例では、データ送信に使用する送信バッファに限定し
て記述している。
発生を検出できるバッファメモリ５０の構成を示す。こ
の例では、データ送信に使用する送信バッファに限定し
て記述している。
【００４３】図１６において、送信バッファメモリ５０
−１には、ＤＭＡＣ４０が出力したライトアドレスを保
持するライトポインタ５１と、ＭＡＣ・ＬＳＩ６０が出
力するリードアドレスを保持するリードポインタ５２
と、ライトポインタ５１とリードポインタ５２の内容を
比較する比較器５３が付加されている。比較器５３は、
リードポインタ５２の内容がライトポインタ５１の内容
より大きくなった場合、すなわち、送信データが書き込
まれていないメモリアドレスに対してデータを送信しよ
うとした場合に、アンダーラン検出信号５４を出力し、
バス１２を介してローカルプロセッサ７０に通知する。
−１には、ＤＭＡＣ４０が出力したライトアドレスを保
持するライトポインタ５１と、ＭＡＣ・ＬＳＩ６０が出
力するリードアドレスを保持するリードポインタ５２
と、ライトポインタ５１とリードポインタ５２の内容を
比較する比較器５３が付加されている。比較器５３は、
リードポインタ５２の内容がライトポインタ５１の内容
より大きくなった場合、すなわち、送信データが書き込
まれていないメモリアドレスに対してデータを送信しよ
うとした場合に、アンダーラン検出信号５４を出力し、
バス１２を介してローカルプロセッサ７０に通知する。
【００４４】ローカルプロセッサ７０は、バス１２を介
してアンダーラン検出信号５４を受けると、送信動作を
中止し、アンダーランが発生したデータを再送する。な
お、アンダーランの発生を検出する他の方法として、送
信バッファ５０−１をFIFOで構成する手段も可能であ
る。以上の手段により、アンダーランの発生を検出で
き、回復処理が行なえる。
してアンダーラン検出信号５４を受けると、送信動作を
中止し、アンダーランが発生したデータを再送する。な
お、アンダーランの発生を検出する他の方法として、送
信バッファ５０−１をFIFOで構成する手段も可能であ
る。以上の手段により、アンダーランの発生を検出で
き、回復処理が行なえる。
【００４５】本実施例によれば、計算機１内の主メモリ
２０から通信制御装置２内のバッファメモリ５０への送
信データの転送が完了する前に、ネットワーク３へのデ
ータ送信を開始でき、一度に送信できる最大データ長が
大きいネットワーク３に対しても、送信遅延時間を短縮
できる。また、ローカルプロセッサ７０が、ホストＤＭ
Ａ速度とネットワーク伝送速度の速度差を考慮して、ネ
ットワークへのデータ送信開始タイミングを調整するた
め、ネットワークへのデータ送信時のアンダーラン発生
を防止することができる。更には、ホストＤＭＡ転送を
実行するＤＭＡＣ４０に、ネットワーク３へのデータ送
信開始タイミングを抽出する手段を設けたことにより、
ＤＭＡ転送の進行状況に応じて、より正確なネットワー
ク３へのデータ送信開始タイミングを抽出できるため、
システムバス２５の負荷変動に伴ってホストＤＭＡ速度
が動的に変化する場合でも、アンダーランの発生を低減
できる。データ送信遅延時間の短縮に伴い、送信バッフ
ァの占有時間が短縮されるため、送信バッファを効率良
く使用できるという効果もある。
２０から通信制御装置２内のバッファメモリ５０への送
信データの転送が完了する前に、ネットワーク３へのデ
ータ送信を開始でき、一度に送信できる最大データ長が
大きいネットワーク３に対しても、送信遅延時間を短縮
できる。また、ローカルプロセッサ７０が、ホストＤＭ
Ａ速度とネットワーク伝送速度の速度差を考慮して、ネ
ットワークへのデータ送信開始タイミングを調整するた
め、ネットワークへのデータ送信時のアンダーラン発生
を防止することができる。更には、ホストＤＭＡ転送を
実行するＤＭＡＣ４０に、ネットワーク３へのデータ送
信開始タイミングを抽出する手段を設けたことにより、
ＤＭＡ転送の進行状況に応じて、より正確なネットワー
ク３へのデータ送信開始タイミングを抽出できるため、
システムバス２５の負荷変動に伴ってホストＤＭＡ速度
が動的に変化する場合でも、アンダーランの発生を低減
できる。データ送信遅延時間の短縮に伴い、送信バッフ
ァの占有時間が短縮されるため、送信バッファを効率良
く使用できるという効果もある。
【００４６】〔実施例２〕上記した実施例１の方式で
は、ネットワーク３へのデータ送信開始タイミングを示
す残りＤＭＡバイト数を、ローカルプロセッサ７０がデ
ータ送信が発生する毎に計算しているため、ＤＭＡＣ４
０を起動する迄に時間を要している。以下の説明する実
施例２の主たる目的は、ＤＭＡＣ４０の内部で残りＤＭ
Ａバイト数の計算を行うことにより、ローカルプロセッ
サ７０がＤＭＡＣ４０を迅速に起動できるようにするこ
とにある。
は、ネットワーク３へのデータ送信開始タイミングを示
す残りＤＭＡバイト数を、ローカルプロセッサ７０がデ
ータ送信が発生する毎に計算しているため、ＤＭＡＣ４
０を起動する迄に時間を要している。以下の説明する実
施例２の主たる目的は、ＤＭＡＣ４０の内部で残りＤＭ
Ａバイト数の計算を行うことにより、ローカルプロセッ
サ７０がＤＭＡＣ４０を迅速に起動できるようにするこ
とにある。
【００４７】図１７は、このような機能を備える送信Ｄ
ＭＡユニット１００′の構成の１例を示すブロック図で
ある。送信ＤＭＡユニット１００′は、図７に示した送
信ＤＭＡユニット１００に、報告タイミング指定レジス
タ１１１と、報告タイミング生成回路１１２を追加した
構成となっている。
ＭＡユニット１００′の構成の１例を示すブロック図で
ある。送信ＤＭＡユニット１００′は、図７に示した送
信ＤＭＡユニット１００に、報告タイミング指定レジス
タ１１１と、報告タイミング生成回路１１２を追加した
構成となっている。
【００４８】報告タイミング指定レジスタ１１１は、ロ
ーカルプロセッサ７０から設定可能なレジスタであり、
総ＤＭＡバイト数に対する、中間報告を行う残りＤＭＡ
バイト数の比率を示すデータを保持する。例えば、報告
タイミング指定レジスタ１１１に「８０」を設定した場
合には、残りＤＭＡバイト数が全体の８０％に達した時
点、すなわち、ホストＤＭＡ転送の２０％が完了した時
点で、中間報告を行うことを意味する。報告タイミング
指定レジスタ１１１に設定する値は、送信するデータ長
によらず、ホストＤＭＡ速度とネットワーク伝送速度の
速度差から決定できる値であり、ＤＭＡＣ４０の初期設
定時に設定するだけでよい。報告タイミング生成回路１
１２は、コントローラ１０１からの指示により、転送バ
イトレジスタ１０２の内容と報告タイミング指定レジス
タ１１１の内容から、中間報告を行う残りＤＭＡバイト
数を計算し、その結果を中間報告バイトレジスタ１０４
に格納する機能を有する。
ーカルプロセッサ７０から設定可能なレジスタであり、
総ＤＭＡバイト数に対する、中間報告を行う残りＤＭＡ
バイト数の比率を示すデータを保持する。例えば、報告
タイミング指定レジスタ１１１に「８０」を設定した場
合には、残りＤＭＡバイト数が全体の８０％に達した時
点、すなわち、ホストＤＭＡ転送の２０％が完了した時
点で、中間報告を行うことを意味する。報告タイミング
指定レジスタ１１１に設定する値は、送信するデータ長
によらず、ホストＤＭＡ速度とネットワーク伝送速度の
速度差から決定できる値であり、ＤＭＡＣ４０の初期設
定時に設定するだけでよい。報告タイミング生成回路１
１２は、コントローラ１０１からの指示により、転送バ
イトレジスタ１０２の内容と報告タイミング指定レジス
タ１１１の内容から、中間報告を行う残りＤＭＡバイト
数を計算し、その結果を中間報告バイトレジスタ１０４
に格納する機能を有する。
【００４９】図１８は、上記ＤＭＡＣ４０の動作を示す
フローチャートである。
フローチャートである。
【００５０】ＤＭＡＣ４０は、ローカルプロセッサ７０
から送信ＤＭＡ要求を受けると、パラメータアドレスレ
ジスタ３０４で示されるメモリから中間報告バイト数を
除くＤＭＡパラメータ９１を読み込み（ステップ１００
１′）、送信ＤＭＡユニット１００′内の対応するレジ
スタに転送する（１００２′）。次に、報告タイミング
指定レジスタ１１１と転送バイトレジスタ１０２の内容
から、中間報告を行なう残りＤＭＡバイト数を計算し、
中間報告バイトレジスタ１０４に設定する（１００
４）。以降は、実施例１と同様に、図１２，図１３に示
すフローに従い、ＤＭＡ転送を実行する。
から送信ＤＭＡ要求を受けると、パラメータアドレスレ
ジスタ３０４で示されるメモリから中間報告バイト数を
除くＤＭＡパラメータ９１を読み込み（ステップ１００
１′）、送信ＤＭＡユニット１００′内の対応するレジ
スタに転送する（１００２′）。次に、報告タイミング
指定レジスタ１１１と転送バイトレジスタ１０２の内容
から、中間報告を行なう残りＤＭＡバイト数を計算し、
中間報告バイトレジスタ１０４に設定する（１００
４）。以降は、実施例１と同様に、図１２，図１３に示
すフローに従い、ＤＭＡ転送を実行する。
【００５１】図１９は、上記送信ＤＭＡユニット１０
０′を内蔵するＤＭＡＣ４０を使用した場合における、
ローカルプロセッサ７０の動作を示すフローチャートで
ある。ローカルプロセッサ７０は、計算機１から発行さ
れたコマンドブロック２１の内容を解析した後（ステッ
プ１１００）、中間報告バイト数を除くＤＭＡパラメー
タ９１を作成し、ＤＭＡＣ４０を起動する（１１０
２′）。以降、実施例１で示したフローと同様に、プロ
トコル処理を行ない（１１０３）、ＤＭＡＣ４０からの
中間報告との同期をとって（１１０４）、ＭＡＣ・ＬＳ
Ｉ６０にデータ送信要求を出す（１１０５）。
０′を内蔵するＤＭＡＣ４０を使用した場合における、
ローカルプロセッサ７０の動作を示すフローチャートで
ある。ローカルプロセッサ７０は、計算機１から発行さ
れたコマンドブロック２１の内容を解析した後（ステッ
プ１１００）、中間報告バイト数を除くＤＭＡパラメー
タ９１を作成し、ＤＭＡＣ４０を起動する（１１０
２′）。以降、実施例１で示したフローと同様に、プロ
トコル処理を行ない（１１０３）、ＤＭＡＣ４０からの
中間報告との同期をとって（１１０４）、ＭＡＣ・ＬＳ
Ｉ６０にデータ送信要求を出す（１１０５）。
【００５２】本実施例によれば、ＤＭＡＣ４０から中間
報告を受けるタイミングを示す残りＤＭＡバイト数を、
ローカルプロセッサ７０が計算する必要がなくなるた
め、ＤＭＡＣ４０を迅速に起動できるという効果があ
る。
報告を受けるタイミングを示す残りＤＭＡバイト数を、
ローカルプロセッサ７０が計算する必要がなくなるた
め、ＤＭＡＣ４０を迅速に起動できるという効果があ
る。
【００５３】〔実施例３〕実施例１及び実施例２で述べ
た方式によると、送信バッファの占有時間が短縮される
ため、送信バッファを効率良く使用できる。しかしなが
ら、図１５，図１９に示したローカルプロセッサ７０の
動作フローによれば、プロトコル処理を行なう前にホス
トＤＭＡ転送が開始されている、プロトコル処理を行な
った結果、送信待ち処理が発生し、ネットワーク３への
送信が保留されるデータに対しても、送信バッファへの
データ転送が発生する。従って、送信待ち状態が解除さ
れるまで送信バッファが占有されるため、送信バッファ
を利用率に改善の余地がある。
た方式によると、送信バッファの占有時間が短縮される
ため、送信バッファを効率良く使用できる。しかしなが
ら、図１５，図１９に示したローカルプロセッサ７０の
動作フローによれば、プロトコル処理を行なう前にホス
トＤＭＡ転送が開始されている、プロトコル処理を行な
った結果、送信待ち処理が発生し、ネットワーク３への
送信が保留されるデータに対しても、送信バッファへの
データ転送が発生する。従って、送信待ち状態が解除さ
れるまで送信バッファが占有されるため、送信バッファ
を利用率に改善の余地がある。
【００５４】実施例３の目的は、ネットワーク３へのデ
ータ送信が可能となった時のみ、送信データをバッファ
メモリ５０に転送することにより、送信バッファの利用
率を高めることにある。
ータ送信が可能となった時のみ、送信データをバッファ
メモリ５０に転送することにより、送信バッファの利用
率を高めることにある。
【００５５】図２０は、本実施例におけるローカルプロ
セッサ７０の動作を示すフローチャートである。ローカ
ルプロセッサ７０は、計算機１からデータ送信要求を受
けると（ステップ１１００）、プロトコル処理の前処理
として、ネットワークへのデータ送信が可能な状態であ
るかどうかを判定し（１１０３′）、可能であれば、Ｄ
ＭＡＣ４０を起動し（１１０２′）、残りのプロトコル
処理を行なう（１１０３″)。データ送信が不可能な状
態である場合には、送信待ち処理を行ない(１１０７)、
データ送信が可能となるまで待ち合わせる（１１０
８）。データ送信が可能な状態になると、ＤＭＡＣ４０
を起動し（１１０２′）、残りのプロトコル処理を行な
う（１１０３″）。プロトコル処理が完了すると、ＤＭ
ＡＣ４０からの中間報告との同期をとり（１１０４）、
ＭＡＣ・ＬＳＩ６０にデータ送信要求を出す。
セッサ７０の動作を示すフローチャートである。ローカ
ルプロセッサ７０は、計算機１からデータ送信要求を受
けると（ステップ１１００）、プロトコル処理の前処理
として、ネットワークへのデータ送信が可能な状態であ
るかどうかを判定し（１１０３′）、可能であれば、Ｄ
ＭＡＣ４０を起動し（１１０２′）、残りのプロトコル
処理を行なう（１１０３″)。データ送信が不可能な状
態である場合には、送信待ち処理を行ない(１１０７)、
データ送信が可能となるまで待ち合わせる（１１０
８）。データ送信が可能な状態になると、ＤＭＡＣ４０
を起動し（１１０２′）、残りのプロトコル処理を行な
う（１１０３″）。プロトコル処理が完了すると、ＤＭ
ＡＣ４０からの中間報告との同期をとり（１１０４）、
ＭＡＣ・ＬＳＩ６０にデータ送信要求を出す。
【００５６】図２１は、ローカルプロセッサ７０が図２
０の動作フローを実行した場合の、通信制御装置２の動
作を示すタイムチャートである。
０の動作フローを実行した場合の、通信制御装置２の動
作を示すタイムチャートである。
【００５７】本実施例によれば、ネットワーク３へのデ
ータ送信が可能となった時のみ、送信データをバッファ
メモリ５０に転送するため、送信バッファの使用効率が
向上する。
ータ送信が可能となった時のみ、送信データをバッファ
メモリ５０に転送するため、送信バッファの使用効率が
向上する。
【００５８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ネットワークに送出する１パケット分のデー
タを、計算機から受取り終える前に、ネットワークへの
データ送信を開始することができるため、データ送信時
の遅延時間を短縮することができる。
によれば、ネットワークに送出する１パケット分のデー
タを、計算機から受取り終える前に、ネットワークへの
データ送信を開始することができるため、データ送信時
の遅延時間を短縮することができる。
【図１】本発明による通信制御装置の１例を示す構成
図。
図。
【図２】本発明が対象とするネットワークシステムの１
例を示す構成図。
例を示す構成図。
【図３】ネットワークに送受信されるパケットフォーマ
ットを示す図。
ットを示す図。
【図４】本発明が実現しようとする送信動作の１例を示
す図。
す図。
【図５】ネットワークへのデータ送信開始タイミングの
１例を示す図。
１例を示す図。
【図６】ＤＭＡＣ４０の内部構成図。
【図７】送信ＤＭＡユニット１００の内部構成図。
【図８】制御ユニット３００の内部構成図。
【図９】ステータスレジスタ３０２のビット構成を示す
図。
図。
【図１０】ＤＭＡパラメータ９１のフォーマットを示す
図。
図。
【図１１】ＤＭＡＣ４０の動作を示すフローチャート。
【図１２】ＤＭＡＣ４０の動作を示すフローチャート。
【図１３】ＤＭＡＣ４０の動作を示すフローチャート。
【図１４】計算機１が発行するコマンドのフォーマット
を示す図。
を示す図。
【図１５】ローカルプロセッサ７０の動作を示すフロー
チャート。
チャート。
【図１６】送信バッファメモリの構成例を示す図。
【図１７】送信ＤＭＡユニット１００の他の構成図。
【図１８】ＤＭＡＣ４０の他の動作を示すフローチャー
ト。
ト。
【図１９】ローカルプロセッサ７０の他の動作を示すフ
ローチャート。
ローチャート。
【図２０】ローカルプロセッサ７０の更に他の動作を示
すフローチャート。
すフローチャート。
【図２１】通信制御装置２の動作を示すタイムチャー
ト。
ト。
２…通信制御装置、１０…主プロセッサ、２０…主メモ
リ、４０…ダイレクト・メモリアクセス・コントローラ
（ＤＭＡＣ）、５０…バッファメモリ、６０…ＭＡＣ・
ＬＳＩ、７０…ローカルプロセッサ、１００…送信ＤＭ
Ａユニット、１０４…中間報告バイトレジスタ、１１１
…報告タイミング指定レジスタ、112…報告タイミング
生成回路、３００…制御ユニット。
リ、４０…ダイレクト・メモリアクセス・コントローラ
（ＤＭＡＣ）、５０…バッファメモリ、６０…ＭＡＣ・
ＬＳＩ、７０…ローカルプロセッサ、１００…送信ＤＭ
Ａユニット、１０４…中間報告バイトレジスタ、１１１
…報告タイミング指定レジスタ、112…報告タイミング
生成回路、３００…制御ユニット。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 美加 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (56)参考文献 特開 昭63−310247（ＪＰ，Ａ) 特開 昭62−47241（ＪＰ，Ａ) 特開 昭64−82837（ＪＰ，Ａ) 特開 平４−233352（ＪＰ，Ａ) 特開 平３−58543（ＪＰ，Ａ) 特開 昭63−308447（ＪＰ，Ａ) 特開 平３−192937（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 13/08 G06F 13/00
Claims (5)
- 【請求項１】計算機のメモリに格納されたデータをネッ
トワークへ送信するための通信制御装置であって、 上記メモリから受信したデータを保持するバッファメモ
リと、 上記バッファメモリへのデータの入力及び出力を制御す
る制御部とを有し、 上記制御部は、上記メモリから上記バッファメモリへ転
送されるデータ量を上記計算機から得る手段と、該デー
タ量を格納するための第一のレジスタと、該データ量に
応じて設定される基準データ量を格納するための第二の
レジスタとを有しており、上記メモリから上記バッファ
メモリへデータが転送された場合に、該転送されたデー
タの量と上記第一のレジスタに格納されているデータ量
から残り転送データ量を算出し、該残り転送データ量が
上記第二のレジスタに格納されているデータ量以下であ
る場合に、上記バッファメモリに保持されているデータ
を上記ネットワークへ送信するよう制御することを特徴
とする通信制御装置。 - 【請求項２】請求項１記載の通信制御装置であって、 前記制御部は、前記メモリから前記バッファメモリへの
データ転送を制御する転送制御部と、該バッファメモリ
から前記ネットワークへのデータ送出を制御する送出制
御部と、該転送制御部と該送出制御部とを制御するプロ
セッサとを有し、 上記転送制御部は、上記メモリから転送されたデータの
量を前記第一のレジスタに格納されているデータ量から
減算して前記残り転送データ量を算出し、該残り転送デ
ータ量が前記第二のレジスタに格納されているデータ量
以下である場合に、データ送出開始指示を上記プロセッ
サに通知し、 上記プロセッサは、上記データ送出開始指示を受信した
場合に、上記バッファメモリに保持されているデータを
上記ネットワークへ送出するよう上記送出制御部に通知
することを特徴とする通信制御装置。 - 【請求項３】請求項２記載の通信制御装置において、 前記メモリから受信したデータを前記バッファメモリへ
格納するための第一の伝送路と、 上記バッファメモリに格納されているデータに対して前
記プロセッサがプロトコル処理を実行するための第二の
伝送路を有し、 上記プロセッサは、上記メモリから上記バッファメモリ
へのデータ転送と並行して上記プロトコル処理を実行
し、前記データ送出開始指示受信時点または上記プロト
コル処理の終了時点のいずれか遅いほうの時点で、上記
バッファメモリに格納されているデータを上記ネットワ
ークへ送出するよう前記送出制御部に通知することを特
徴とする通信制御装置。 - 【請求項４】計算機からネットワークにデータを送信す
るためのデータ送信方法であって、 上記計算機から受信するデータ量を得るステップと、 上記計算機から得たデータ量に対応した基準データ量を
計算するステップと、 上記計算機からデータを受信するステップと、 上記受信データを保持するステップと、 上記計算機から得たデータ量と上記受信データの量から
残り転送データ量を算出するステップと、 上記残り転送データ量が、上記基準データ量以下となっ
た場合に、上記保持されているデータを上記ネットワー
クに送出するステップとを有することを特徴とする、デ
ータ送信方法。 - 【請求項５】請求項４記載のデータ送信方法であって、 前記計算機からのデータの受信と並行して、該データの
受信に用いられる伝送路以外の伝送路を用いて前記保持
されているデータに対するプロトコル処理を行うステッ
プと、 前記残り転送データ量が前記基準データ量以下となり、
上記プロトコル処理が終了している場合に、上記保持さ
れているデータを前記ネットワークに送出するステップ
を有することを特徴とする、データ送信方法。
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