JPH09149067A - スイッチングハブ - Google Patents
スイッチングハブInfo
- Publication number
- JPH09149067A JPH09149067A JP7302983A JP30298395A JPH09149067A JP H09149067 A JPH09149067 A JP H09149067A JP 7302983 A JP7302983 A JP 7302983A JP 30298395 A JP30298395 A JP 30298395A JP H09149067 A JPH09149067 A JP H09149067A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- buffer memory
- transfer
- switching
- port
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 フレームのエラーチェックができ、受信バッ
ファメモリのオーバフローを回避できるスイッチングハ
ブを提供する。 【解決手段】 通常時はストア＆フォワード方式で動作
し、受信フレーム全体を受信してエラーチェックを行っ
た後、転送を開始する。切り替え制御部１０５は、受信
バッファメモリ１０２内のフレーム蓄積量を監視し、蓄
積量がしきい値以上になったとき、カット＆スルー方式
に切り替え、受信フレーム全体を受信する前に、宛先ポ
ートを決定し、転送を開始する。
ファメモリのオーバフローを回避できるスイッチングハ
ブを提供する。 【解決手段】 通常時はストア＆フォワード方式で動作
し、受信フレーム全体を受信してエラーチェックを行っ
た後、転送を開始する。切り替え制御部１０５は、受信
バッファメモリ１０２内のフレーム蓄積量を監視し、蓄
積量がしきい値以上になったとき、カット＆スルー方式
に切り替え、受信フレーム全体を受信する前に、宛先ポ
ートを決定し、転送を開始する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のポート間で
同時に通信可能なスイッチングハブに係り、特に、フレ
ームのエラーチェックができ、受信バッファメモリのオ
ーバフローを回避できるスイッチングハブに関するもの
である。
同時に通信可能なスイッチングハブに係り、特に、フレ
ームのエラーチェックができ、受信バッファメモリのオ
ーバフローを回避できるスイッチングハブに関するもの
である。
【０００２】
【従来の技術】近年、スイッチングハブが注目を集めて
おり、そのスイッチング技術について各種の方法が提案
されている。図３にスイッチングハブの一例を示す。ス
イッチングハブ３０１は、複数の入出力ポートと、入力
ポートと出力ポートとを接続するスイッチング部とを持
ち、ポートが重複しないかぎり複数のポート間で同時通
信が可能であり、遅延時間が短くできる装置である。例
えば、図３の場合は、ポート１（３０２）とポート５
（３０６）、ポート２（３０３）とポート４（３０
５）、ポート３（３０５）とポート６（３０７）がそれ
ぞれ同時に通信可能である。
おり、そのスイッチング技術について各種の方法が提案
されている。図３にスイッチングハブの一例を示す。ス
イッチングハブ３０１は、複数の入出力ポートと、入力
ポートと出力ポートとを接続するスイッチング部とを持
ち、ポートが重複しないかぎり複数のポート間で同時通
信が可能であり、遅延時間が短くできる装置である。例
えば、図３の場合は、ポート１（３０２）とポート５
（３０６）、ポート２（３０３）とポート４（３０
５）、ポート３（３０５）とポート６（３０７）がそれ
ぞれ同時に通信可能である。
【０００３】図４に、従来のスイッチングハブにおい
て、受信フレームの転送処理を理解するためのハードウ
エア構成図を示す。この構成は、転送データが行き来す
る転送データバス４０５に対し、ＣＰＵ４０１、受信フ
レーム全体を格納する受信バッファメモリ４０２、通信
制御用ＬＳＩ４０６ａ，４０６ｂ、転送ポートを特定す
る宛先判定部４０３、及びフレームの転送制御を行う転
送制御部４０４が接続され、通信制御用ＬＳＩ４０６
ａ，４０６ｂは、それぞれ受信フレームデータの一時格
納を行うための受信ＦＩＦＯ４０７ａ，４０７ｂを持
つ。
て、受信フレームの転送処理を理解するためのハードウ
エア構成図を示す。この構成は、転送データが行き来す
る転送データバス４０５に対し、ＣＰＵ４０１、受信フ
レーム全体を格納する受信バッファメモリ４０２、通信
制御用ＬＳＩ４０６ａ，４０６ｂ、転送ポートを特定す
る宛先判定部４０３、及びフレームの転送制御を行う転
送制御部４０４が接続され、通信制御用ＬＳＩ４０６
ａ，４０６ｂは、それぞれ受信フレームデータの一時格
納を行うための受信ＦＩＦＯ４０７ａ，４０７ｂを持
つ。
【０００４】従来のスイッチングハブにおけるスイッチ
ング処理方式には、図７に示されるように、２方式があ
る。即ち、図７（ａ）に示すストア＆フォワード方式
と、図７（ｂ）に示すカット＆スルー方式とがある。
ング処理方式には、図７に示されるように、２方式があ
る。即ち、図７（ａ）に示すストア＆フォワード方式
と、図７（ｂ）に示すカット＆スルー方式とがある。
【０００５】図５にスイッチング方式の一つであるスト
ア＆フォワード方式を用いたスイッチング処理のフロー
チャートを示す。ストア＆フォワード方式では、受信フ
レーム４０８ａは、一旦、受信ＦＩＦＯ４０７ａに格納
される。ＣＰＵ４０１が転送データバス４０５を開放し
データ転送が可能な状態になると、受信フレームは通信
制御用ＬＳＩ４０６ａから受信バッファメモリ４０２に
送られ、受信バッファメモリ４０２に格納される。受信
バッファメモリ４０２にフレーム全体が格納された後、
ＣＰＵ４０１は、このフレームがエラーフレームである
かどうかチェックする。正常フレームの場合、ＣＰＵ４
０１はフレームの宛先アドレスを抽出し、宛先判定部４
０３によって転送先ポートを決定し、その後、該当ポー
トに対してフレームが転送される。
ア＆フォワード方式を用いたスイッチング処理のフロー
チャートを示す。ストア＆フォワード方式では、受信フ
レーム４０８ａは、一旦、受信ＦＩＦＯ４０７ａに格納
される。ＣＰＵ４０１が転送データバス４０５を開放し
データ転送が可能な状態になると、受信フレームは通信
制御用ＬＳＩ４０６ａから受信バッファメモリ４０２に
送られ、受信バッファメモリ４０２に格納される。受信
バッファメモリ４０２にフレーム全体が格納された後、
ＣＰＵ４０１は、このフレームがエラーフレームである
かどうかチェックする。正常フレームの場合、ＣＰＵ４
０１はフレームの宛先アドレスを抽出し、宛先判定部４
０３によって転送先ポートを決定し、その後、該当ポー
トに対してフレームが転送される。
【０００６】図６にもうひとつのスイッチング方式であ
るカット＆スルー方式を用いたスイッチング処理のフロ
ーチャートを示す。カット＆スルー方式では、受信フレ
ーム全体を受信する前に、ＣＰＵ４０１が宛先アドレス
（ＤＡ）を読みだして宛先ポートを決定し、転送を開始
する。
るカット＆スルー方式を用いたスイッチング処理のフロ
ーチャートを示す。カット＆スルー方式では、受信フレ
ーム全体を受信する前に、ＣＰＵ４０１が宛先アドレス
（ＤＡ）を読みだして宛先ポートを決定し、転送を開始
する。
【０００７】図７（ａ）と図７（ｂ）とを比較すると、
ストア＆フォワード方式の場合、受信フレーム全体の受
信バッブアメモリ４０２への格納およびフレームのエラ
ーチェックの処理があるため、遅延時間（フレームを受
信してから送信を開始するまでの時間）が大きくなる。
それに対し、カット＆スルー方式では受信フレーム全体
を受信する前に宛先ポートへの転送が行われるため遅延
時間が小さくなる。しかし、その半面、エラーチェック
を行わないためエラーフレームを転送してしまうという
問題がある。
ストア＆フォワード方式の場合、受信フレーム全体の受
信バッブアメモリ４０２への格納およびフレームのエラ
ーチェックの処理があるため、遅延時間（フレームを受
信してから送信を開始するまでの時間）が大きくなる。
それに対し、カット＆スルー方式では受信フレーム全体
を受信する前に宛先ポートへの転送が行われるため遅延
時間が小さくなる。しかし、その半面、エラーチェック
を行わないためエラーフレームを転送してしまうという
問題がある。
【０００８】
【発明が解決しようとする課題】ストア＆フォワード方
式の場合、ＣＰＵは、フレーム受信後、エラーチェック
および転送先ポート決定の処理を行う。受信頻度が高く
なり、ＣＰＵの処理が追い付かなくなると、受信バッフ
ァメモリ上にたまる未処理のフレームが増え、最終的に
オーバフローが発生してしまう。
式の場合、ＣＰＵは、フレーム受信後、エラーチェック
および転送先ポート決定の処理を行う。受信頻度が高く
なり、ＣＰＵの処理が追い付かなくなると、受信バッフ
ァメモリ上にたまる未処理のフレームが増え、最終的に
オーバフローが発生してしまう。
【０００９】そこで、本発明の目的は、上記課題を解決
し、フレームのエラーチェックができ、受信バッファメ
モリのオーバフローを回避できるスイッチングハブを提
供することにある。
し、フレームのエラーチェックができ、受信バッファメ
モリのオーバフローを回避できるスイッチングハブを提
供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のＬＡＮポートを持ち、各ポート間で
フレームの転送を行うべく、各ポート毎の通信制御ＬＳ
Ｉと、受信フレームを格納する受信バッファメモリと、
フレームの宛先アドレスを判定して宛先ポートを決定す
る宛先判定部と、フレームの転送を制御する転送制御部
と、フレームのエラーチェックを行うＣＰＵとを有し、
受信したフレーム全体が上記受信バッファメモリに格納
された後、上記エラーチェックを行い、その後、宛先ポ
ートを決定してその宛先ポートへフレームを転送するス
イッチングハブにおいて、上記受信バッファメモリ内の
フレーム蓄積量を監視する手段を設けると共に、この蓄
積量が予め定めたしきい値を越えた場合、上記受信バッ
ファメモリにフレーム全体が格納される前に、かつ上記
エラーチェックを行わずに、上記宛先ポート決定及びフ
レーム転送を行わせる手段を設けたものである。
に本発明は、複数のＬＡＮポートを持ち、各ポート間で
フレームの転送を行うべく、各ポート毎の通信制御ＬＳ
Ｉと、受信フレームを格納する受信バッファメモリと、
フレームの宛先アドレスを判定して宛先ポートを決定す
る宛先判定部と、フレームの転送を制御する転送制御部
と、フレームのエラーチェックを行うＣＰＵとを有し、
受信したフレーム全体が上記受信バッファメモリに格納
された後、上記エラーチェックを行い、その後、宛先ポ
ートを決定してその宛先ポートへフレームを転送するス
イッチングハブにおいて、上記受信バッファメモリ内の
フレーム蓄積量を監視する手段を設けると共に、この蓄
積量が予め定めたしきい値を越えた場合、上記受信バッ
ファメモリにフレーム全体が格納される前に、かつ上記
エラーチェックを行わずに、上記宛先ポート決定及びフ
レーム転送を行わせる手段を設けたものである。
【００１１】
【発明の実施の形態】本発明は、スイッチングハブに、
前述の２つのスイッチング方式の実行機能を持たせ、受
信バッファメモリ内のフレーム蓄積量を常に監視するた
めの受信バッファメモリ監視部と２つのスイッチング方
式を切り替えるスイッチング方式切り替え制御部とを設
け、通常時はストア＆フォワード方式で動作し、通信頻
度の増大等によって受信バッファメモリのフレーム蓄積
量があるしきい値以上になったとき、カット＆スルー方
式で動作するようにしたものである。
前述の２つのスイッチング方式の実行機能を持たせ、受
信バッファメモリ内のフレーム蓄積量を常に監視するた
めの受信バッファメモリ監視部と２つのスイッチング方
式を切り替えるスイッチング方式切り替え制御部とを設
け、通常時はストア＆フォワード方式で動作し、通信頻
度の増大等によって受信バッファメモリのフレーム蓄積
量があるしきい値以上になったとき、カット＆スルー方
式で動作するようにしたものである。
【００１２】ストア＆フォワード方式による通常時は、
エラーチェックを行うのでエラーフレームが転送され
ず、従って、エラーフレームによる伝送路の無益な使用
が防止される。
エラーチェックを行うのでエラーフレームが転送され
ず、従って、エラーフレームによる伝送路の無益な使用
が防止される。
【００１３】カット＆スルー方式に切り替えた場合、Ｃ
ＰＵはエラーチェックを行わず宛先決定のみを行えばよ
いので１フレーム当りのＣＰＵ処理時間が短くなる。こ
のため、通信頻度が増大しているにもかかわらず、ＣＰ
Ｕの処理が追い付かなくなる場合は少なくなる。また、
フレーム全体が格納される前に転送を開始するため、受
信バッファメモリ内の格納データ量が少なくなり、バッ
ファのオーバフローが起こりにくくなる。
ＰＵはエラーチェックを行わず宛先決定のみを行えばよ
いので１フレーム当りのＣＰＵ処理時間が短くなる。こ
のため、通信頻度が増大しているにもかかわらず、ＣＰ
Ｕの処理が追い付かなくなる場合は少なくなる。また、
フレーム全体が格納される前に転送を開始するため、受
信バッファメモリ内の格納データ量が少なくなり、バッ
ファのオーバフローが起こりにくくなる。
【００１４】以下本発明の一実施形態を添付図面に基づ
いて詳述する。
いて詳述する。
【００１５】図１に本発明に係る装置の構成図を示す。
本発明に係るＬＡＮ接続装置としてのスイッチングハブ
は、複数のＬＡＮポート１〜４を持ち、各ポート間でフ
レームの転送を行うべく、各ポート毎の通信制御ＬＳＩ
１０６ａ，ｂ，ｃ，ｄ及びそれに付属する受信ＦＩＦＯ
１０７ａ，ｂ，ｃ，ｄと、受信フレームを一時的に格納
しておくフレーム格納用の受信バッファメモリ１０２
と、フレームの宛先アドレスを判定して宛先ポートを決
定する宛先判定部１０３と、フレームの転送を制御する
転送制御部１０４と、各部を制御するＣＰＵ１０１とが
バス１０８に接続される構成を有している。更に、スイ
ッチングハブには、受信バッファメモリ内のフレーム蓄
積量に応じてスイッチング方式を切り替える切り替え制
御部１０５が設けられている。
本発明に係るＬＡＮ接続装置としてのスイッチングハブ
は、複数のＬＡＮポート１〜４を持ち、各ポート間でフ
レームの転送を行うべく、各ポート毎の通信制御ＬＳＩ
１０６ａ，ｂ，ｃ，ｄ及びそれに付属する受信ＦＩＦＯ
１０７ａ，ｂ，ｃ，ｄと、受信フレームを一時的に格納
しておくフレーム格納用の受信バッファメモリ１０２
と、フレームの宛先アドレスを判定して宛先ポートを決
定する宛先判定部１０３と、フレームの転送を制御する
転送制御部１０４と、各部を制御するＣＰＵ１０１とが
バス１０８に接続される構成を有している。更に、スイ
ッチングハブには、受信バッファメモリ内のフレーム蓄
積量に応じてスイッチング方式を切り替える切り替え制
御部１０５が設けられている。
【００１６】ＣＰＵ１０１は、２つのスイッチング方式
を実行できるようになっている。即ち、フレームのエラ
ーチェックを行うことができると共に、切り替えの通知
に応じ、フレーム全体の格納やエラーチェックを待たず
して転送を開始することができる。
を実行できるようになっている。即ち、フレームのエラ
ーチェックを行うことができると共に、切り替えの通知
に応じ、フレーム全体の格納やエラーチェックを待たず
して転送を開始することができる。
【００１７】図２に、切り替え制御部１０５の構成を示
す。切り替え制御部１０５は、受信バッファメモリ１０
２のフレーム蓄積量を監視する受信バッファメモリ監視
部２０１と、スイッチング方式を切り替えるスイッチン
グ方式切り替え制御部２０２とから構成される。
す。切り替え制御部１０５は、受信バッファメモリ１０
２のフレーム蓄積量を監視する受信バッファメモリ監視
部２０１と、スイッチング方式を切り替えるスイッチン
グ方式切り替え制御部２０２とから構成される。
【００１８】受信バッファメモリ１０２は、受信したフ
レームを順次格納し、転送できる状態になるとすぐに格
納した順番にフレームを送り出すことができる。この受
信バッファメモリ１０２にはしきい値が設定されてお
り、フレームの蓄積量がしきしい値を越えるかどうかの
情報が常に切り替え制御部１０５の受信バッファメモリ
監視部２０１に通知されるようになっている。
レームを順次格納し、転送できる状態になるとすぐに格
納した順番にフレームを送り出すことができる。この受
信バッファメモリ１０２にはしきい値が設定されてお
り、フレームの蓄積量がしきしい値を越えるかどうかの
情報が常に切り替え制御部１０５の受信バッファメモリ
監視部２０１に通知されるようになっている。
【００１９】図１，２を用いて本発明の動作を説明す
る。
る。
【００２０】スイッチングハブは、通常時はストア＆フ
ォワード方式で動作する。即ち、受信したフレーム全体
が受信バッファメモリ１０２に格納された後、エラーチ
ェックを行い、その後、宛先ポートを決定してその宛先
ポートへフレームを転送する。同時に、スイッチング方
式切り替え制御部１０５においては、受信バッファメモ
リ１０２内に蓄積されるデータ量を常に監視している。
ォワード方式で動作する。即ち、受信したフレーム全体
が受信バッファメモリ１０２に格納された後、エラーチ
ェックを行い、その後、宛先ポートを決定してその宛先
ポートへフレームを転送する。同時に、スイッチング方
式切り替え制御部１０５においては、受信バッファメモ
リ１０２内に蓄積されるデータ量を常に監視している。
【００２１】通信頻度が高まり、受信バッファメモリ１
０２内のデータ蓄積量がしきい値以上となり、オーバフ
ローとなりそうなときは受信バッファメモリ監視部２０
１がこれを検知し、スイッチング方式切り替え制御部２
０２はスイッチング方式の切り替えをＣＰＵ１０１に通
知する。これに応じ、ＣＰＵ１０１はスイッチング方式
をカット＆スルー方式に切り替える。例えばポート１か
らポート４へ転送が行われる場合、ポート１で受信した
フレームが受信バッファメモリ１０２に全て格納される
前に、かつエラーチェックを行わずに、宛先判定部１０
３によってフレームの宛先アドレスを判定して宛先ポー
トを決定し、ポート１の通信制御ＬＳＩ１０６ａからす
ぐにポート４の通信制御ＬＳＩ１０６ｄへ転送が行われ
る。
０２内のデータ蓄積量がしきい値以上となり、オーバフ
ローとなりそうなときは受信バッファメモリ監視部２０
１がこれを検知し、スイッチング方式切り替え制御部２
０２はスイッチング方式の切り替えをＣＰＵ１０１に通
知する。これに応じ、ＣＰＵ１０１はスイッチング方式
をカット＆スルー方式に切り替える。例えばポート１か
らポート４へ転送が行われる場合、ポート１で受信した
フレームが受信バッファメモリ１０２に全て格納される
前に、かつエラーチェックを行わずに、宛先判定部１０
３によってフレームの宛先アドレスを判定して宛先ポー
トを決定し、ポート１の通信制御ＬＳＩ１０６ａからす
ぐにポート４の通信制御ＬＳＩ１０６ｄへ転送が行われ
る。
【００２２】
【発明の効果】本発明は次の如き優れた効果を発揮す
る。
る。
【００２３】（１）スイッチング方式を切り替えられる
ようにし、通常時にはストア＆フォワード方式を用い、
受信バッファメモリの格納量を常に監視して受信バッフ
ァメモリ内のデータ格納量が設定したしきい値以上にな
った場合、カット＆スルー方式に切り替えるようにした
ので、通常時にはエラーフレームの転送を阻止すること
ができると共に、通信頻度の増大時には、受信バッファ
メモリ内の格納データ量を減らすことができ、かつＣＰ
Ｕの処理時間も短縮できるため、受信バッファメモリが
オーバフローする確率を大幅に下げることが可能であ
る。
ようにし、通常時にはストア＆フォワード方式を用い、
受信バッファメモリの格納量を常に監視して受信バッフ
ァメモリ内のデータ格納量が設定したしきい値以上にな
った場合、カット＆スルー方式に切り替えるようにした
ので、通常時にはエラーフレームの転送を阻止すること
ができると共に、通信頻度の増大時には、受信バッファ
メモリ内の格納データ量を減らすことができ、かつＣＰ
Ｕの処理時間も短縮できるため、受信バッファメモリが
オーバフローする確率を大幅に下げることが可能であ
る。
【図１】本発明の一実施形態を示すスイッチングハブの
構成図である。
構成図である。
【図２】図１のスイッチングハブの切り替え制御部の構
成図である。
成図である。
【図３】スイッチングハブの概念図である。
【図４】従来のスイッチングハブの構成図である。
【図５】ストア＆フォワード方式におけるフレーム転送
処理の流れ図である。
処理の流れ図である。
【図６】カット＆スルー方式におけるフレーム転送処理
の流れ図である。
の流れ図である。
【図７】ストア＆フォワード方式及びカット＆スルー方
式におけるフレーム転送のタイミング図である。
式におけるフレーム転送のタイミング図である。
１０１ ＣＰＵ １０２ 受信バッファメモリ １０３ 宛先判定部 １０４ 転送制御部 １０５ 切り替え制御部 ２０１ 受信バッファメモリ監視部 ２０２ スイッチング方式切り替え制御部
Claims (1)
- 【請求項１】 複数のＬＡＮポートを持ち、各ポート間
でフレームの転送を行うべく、各ポート毎の通信制御Ｌ
ＳＩと、受信フレームを格納する受信バッファメモリ
と、フレームの宛先アドレスを判定して宛先ポートを決
定する宛先判定部と、フレームの転送を制御する転送制
御部と、フレームのエラーチェックを行うＣＰＵとを有
し、受信したフレーム全体が上記受信バッファメモリに
格納された後、上記エラーチェックを行い、その後、宛
先ポートを決定してその宛先ポートへフレームを転送す
るスイッチングハブにおいて、上記受信バッファメモリ
内のフレーム蓄積量を監視する手段を設けると共に、こ
の蓄積量が予め定めたしきい値を越えた場合、上記受信
バッファメモリにフレーム全体が格納される前に、かつ
上記エラーチェックを行わずに、上記宛先ポート決定及
びフレーム転送を行わせる手段を設けたことを特徴とす
るスイッチングハブ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302983A JPH09149067A (ja) | 1995-11-21 | 1995-11-21 | スイッチングハブ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302983A JPH09149067A (ja) | 1995-11-21 | 1995-11-21 | スイッチングハブ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09149067A true JPH09149067A (ja) | 1997-06-06 |
Family
ID=17915527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7302983A Pending JPH09149067A (ja) | 1995-11-21 | 1995-11-21 | スイッチングハブ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09149067A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144668A (en) * | 1997-11-26 | 2000-11-07 | International Business Machines Corporation | Simultaneous cut through and store-and-forward frame support in a network device |
| JP2007235674A (ja) * | 2006-03-02 | 2007-09-13 | Nec Corp | 通信装置および通信方法 |
| JP2007318199A (ja) * | 2006-05-23 | 2007-12-06 | Auto Network Gijutsu Kenkyusho:Kk | 中継接続ユニット |
| JP2009151795A (ja) * | 1997-11-17 | 2009-07-09 | Seagate Technology Llc | オンチップメモリにおけるデータ健全性のためのｃｒｃを用いる方法および装置 |
| JP2010148032A (ja) * | 2008-12-22 | 2010-07-01 | Mitsubishi Electric Corp | Ｌａｎ中継装置 |
-
1995
- 1995-11-21 JP JP7302983A patent/JPH09149067A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151795A (ja) * | 1997-11-17 | 2009-07-09 | Seagate Technology Llc | オンチップメモリにおけるデータ健全性のためのｃｒｃを用いる方法および装置 |
| JP4547452B2 (ja) * | 1997-11-17 | 2010-09-22 | シーゲイト テクノロジー エルエルシー | オンチップメモリにおけるデータ健全性のためのｃｒｃを用いる方法および装置 |
| USRE42228E1 (en) | 1997-11-17 | 2011-03-15 | Seagate Technology Llc | Method and apparatus for using data protection code for data integrity in on-chip memory |
| US6144668A (en) * | 1997-11-26 | 2000-11-07 | International Business Machines Corporation | Simultaneous cut through and store-and-forward frame support in a network device |
| JP2007235674A (ja) * | 2006-03-02 | 2007-09-13 | Nec Corp | 通信装置および通信方法 |
| US7817572B2 (en) | 2006-03-02 | 2010-10-19 | Nec Corporation | Communications apparatus and communication method |
| JP2007318199A (ja) * | 2006-05-23 | 2007-12-06 | Auto Network Gijutsu Kenkyusho:Kk | 中継接続ユニット |
| JP2010148032A (ja) * | 2008-12-22 | 2010-07-01 | Mitsubishi Electric Corp | Ｌａｎ中継装置 |
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