JPH1185668A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH1185668A JPH1185668A JP9246698A JP24669897A JPH1185668A JP H1185668 A JPH1185668 A JP H1185668A JP 9246698 A JP9246698 A JP 9246698A JP 24669897 A JP24669897 A JP 24669897A JP H1185668 A JPH1185668 A JP H1185668A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- controller
- data transfer
- dma controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 ホストバスとローカルバスとを介したデータ
転送の速度を向上させる。 【解決手段】 データ転送コントローラ１４が、ホスト
バスアービタ２ｂからのホストバス使用許可ＧＮＴＨ、
ローカルバスアービタ４からのローカルバス使用許可Ｇ
ＮＴＬの双方の活性化を以て、ホストバス１００及びロ
ーカルバス１０１のいずれもがバスインタフェースＬＳ
Ｉ１ｂによって獲得されたことを判断し、その場合には
バッファが介在しないインナー・データ・パス１１ｂを
用いてホストバス１００とローカルバス１０１の間を接
続するように、ホストバスＤＭＡコントローラ１２及び
ローカルＤＭＡコントローラ１３を仲立ちとしてセレク
タＳＥＬ１，ＳＥＬ２を制御する。
転送の速度を向上させる。 【解決手段】 データ転送コントローラ１４が、ホスト
バスアービタ２ｂからのホストバス使用許可ＧＮＴＨ、
ローカルバスアービタ４からのローカルバス使用許可Ｇ
ＮＴＬの双方の活性化を以て、ホストバス１００及びロ
ーカルバス１０１のいずれもがバスインタフェースＬＳ
Ｉ１ｂによって獲得されたことを判断し、その場合には
バッファが介在しないインナー・データ・パス１１ｂを
用いてホストバス１００とローカルバス１０１の間を接
続するように、ホストバスＤＭＡコントローラ１２及び
ローカルＤＭＡコントローラ１３を仲立ちとしてセレク
タＳＥＬ１，ＳＥＬ２を制御する。
Description
【０００１】
【発明の属する技術分野】この発明はバスインタフェー
ス装置に関する。
ス装置に関する。
【０００２】
【従来の技術】図１１は従来のＮＩＣ（Network Interf
ace Card）によるデータ処理系を示すブロック図であ
る。ＮＩＣとして、例えばＡＴＭＬＡＮボード（以下単
に「ボード」と称す）１が挙げられる。
ace Card）によるデータ処理系を示すブロック図であ
る。ＮＩＣとして、例えばＡＴＭＬＡＮボード（以下単
に「ボード」と称す）１が挙げられる。
【０００３】かかる処理系において、ホストメモリ２２
から、ボード１に設けられたローカルメモリ３へとデー
タを転送する場合、以下の手順で実行される。
から、ボード１に設けられたローカルメモリ３へとデー
タを転送する場合、以下の手順で実行される。
【０００４】まずホストＣＰＵ２１は、ホストメモリ２
２から転送されるべきデータについてのソースアドレス
ＳＡ、デスティネーションアドレスＤＡ、データ長ＤＬ
を、ホストバスブリッジ２に設けられたバッファ２ａを
介して、ボード１内のバスインタフェースＬＳＩ１ａに
設けられたコンフィギュレーションレジスタ１５へ与え
る。図では明解のためにこれらのデータの伝達を矢印を
以て示しているが、実際にはホストバス１００を介して
行われることになる。
２から転送されるべきデータについてのソースアドレス
ＳＡ、デスティネーションアドレスＤＡ、データ長ＤＬ
を、ホストバスブリッジ２に設けられたバッファ２ａを
介して、ボード１内のバスインタフェースＬＳＩ１ａに
設けられたコンフィギュレーションレジスタ１５へ与え
る。図では明解のためにこれらのデータの伝達を矢印を
以て示しているが、実際にはホストバス１００を介して
行われることになる。
【０００５】次に、ホストバスブリッジ２に設けられた
ホストバスアービタ２ｂへ、ボード１内のバスインタフ
ェースＬＳＩ１ａに設けられたホストバスＤＭＡコント
ローラ１２からのホストバス１００を獲得したい旨の要
求ＢＱＨが伝達される。ホストバスアービタ２ｂはホス
トバス１００がホストバスＤＭＡコントローラ１２によ
って獲得されても良いか検討し、可と判断される状況に
あればホストバスＤＭＡコントローラ１２へホストバス
１００の使用許可ＧＮＴＨを与える。要求ＢＱＨ、使用
許可ＧＮＴＨも実際にはホストバス１００を介して行わ
れる。
ホストバスアービタ２ｂへ、ボード１内のバスインタフ
ェースＬＳＩ１ａに設けられたホストバスＤＭＡコント
ローラ１２からのホストバス１００を獲得したい旨の要
求ＢＱＨが伝達される。ホストバスアービタ２ｂはホス
トバス１００がホストバスＤＭＡコントローラ１２によ
って獲得されても良いか検討し、可と判断される状況に
あればホストバスＤＭＡコントローラ１２へホストバス
１００の使用許可ＧＮＴＨを与える。要求ＢＱＨ、使用
許可ＧＮＴＨも実際にはホストバス１００を介して行わ
れる。
【０００６】ホストバス１００を獲得したホストバスＤ
ＭＡコントローラ１２はホストメモリ２２に対して出力
要求ＲＱ及びコンフィギュレーションレジスタ１５から
得たソースアドレスＳＡを（実際にはホストバス１００
を介して）与え、ソースアドレスＳＡにおいて記憶され
ていたデータはホストバス１００を介し、バスインタフ
ェースＬＳＩ１ａに設けられたデータ転送バッファ１１
ａへと与えられる。
ＭＡコントローラ１２はホストメモリ２２に対して出力
要求ＲＱ及びコンフィギュレーションレジスタ１５から
得たソースアドレスＳＡを（実際にはホストバス１００
を介して）与え、ソースアドレスＳＡにおいて記憶され
ていたデータはホストバス１００を介し、バスインタフ
ェースＬＳＩ１ａに設けられたデータ転送バッファ１１
ａへと与えられる。
【０００７】データ転送バッファ１１が満杯となれば、
その旨が、バスインタフェースＬＳＩ１ａに設けられた
ローカルバスＤＭＡコントローラ１３に対して満杯信号
ＦＵＬＬによって伝達される。ローカルバスＤＭＡコン
トローラ１３は、ボード１に設けられたローカルバスア
ービタ４に対してローカルバス１０１を獲得したい旨の
要求ＢＱＬを伝達する。ローカルバスアービタ４はロー
カルバス１０１がローカルバスＤＭＡコントローラ１３
によって獲得されても良いか検討し、例えばプロトコル
プロセッサ５によってローカルバス１０１が獲得されて
いないかを確認し、可と判断される状況にあれば、ロー
カルバスＤＭＡコントローラ１３へローカルバス１０１
の使用許可ＧＮＴＬを与える。ローカルバスアービタ４
はバスインタフェースＬＳＩ１ａに設けられることもあ
る。
その旨が、バスインタフェースＬＳＩ１ａに設けられた
ローカルバスＤＭＡコントローラ１３に対して満杯信号
ＦＵＬＬによって伝達される。ローカルバスＤＭＡコン
トローラ１３は、ボード１に設けられたローカルバスア
ービタ４に対してローカルバス１０１を獲得したい旨の
要求ＢＱＬを伝達する。ローカルバスアービタ４はロー
カルバス１０１がローカルバスＤＭＡコントローラ１３
によって獲得されても良いか検討し、例えばプロトコル
プロセッサ５によってローカルバス１０１が獲得されて
いないかを確認し、可と判断される状況にあれば、ロー
カルバスＤＭＡコントローラ１３へローカルバス１０１
の使用許可ＧＮＴＬを与える。ローカルバスアービタ４
はバスインタフェースＬＳＩ１ａに設けられることもあ
る。
【０００８】ローカルバス１０１を獲得したローカルバ
スＤＭＡコントローラ１３はローカルメモリ３に対して
入力要求ＷＱ及びコンフィギュレーションレジスタ１５
から得たデスティネーションアドレスＤＡを与え、デー
タ転送バッファ１１ａに蓄えられていたデータは順次ロ
ーカルバス１０１を介してローカルメモリ３へと伝達さ
れてデスティネーションアドレスＤＡにおいて保持され
る。
スＤＭＡコントローラ１３はローカルメモリ３に対して
入力要求ＷＱ及びコンフィギュレーションレジスタ１５
から得たデスティネーションアドレスＤＡを与え、デー
タ転送バッファ１１ａに蓄えられていたデータは順次ロ
ーカルバス１０１を介してローカルメモリ３へと伝達さ
れてデスティネーションアドレスＤＡにおいて保持され
る。
【０００９】
【発明が解決しようとする課題】以上のように、ホスト
メモリからホストバス、ローカルバスを介してローカル
メモリへとデータの転送を行う場合、従来ではデータ転
送バッファ１１ａによる遅延が必ず発生していた。更に
ホストバスＤＭＡコントローラ１２及びローカルバスＤ
ＭＡコントローラ１３はそれぞれ独立して動作してお
り、バスを獲得するためのレイテンシがホストバス、ロ
ーカルバスのいずれにおいても発生していた。このた
め、データ転送速度の向上が阻まれるという問題点があ
った。
メモリからホストバス、ローカルバスを介してローカル
メモリへとデータの転送を行う場合、従来ではデータ転
送バッファ１１ａによる遅延が必ず発生していた。更に
ホストバスＤＭＡコントローラ１２及びローカルバスＤ
ＭＡコントローラ１３はそれぞれ独立して動作してお
り、バスを獲得するためのレイテンシがホストバス、ロ
ーカルバスのいずれにおいても発生していた。このた
め、データ転送速度の向上が阻まれるという問題点があ
った。
【００１０】この発明は上記の問題点を解決するために
なされたもので、ホストバスＤＭＡコントローラ及びロ
ーカルバスＤＭＡコントローラを連携して動作させるこ
とにより、データ転送速度を向上させる技術を提供する
ことを目的としている。
なされたもので、ホストバスＤＭＡコントローラ及びロ
ーカルバスＤＭＡコントローラを連携して動作させるこ
とにより、データ転送速度を向上させる技術を提供する
ことを目的としている。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１のバス及び第２のバスの間に介在
するバス制御装置である。そして、前記第１のバスと前
記第２のバスとの間で何れか一つが選択的に接続され
る、第１のパス及び前記第１のパスよりもデータを転送
する速度が低い第２のパスと、前記第１のバスを制御す
る第１のバスＤＭＡコントローラと、前記第２のバスを
制御する第２のバスＤＭＡコントローラと、前記第１の
バスを前記第１のバスＤＭＡコントローラが、前記第２
のバスを前記第２のバスＤＭＡコントローラが、それぞ
れ獲得可能な場合に、前記第１のパスを前記第１のバス
と前記第２のバスとの間に接続させるデータ転送コント
ローラとを備える。
にかかるものは、第１のバス及び第２のバスの間に介在
するバス制御装置である。そして、前記第１のバスと前
記第２のバスとの間で何れか一つが選択的に接続され
る、第１のパス及び前記第１のパスよりもデータを転送
する速度が低い第２のパスと、前記第１のバスを制御す
る第１のバスＤＭＡコントローラと、前記第２のバスを
制御する第２のバスＤＭＡコントローラと、前記第１の
バスを前記第１のバスＤＭＡコントローラが、前記第２
のバスを前記第２のバスＤＭＡコントローラが、それぞ
れ獲得可能な場合に、前記第１のパスを前記第１のバス
と前記第２のバスとの間に接続させるデータ転送コント
ローラとを備える。
【００１２】この発明のうち請求項２にかかるものは、
請求項１記載のバス制御装置であって、第１のパスはバ
ッファを有さず、第２のパスはバッファを有する。
請求項１記載のバス制御装置であって、第１のパスはバ
ッファを有さず、第２のパスはバッファを有する。
【００１３】この発明のうち請求項３にかかるものは、
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１のバスと前記第２のバスの
間を転送されるデータのデータ長が与えられ、前記デー
タ長が所定の長さよりも長い場合には、前記第１のバス
を前記第１のバスＤＭＡコントローラが、前記第２のバ
スを前記第２のバスＤＭＡコントローラが、それぞれ獲
得可能な場合であっても、前記第２のパスを前記第１の
バスと前記第２のバスとの間に接続させる。
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１のバスと前記第２のバスの
間を転送されるデータのデータ長が与えられ、前記デー
タ長が所定の長さよりも長い場合には、前記第１のバス
を前記第１のバスＤＭＡコントローラが、前記第２のバ
スを前記第２のバスＤＭＡコントローラが、それぞれ獲
得可能な場合であっても、前記第２のパスを前記第１の
バスと前記第２のバスとの間に接続させる。
【００１４】この発明のうち請求項４にかかるものは、
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１のバスと前記第２のバスの
間を転送されるデータのデスティネーションアドレスが
与えられ、前記デスティネーションアドレスが所定の範
囲の範囲にない場合には、前記第１のバスを前記第１の
バスＤＭＡコントローラが、前記第２のバスを前記第２
のバスＤＭＡコントローラが、それぞれ獲得可能な場合
であっても、前記第２のパスを前記第１のバスと前記第
２のバスとの間に接続させる。
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１のバスと前記第２のバスの
間を転送されるデータのデスティネーションアドレスが
与えられ、前記デスティネーションアドレスが所定の範
囲の範囲にない場合には、前記第１のバスを前記第１の
バスＤＭＡコントローラが、前記第２のバスを前記第２
のバスＤＭＡコントローラが、それぞれ獲得可能な場合
であっても、前記第２のパスを前記第１のバスと前記第
２のバスとの間に接続させる。
【００１５】この発明のうち請求項５にかかるものは、
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１のバスと前記第２のバスの
間を転送されるデータの種類が与えられ、前記種類が特
定の種類ではない場合には、前記第１のバスを前記第１
のバスＤＭＡコントローラが、前記第２のバスを前記第
２のバスＤＭＡコントローラが、それぞれ獲得可能な場
合であっても、前記第２のパスを前記第１のバスと前記
第２のバスとの間に接続させる。
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１のバスと前記第２のバスの
間を転送されるデータの種類が与えられ、前記種類が特
定の種類ではない場合には、前記第１のバスを前記第１
のバスＤＭＡコントローラが、前記第２のバスを前記第
２のバスＤＭＡコントローラが、それぞれ獲得可能な場
合であっても、前記第２のパスを前記第１のバスと前記
第２のバスとの間に接続させる。
【００１６】この発明のうち請求項６にかかるものは、
請求項１記載のバス制御装置であって、前記第１のバス
を前記第１のバスＤＭＡコントローラが獲得可能である
ことを示す第１の使用許可信号が活性化し、前記第２の
バスＤＭＡコントローラが前記第２のバスを獲得する旨
の要求を出力する場合、前記第２のバスは前記第２のバ
スＤＭＡコントローラに対して優先的に獲得が許可され
る。
請求項１記載のバス制御装置であって、前記第１のバス
を前記第１のバスＤＭＡコントローラが獲得可能である
ことを示す第１の使用許可信号が活性化し、前記第２の
バスＤＭＡコントローラが前記第２のバスを獲得する旨
の要求を出力する場合、前記第２のバスは前記第２のバ
スＤＭＡコントローラに対して優先的に獲得が許可され
る。
【００１７】この発明のうち請求項７にかかるものは、
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１及び第２のバスがそれぞれ
前記第第１及び第２のバスＤＭＡコントローラによって
獲得され得る状態から一定期間後には、前記第１のバス
を前記第１のバスＤＭＡコントローラが、前記第２のバ
スを前記第２のバスＤＭＡコントローラが、それぞれ獲
得可能な場合であっても、前記第２のパスを前記第１の
バスと前記第２のバスとの間に接続させる。
請求項２記載のバス制御装置であって、前記データ転送
コントローラには、前記第１及び第２のバスがそれぞれ
前記第第１及び第２のバスＤＭＡコントローラによって
獲得され得る状態から一定期間後には、前記第１のバス
を前記第１のバスＤＭＡコントローラが、前記第２のバ
スを前記第２のバスＤＭＡコントローラが、それぞれ獲
得可能な場合であっても、前記第２のパスを前記第１の
バスと前記第２のバスとの間に接続させる。
【００１８】
【発明の実施の形態】例えば、特開平３−１１６３５０
号公報には転送されるべきデータの種類やデータ量を検
知して並列に設けられた２種のバスを切り換える技術が
開示されており、特開平８−１４７２３６号公報にはデ
ータ長を検知して並列に設けられた２種のバスを切り換
える技術が開示されている。しかし、本願で用いられる
技術はこれらとは異なり、並列に設けられた２種のバス
に対して直列に接続されるべき他の２つのバスを両方と
も獲得することが可能か否かを判断する。その結果、バ
ス獲得が可能である場合には、並列に設けられた２種の
バスの特定の一方を選択して他の２つのバスと直列に接
続するものである。以下、詳細に説明する。
号公報には転送されるべきデータの種類やデータ量を検
知して並列に設けられた２種のバスを切り換える技術が
開示されており、特開平８−１４７２３６号公報にはデ
ータ長を検知して並列に設けられた２種のバスを切り換
える技術が開示されている。しかし、本願で用いられる
技術はこれらとは異なり、並列に設けられた２種のバス
に対して直列に接続されるべき他の２つのバスを両方と
も獲得することが可能か否かを判断する。その結果、バ
ス獲得が可能である場合には、並列に設けられた２種の
バスの特定の一方を選択して他の２つのバスと直列に接
続するものである。以下、詳細に説明する。
【００１９】実施の形態１．図１は本発明にかかる実施
の形態１の構成を示すブロック図である。図１１に示さ
れた構成と同様に、ホストバス１００にはホストバスブ
リッジ２、ホストメモリ２２、ボード１が接続されてい
る。
の形態１の構成を示すブロック図である。図１１に示さ
れた構成と同様に、ホストバス１００にはホストバスブ
リッジ２、ホストメモリ２２、ボード１が接続されてい
る。
【００２０】ホストバスブリッジ２にはバッファ２ａ、
ホストバスアービタ２ｂが備えられている。バッファ２
ａはホストバスブリッジ２に接続されたホストＣＰＵ２
１からのデータ、例えばホストメモリ２２から転送され
るべきデータについてのソースアドレスＳＡ、デスティ
ネーションアドレスＤＡ、データ長ＤＬが一時的に蓄え
られる。
ホストバスアービタ２ｂが備えられている。バッファ２
ａはホストバスブリッジ２に接続されたホストＣＰＵ２
１からのデータ、例えばホストメモリ２２から転送され
るべきデータについてのソースアドレスＳＡ、デスティ
ネーションアドレスＤＡ、データ長ＤＬが一時的に蓄え
られる。
【００２１】ボード１にはホストバス１００が接続され
ている一方、ローカルバス１０１も備えられている。ホ
ストバス１００、ローカルバス１０１はバスインタフェ
ースＬＳＩ１ｂを介して接続されている。ローカルバス
１０１にはバスインタフェースＬＳＩ１ｂの他、図１１
に示された構成と同様に、ローカルメモリ３、プロトコ
ルプロセッサ５が接続されている。
ている一方、ローカルバス１０１も備えられている。ホ
ストバス１００、ローカルバス１０１はバスインタフェ
ースＬＳＩ１ｂを介して接続されている。ローカルバス
１０１にはバスインタフェースＬＳＩ１ｂの他、図１１
に示された構成と同様に、ローカルメモリ３、プロトコ
ルプロセッサ５が接続されている。
【００２２】バスインタフェースＬＳＩ１ｂには図１１
に示されたデータ転送バッファ１１ａ、ホストバスＤＭ
Ａコントローラ１２、ローカルバスＤＭＡコントローラ
１３、コンフィギュレーションレジスタ１５の他、更に
セレクタＳＥＬ１，ＳＥＬ２、インナー・データ・パス
１１ｂ、データ転送コントローラ１４が追加されてい
る。
に示されたデータ転送バッファ１１ａ、ホストバスＤＭ
Ａコントローラ１２、ローカルバスＤＭＡコントローラ
１３、コンフィギュレーションレジスタ１５の他、更に
セレクタＳＥＬ１，ＳＥＬ２、インナー・データ・パス
１１ｂ、データ転送コントローラ１４が追加されてい
る。
【００２３】セレクタＳＥＬ１は、ホストバスＤＭＡコ
ントローラ１２の制御に基づき、ホストバス１００と、
データ転送バッファ１１ａ及びインナー・データ・パス
１１ｂの何れか一方を選択的に接続する。またセレクタ
ＳＥＬ２はローカルバスＤＭＡコントローラ１３の制御
に基づき、ローカルバス１０１と、データ転送バッファ
１１ａ及びインナー・データ・パス１１ｂの何れか一方
のうち、セレクタＳＥＬ１によって選択された方を接続
する。データ転送バッファ１１ａが区分されている様子
は、データ転送バッファ１１ａを構成する複数のラッチ
が、セレクタＳＥＬ１，ＳＥＬ２の間で直列に接続され
ていることを示す。
ントローラ１２の制御に基づき、ホストバス１００と、
データ転送バッファ１１ａ及びインナー・データ・パス
１１ｂの何れか一方を選択的に接続する。またセレクタ
ＳＥＬ２はローカルバスＤＭＡコントローラ１３の制御
に基づき、ローカルバス１０１と、データ転送バッファ
１１ａ及びインナー・データ・パス１１ｂの何れか一方
のうち、セレクタＳＥＬ１によって選択された方を接続
する。データ転送バッファ１１ａが区分されている様子
は、データ転送バッファ１１ａを構成する複数のラッチ
が、セレクタＳＥＬ１，ＳＥＬ２の間で直列に接続され
ていることを示す。
【００２４】かかる系において、ホストメモリ２２か
ら、ボード１に設けられたローカルメモリ３へとデータ
を転送する場合、以下の手順で実行される。
ら、ボード１に設けられたローカルメモリ３へとデータ
を転送する場合、以下の手順で実行される。
【００２５】従来の技術と同様にしてソースアドレスＳ
Ａ、デスティネーションアドレスＤＡ、データ長ＤＬが
コンフィギュレーションレジスタ１５へ与えられる。そ
して、ホストバスアービタ２ｂに対してホストバスＤＭ
Ａコントローラ１２からホストバス１００を獲得したい
旨の要求ＢＱＨが伝達される。しかし、ホストバスアー
ビタ２ｂは使用許可ＧＮＴＨを、ホストバスＤＭＡコン
トローラ１２にではなく、データ転送コントローラ１４
へ与える。図の煩雑を避ける為に省略しているが、デー
タ転送コントローラ１４はホストバス１００と接続され
ており、使用許可ＧＮＴＨはホストバス１００を介して
データ転送コントローラ１４に伝達される。
Ａ、デスティネーションアドレスＤＡ、データ長ＤＬが
コンフィギュレーションレジスタ１５へ与えられる。そ
して、ホストバスアービタ２ｂに対してホストバスＤＭ
Ａコントローラ１２からホストバス１００を獲得したい
旨の要求ＢＱＨが伝達される。しかし、ホストバスアー
ビタ２ｂは使用許可ＧＮＴＨを、ホストバスＤＭＡコン
トローラ１２にではなく、データ転送コントローラ１４
へ与える。図の煩雑を避ける為に省略しているが、デー
タ転送コントローラ１４はホストバス１００と接続され
ており、使用許可ＧＮＴＨはホストバス１００を介して
データ転送コントローラ１４に伝達される。
【００２６】一方、ローカルバスＤＭＡコントローラ１
３は、ローカルバスアービタ４に対してローカルバス１
０１を獲得したい旨の要求ＢＱＬを伝達される。しか
し、ローカルバスアービタ４は使用許可ＧＮＴＬをロー
カルバスＤＭＡコントローラ１３にではなく、データ転
送コントローラ１４へ与える。
３は、ローカルバスアービタ４に対してローカルバス１
０１を獲得したい旨の要求ＢＱＬを伝達される。しか
し、ローカルバスアービタ４は使用許可ＧＮＴＬをロー
カルバスＤＭＡコントローラ１３にではなく、データ転
送コントローラ１４へ与える。
【００２７】なお、ローカルバスアービタ４はバスイン
タフェースＬＳＩ１ａに設けられることもあるし、ロー
カルバス１０１に接続され、要求ＢＱＬ及び使用許可Ｇ
ＮＴＬがローカルバス１０１上で伝達されることもあ
る。後者の場合にはデータ転送コントローラ１４はロー
カルバス１０１にも接続される。
タフェースＬＳＩ１ａに設けられることもあるし、ロー
カルバス１０１に接続され、要求ＢＱＬ及び使用許可Ｇ
ＮＴＬがローカルバス１０１上で伝達されることもあ
る。後者の場合にはデータ転送コントローラ１４はロー
カルバス１０１にも接続される。
【００２８】データ転送コントローラ１４は使用許可Ｇ
ＮＴＨ，ＧＮＴＬに基づいて、バスインタフェースＬＳ
Ｉ１ｂがホストバス１００及びローカルバス１０１の両
方を獲得できたか否かを判断する。両方のバスを獲得で
きた場合には、ホストバスＤＭＡコントローラ１２、ロ
ーカルバスＤＭＡコントローラ１３に対し、それぞれセ
レクタＳＥＬ１，ＳＥＬ２をしてインナー・データ・パ
ス１１ｂを選択せしめる制御を行わせる。また、ローカ
ルバス１０１が獲得できなかった場合にはＳＥＬ１，Ｓ
ＥＬ２をしてデータ転送バッファ１１ａを選択せしめる
制御を行わせる。このようなバス獲得の判断は、使用許
可ＧＮＴＨ，ＧＮＴＬに対する論理処理で容易に実現で
きる。例えば使用許可ＧＮＴＨ，ＧＮＴＬが獲得の可否
をそれぞれ“Ｈ”“Ｌ”で表す場合には、ホストバス１
００及びローカルバス１０１の両方を獲得できたか否か
は、それぞれ使用許可ＧＮＴＨ，ＧＮＴＬの論理積が
“Ｈ”“Ｌ”であることによって判断できる。
ＮＴＨ，ＧＮＴＬに基づいて、バスインタフェースＬＳ
Ｉ１ｂがホストバス１００及びローカルバス１０１の両
方を獲得できたか否かを判断する。両方のバスを獲得で
きた場合には、ホストバスＤＭＡコントローラ１２、ロ
ーカルバスＤＭＡコントローラ１３に対し、それぞれセ
レクタＳＥＬ１，ＳＥＬ２をしてインナー・データ・パ
ス１１ｂを選択せしめる制御を行わせる。また、ローカ
ルバス１０１が獲得できなかった場合にはＳＥＬ１，Ｓ
ＥＬ２をしてデータ転送バッファ１１ａを選択せしめる
制御を行わせる。このようなバス獲得の判断は、使用許
可ＧＮＴＨ，ＧＮＴＬに対する論理処理で容易に実現で
きる。例えば使用許可ＧＮＴＨ，ＧＮＴＬが獲得の可否
をそれぞれ“Ｈ”“Ｌ”で表す場合には、ホストバス１
００及びローカルバス１０１の両方を獲得できたか否か
は、それぞれ使用許可ＧＮＴＨ，ＧＮＴＬの論理積が
“Ｈ”“Ｌ”であることによって判断できる。
【００２９】ホストバスＤＭＡコントローラ１２がホス
トメモリ２２に対して出力要求ＲＱ及びコンフィギュレ
ーションレジスタ１５から得たソースアドレスＳＡを与
え、ローカルバスＤＭＡコントローラ１３がローカルメ
モリ３に対して入力要求ＷＱ及びコンフィギュレーショ
ンレジスタ１５から得たデスティネーションアドレスＤ
Ａを与える動作は従来の技術と同様である。
トメモリ２２に対して出力要求ＲＱ及びコンフィギュレ
ーションレジスタ１５から得たソースアドレスＳＡを与
え、ローカルバスＤＭＡコントローラ１３がローカルメ
モリ３に対して入力要求ＷＱ及びコンフィギュレーショ
ンレジスタ１５から得たデスティネーションアドレスＤ
Ａを与える動作は従来の技術と同様である。
【００３０】本実施の形態では以上のようにしてデータ
転送が行われるので、両方のバスが獲得された場合に
は、データ転送バッファ１１ａを用いずにインナー・デ
ータ・パス１１ｂで両方のバスを直結するので、バッフ
ァによるデータ遅延や、獲得レイテンシの抑制を行うこ
とができ、データ転送速度の向上が図られる。いずれか
一方のバスが獲得されない場合、特にローカルバス１０
１が獲得されない場合にはデータ転送バッファ１１ａを
用い、転送されるべきデータをここに一時的に保持し、
その後ローカルバス１０１が獲得された時点で、データ
転送バッファ１１ａに保持されたデータをローカルバス
１０１に伝達すれば良い。
転送が行われるので、両方のバスが獲得された場合に
は、データ転送バッファ１１ａを用いずにインナー・デ
ータ・パス１１ｂで両方のバスを直結するので、バッフ
ァによるデータ遅延や、獲得レイテンシの抑制を行うこ
とができ、データ転送速度の向上が図られる。いずれか
一方のバスが獲得されない場合、特にローカルバス１０
１が獲得されない場合にはデータ転送バッファ１１ａを
用い、転送されるべきデータをここに一時的に保持し、
その後ローカルバス１０１が獲得された時点で、データ
転送バッファ１１ａに保持されたデータをローカルバス
１０１に伝達すれば良い。
【００３１】勿論、ローカルメモリ３からホストメモリ
２２へのデータ転送も可能であり、その場合にはＳＥＬ
１，ＳＥＬ２をしてデータ転送バッファ１１ａを選択せ
しめる制御は、ホストバス１００が獲得できなかった場
合になされる。データ転送バッファ１１ａが選択された
場合には、その記憶内容が満杯になった場合にデータ転
送バッファ１１ａの入力を停止させる旨の信号ＦＵＬＬ
がホストバスＤＭＡコントローラ１２、ローカルバスＤ
ＭＡコントローラ１３に与えられる。もしもボード１が
被転送側としてしか機能しないのであればローカルバス
ＤＭＡコントローラ１３に与えれば十分であり、逆に転
送元としてしか機能しないのであればホストバスＤＭＡ
コントローラ１２に与えれば十分である。
２２へのデータ転送も可能であり、その場合にはＳＥＬ
１，ＳＥＬ２をしてデータ転送バッファ１１ａを選択せ
しめる制御は、ホストバス１００が獲得できなかった場
合になされる。データ転送バッファ１１ａが選択された
場合には、その記憶内容が満杯になった場合にデータ転
送バッファ１１ａの入力を停止させる旨の信号ＦＵＬＬ
がホストバスＤＭＡコントローラ１２、ローカルバスＤ
ＭＡコントローラ１３に与えられる。もしもボード１が
被転送側としてしか機能しないのであればローカルバス
ＤＭＡコントローラ１３に与えれば十分であり、逆に転
送元としてしか機能しないのであればホストバスＤＭＡ
コントローラ１２に与えれば十分である。
【００３２】勿論、本発明はホストメモリ２２からのデ
ータ転送のみならず、そのソースアドレスＳＡが定まら
ず、あるいはデータ長ＤＬが不明である通信データであ
っても適用できる。ホストＣＰＵ２１やホストバスＤＭ
Ａコントローラ１２、ローカルバスＤＭＡコントローラ
１３においてこれらのデータが不明であっても、ホスト
バス１００とローカルバス１０１の両方のバスが共に獲
得されたか否かに基づいてセレクタＳＥＬ１，ＳＥＬ２
が動作するためである。そしてセレクタＳＥＬ２から得
られたデータはプロトコルプロセッサ５によって処理さ
れる。
ータ転送のみならず、そのソースアドレスＳＡが定まら
ず、あるいはデータ長ＤＬが不明である通信データであ
っても適用できる。ホストＣＰＵ２１やホストバスＤＭ
Ａコントローラ１２、ローカルバスＤＭＡコントローラ
１３においてこれらのデータが不明であっても、ホスト
バス１００とローカルバス１０１の両方のバスが共に獲
得されたか否かに基づいてセレクタＳＥＬ１，ＳＥＬ２
が動作するためである。そしてセレクタＳＥＬ２から得
られたデータはプロトコルプロセッサ５によって処理さ
れる。
【００３３】また、ボード１が通信データの発信元とし
て機能することもできる。その場合にはプロトコルプロ
セッサ５によって所定の形式のデータがセレクタＳＥＬ
２に与えられることになる。
て機能することもできる。その場合にはプロトコルプロ
セッサ５によって所定の形式のデータがセレクタＳＥＬ
２に与えられることになる。
【００３４】実施の形態２．図２は本発明にかかる実施
の形態２の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がコンフィギュレーションレジスタ１５からデータ長Ｄ
Ｌを入力される構成となっている。
の形態２の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がコンフィギュレーションレジスタ１５からデータ長Ｄ
Ｌを入力される構成となっている。
【００３５】データ転送コントローラ１４は使用許可Ｇ
ＮＴＨ，ＧＮＴＬが共に“Ｈ”となってバス獲得の許可
を示している場合であっても、データ長ＤＬが所定の長
さＤＬ０よりも長ければインナー・データ・パス１１ｂ
の代わりにデータ転送バッファ１１ａをセレクタＳＥＬ
１，ＳＥＬ２が選択するように、ホストバスＤＭＡコン
トローラ１２，ローカルバスＤＭＡコントローラ１３を
制御させる。
ＮＴＨ，ＧＮＴＬが共に“Ｈ”となってバス獲得の許可
を示している場合であっても、データ長ＤＬが所定の長
さＤＬ０よりも長ければインナー・データ・パス１１ｂ
の代わりにデータ転送バッファ１１ａをセレクタＳＥＬ
１，ＳＥＬ２が選択するように、ホストバスＤＭＡコン
トローラ１２，ローカルバスＤＭＡコントローラ１３を
制御させる。
【００３６】図３はデータ転送コントローラ１４の構成
を例示する回路図である。比較器１４１はデータ長ＤＬ
と所定の長さＤＬ０とを入力し、前者が後者以下の場合
に“Ｈ”となる比較信号を出力する。ＡＮＤゲート１４
３は、比較器１４１の出力する比較信号と、ＡＮＤゲー
ト１４２によって得られた使用許可ＧＮＴＨ，ＧＮＴＬ
の論理積とを入力し、両者の論理積を採って制御信号Ｓ
ＥＬＣを出力する。制御信号ＳＥＬＣはホストバスＤＭ
Ａコントローラ１２及びローカルバスＤＭＡコントロー
ラ１３に与えられ、制御信号ＳＥＬＣが“Ｈ”“Ｌ”を
採ることに対してそれぞれインナー・データ・パス１１
ｂ、データ転送バッファ１１ａが選択される。このよう
にデータ転送コントローラ１４は簡単な構成で実現する
ことができる。
を例示する回路図である。比較器１４１はデータ長ＤＬ
と所定の長さＤＬ０とを入力し、前者が後者以下の場合
に“Ｈ”となる比較信号を出力する。ＡＮＤゲート１４
３は、比較器１４１の出力する比較信号と、ＡＮＤゲー
ト１４２によって得られた使用許可ＧＮＴＨ，ＧＮＴＬ
の論理積とを入力し、両者の論理積を採って制御信号Ｓ
ＥＬＣを出力する。制御信号ＳＥＬＣはホストバスＤＭ
Ａコントローラ１２及びローカルバスＤＭＡコントロー
ラ１３に与えられ、制御信号ＳＥＬＣが“Ｈ”“Ｌ”を
採ることに対してそれぞれインナー・データ・パス１１
ｂ、データ転送バッファ１１ａが選択される。このよう
にデータ転送コントローラ１４は簡単な構成で実現する
ことができる。
【００３７】データ転送バッファ１１ａが選択された場
合には、転送されるべきデータがこれに保持されるの
で、ホストバス１００及びローカルバス１０１の少なく
ともいずれか一方はボード１に占有させる必要はない。
合には、転送されるべきデータがこれに保持されるの
で、ホストバス１００及びローカルバス１０１の少なく
ともいずれか一方はボード１に占有させる必要はない。
【００３８】このように本実施の形態では、転送される
べきデータのデータ長ＤＬが長い場合にはデータ転送バ
ッファ１１ａを介してデータの転送が行われるので、ボ
ード１がホストバス１００及びローカルバス１０１の両
方を長時間占有することを回避し、系全体のパフォーマ
ンスを低下させずに実施の形態１の効果を得ることがで
きる。
べきデータのデータ長ＤＬが長い場合にはデータ転送バ
ッファ１１ａを介してデータの転送が行われるので、ボ
ード１がホストバス１００及びローカルバス１０１の両
方を長時間占有することを回避し、系全体のパフォーマ
ンスを低下させずに実施の形態１の効果を得ることがで
きる。
【００３９】実施の形態３．図４は本発明にかかる実施
の形態３の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がコンフィギュレーションレジスタ１５からデスティネ
ーションアドレスＤＡを入力される構成となっている。
の形態３の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がコンフィギュレーションレジスタ１５からデスティネ
ーションアドレスＤＡを入力される構成となっている。
【００４０】データ転送コントローラ１４は使用許可Ｇ
ＮＴＨ，ＧＮＴＬが共に“Ｈ”となってバス獲得の許可
を示している場合であっても、デスティネーションアド
レスＤＡが所定のアドレスの範囲内になければインナー
・データ・パス１１ｂの代わりにデータ転送バッファ１
１ａをセレクタＳＥＬ１，ＳＥＬ２が選択するように、
ホストバスＤＭＡコントローラ１２，ローカルバスＤＭ
Ａコントローラ１３を制御させる。
ＮＴＨ，ＧＮＴＬが共に“Ｈ”となってバス獲得の許可
を示している場合であっても、デスティネーションアド
レスＤＡが所定のアドレスの範囲内になければインナー
・データ・パス１１ｂの代わりにデータ転送バッファ１
１ａをセレクタＳＥＬ１，ＳＥＬ２が選択するように、
ホストバスＤＭＡコントローラ１２，ローカルバスＤＭ
Ａコントローラ１３を制御させる。
【００４１】図５はデータ転送コントローラ１４の構成
を例示する回路図である。比較器１４４はデスティネー
ションアドレスＤＡと所定のアドレス範囲の上限ＡＵ及
び下限ＡＤを入力し、ＡＤ＜ＤＡ＜ＡＵを満足する場合
に“Ｈ”となる比較信号を出力する。ＡＮＤゲート１４
３は、比較器１４４の出力する比較信号と、ＡＮＤゲー
ト１４２の出力とを入力し、両者の論理積を採って制御
信号ＳＥＬＣを出力する。
を例示する回路図である。比較器１４４はデスティネー
ションアドレスＤＡと所定のアドレス範囲の上限ＡＵ及
び下限ＡＤを入力し、ＡＤ＜ＤＡ＜ＡＵを満足する場合
に“Ｈ”となる比較信号を出力する。ＡＮＤゲート１４
３は、比較器１４４の出力する比較信号と、ＡＮＤゲー
ト１４２の出力とを入力し、両者の論理積を採って制御
信号ＳＥＬＣを出力する。
【００４２】本実施の形態では、転送されるべきデータ
のデスティネーションアドレスＤＡが所定の範囲にある
場合には、そのデータを転送する緊急性が高いとして、
インナー・データ・パス１１ｂを介してデータの転送を
行い、そうでなければデータ転送バッファ１１ａを介し
てデータの転送を行う。従って、データ転送の緊急性が
低い場合にはホストバス１００及びローカルバス１０１
の両方を占有しないので系全体のパフォーマンスを低下
させず、緊急性が高い場合にはデータを迅速に転送する
ことができる。
のデスティネーションアドレスＤＡが所定の範囲にある
場合には、そのデータを転送する緊急性が高いとして、
インナー・データ・パス１１ｂを介してデータの転送を
行い、そうでなければデータ転送バッファ１１ａを介し
てデータの転送を行う。従って、データ転送の緊急性が
低い場合にはホストバス１００及びローカルバス１０１
の両方を占有しないので系全体のパフォーマンスを低下
させず、緊急性が高い場合にはデータを迅速に転送する
ことができる。
【００４３】勿論、制御信号ＳＥＬＣに対して、更に図
３に示された比較器１４１の出力との論理積を採って、
実施の形態２のようにして系全体のパフォーマンスを低
下させないことも可能である。
３に示された比較器１４１の出力との論理積を採って、
実施の形態２のようにして系全体のパフォーマンスを低
下させないことも可能である。
【００４４】実施の形態４．図６は本発明にかかる実施
の形態４の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がコンフィギュレーションレジスタ１５からデータの種
類ＤＴを入力される構成となっている。データの種類Ｄ
Ｔは、例えばソースアドレスＳＡ、デスティネーション
アドレスＤＡ、データ長ＤＬと共に、バッファ２ａから
伝達されてコンフィギュレーションレジスタ１５に格納
されている。
の形態４の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がコンフィギュレーションレジスタ１５からデータの種
類ＤＴを入力される構成となっている。データの種類Ｄ
Ｔは、例えばソースアドレスＳＡ、デスティネーション
アドレスＤＡ、データ長ＤＬと共に、バッファ２ａから
伝達されてコンフィギュレーションレジスタ１５に格納
されている。
【００４５】データ転送コントローラ１４は使用許可Ｇ
ＮＴＨ，ＧＮＴＬが共に“Ｈ”となってバス獲得の許可
を示している場合であっても、データの種類ＤＴが特定
の種類でなければインナー・データ・パス１１ｂの代わ
りにデータ転送バッファ１１ａをセレクタＳＥＬ１，Ｓ
ＥＬ２が選択するように、ホストバスＤＭＡコントロー
ラ１２，ローカルバスＤＭＡコントローラ１３を制御さ
せる。
ＮＴＨ，ＧＮＴＬが共に“Ｈ”となってバス獲得の許可
を示している場合であっても、データの種類ＤＴが特定
の種類でなければインナー・データ・パス１１ｂの代わ
りにデータ転送バッファ１１ａをセレクタＳＥＬ１，Ｓ
ＥＬ２が選択するように、ホストバスＤＭＡコントロー
ラ１２，ローカルバスＤＭＡコントローラ１３を制御さ
せる。
【００４６】図７はデータ転送コントローラ１４の構成
を例示する回路図である。例えばデータの種類ＤＴは２
ビットの信号であり、特定の種類のデータは値“１０”
もしくは“１１”で表されるものとする。比較器１４５
はデータの種類ＤＴと値“０１”とを入力し、データの
種類ＤＴが値“０１”よりも大きい場合に“Ｈ”となる
比較信号を出力する。ＡＮＤゲート１４３は、比較器１
４５の出力する比較信号と、ＡＮＤゲート１４２の出力
とを入力し、両者の論理積を採って制御信号ＳＥＬＣを
出力する。
を例示する回路図である。例えばデータの種類ＤＴは２
ビットの信号であり、特定の種類のデータは値“１０”
もしくは“１１”で表されるものとする。比較器１４５
はデータの種類ＤＴと値“０１”とを入力し、データの
種類ＤＴが値“０１”よりも大きい場合に“Ｈ”となる
比較信号を出力する。ＡＮＤゲート１４３は、比較器１
４５の出力する比較信号と、ＡＮＤゲート１４２の出力
とを入力し、両者の論理積を採って制御信号ＳＥＬＣを
出力する。
【００４７】本実施の形態では、転送されるべきデータ
のデータの種類ＤＴが特定の種類である場合には、その
データを転送する緊急性が高いとして、インナー・デー
タ・パス１１ｂを介してデータの転送を行い、そうでな
ければデータ転送バッファ１１ａを介してデータの転送
を行う。従って、実施の形態３と同様の効果を得ること
ができる。
のデータの種類ＤＴが特定の種類である場合には、その
データを転送する緊急性が高いとして、インナー・デー
タ・パス１１ｂを介してデータの転送を行い、そうでな
ければデータ転送バッファ１１ａを介してデータの転送
を行う。従って、実施の形態３と同様の効果を得ること
ができる。
【００４８】勿論、制御信号ＳＥＬＣに対して、更に図
３に示された比較器１４１の出力や、図５に示された比
較器１４４の出力との論理積を採って、実施の形態２の
ようにして系全体のパフォーマンスを低下させず、実施
の形態３のようにしてデスティネーションアドレスＳＡ
によって更に緊急性を判断することも可能である。
３に示された比較器１４１の出力や、図５に示された比
較器１４４の出力との論理積を採って、実施の形態２の
ようにして系全体のパフォーマンスを低下させず、実施
の形態３のようにしてデスティネーションアドレスＳＡ
によって更に緊急性を判断することも可能である。
【００４９】実施の形態５．図８は本発明にかかる実施
の形態５の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がローカルバスアービタ４に対し、ボード１がホストバ
ス１００を獲得できたか否かを通知する構成となってい
る。例えば、データ転送コントローラ１４はホストバス
アービタ２ｂから受けた使用許可ＧＮＴＨをローカルバ
スアービタ４に与える。
の形態５の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がローカルバスアービタ４に対し、ボード１がホストバ
ス１００を獲得できたか否かを通知する構成となってい
る。例えば、データ転送コントローラ１４はホストバス
アービタ２ｂから受けた使用許可ＧＮＴＨをローカルバ
スアービタ４に与える。
【００５０】ローカルバスアービタ４は使用許可ＧＮＴ
Ｈが“Ｈ”となって、バスインタフェースＬＳＩ１ｂが
ホストバス１００を獲得可能であることが解れば、ロー
カルバスＤＭＡコントローラ１３からの要求ＢＱＬに対
してローカルバス１０１の使用を優先的に許可する。一
般にバスアービタにおいて、特定条件下では所定のバス
マスタからのバス獲得要求に対して優先的にバス使用を
許可するという機能が知られている。
Ｈが“Ｈ”となって、バスインタフェースＬＳＩ１ｂが
ホストバス１００を獲得可能であることが解れば、ロー
カルバスＤＭＡコントローラ１３からの要求ＢＱＬに対
してローカルバス１０１の使用を優先的に許可する。一
般にバスアービタにおいて、特定条件下では所定のバス
マスタからのバス獲得要求に対して優先的にバス使用を
許可するという機能が知られている。
【００５１】本実施の形態では、ホストバス１００がボ
ード１によって獲得された場合に、ローカルバス１０１
を優先的にバスインタフェースＬＳＩ１ｂに獲得させる
ので、バス獲得レイテンシを更に低減し、ホストバス１
００を介したデータの転送をインナー・データ・パス１
１ｂを介して迅速に行うことができる。
ード１によって獲得された場合に、ローカルバス１０１
を優先的にバスインタフェースＬＳＩ１ｂに獲得させる
ので、バス獲得レイテンシを更に低減し、ホストバス１
００を介したデータの転送をインナー・データ・パス１
１ｂを介して迅速に行うことができる。
【００５２】勿論、本実施の形態に対して実施の形態２
ないし実施の形態４を適用することも可能である。その
場合には一層、緊急性の高いデータを迅速に保存でき
る。
ないし実施の形態４を適用することも可能である。その
場合には一層、緊急性の高いデータを迅速に保存でき
る。
【００５３】実施の形態６．図９は本発明にかかる実施
の形態６の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がタイマ１９を有した構成となっている。図１０はデー
タ転送コントローラ１４の構成を例示する回路図であ
る。例えばタイマ１９はワンショットマルチバイブレー
タによって実現される。タイマ１９は使用許可ＧＮＴ
Ｈ，ＧＮＴＬの論理積たるＡＮＤゲート１４２の出力を
トリガ入力とし、その立ち上がりを契機として一定期間
“Ｈ”となる信号を出力する。ＡＮＤゲート１４３はＡ
ＮＤゲート１４２の出力とタイマ１９の出力との論理積
を採って制御信号ＳＥＬＣを出力する。
の形態６の構成を示すブロック図である。図１と同様の
構成を有しているが、更にデータ転送コントローラ１４
がタイマ１９を有した構成となっている。図１０はデー
タ転送コントローラ１４の構成を例示する回路図であ
る。例えばタイマ１９はワンショットマルチバイブレー
タによって実現される。タイマ１９は使用許可ＧＮＴ
Ｈ，ＧＮＴＬの論理積たるＡＮＤゲート１４２の出力を
トリガ入力とし、その立ち上がりを契機として一定期間
“Ｈ”となる信号を出力する。ＡＮＤゲート１４３はＡ
ＮＤゲート１４２の出力とタイマ１９の出力との論理積
を採って制御信号ＳＥＬＣを出力する。
【００５４】本実施の形態では、ホストバス１００とロ
ーカルバス１０１の両方が獲得された場合にはデータの
転送をインナー・データ・パス１１ｂを介して迅速に行
うものの、転送されるべきデータが大きな場合には、バ
スインタフェースＬＳＩ１ｂが長時間ホストバス１００
とローカルバス１０１の両方を占有せず、タイマ１９に
よって設定される一定期間が経過すれば、インナー・デ
ータ・パス１１ｂを介したデータの転送から、データ転
送バッファ１１ａを介したデータの転送へと移行する。
ーカルバス１０１の両方が獲得された場合にはデータの
転送をインナー・データ・パス１１ｂを介して迅速に行
うものの、転送されるべきデータが大きな場合には、バ
スインタフェースＬＳＩ１ｂが長時間ホストバス１００
とローカルバス１０１の両方を占有せず、タイマ１９に
よって設定される一定期間が経過すれば、インナー・デ
ータ・パス１１ｂを介したデータの転送から、データ転
送バッファ１１ａを介したデータの転送へと移行する。
【００５５】従って、タイマ１９によって設定される時
間よりも長くホストバス１００とローカルバス１０１の
両方を獲得することを避け、系全体のパフォーマンスを
低下させることなく実施の形態１の効果を得ることがで
きる。
間よりも長くホストバス１００とローカルバス１０１の
両方を獲得することを避け、系全体のパフォーマンスを
低下させることなく実施の形態１の効果を得ることがで
きる。
【００５６】勿論、本実施の形態に対して他の実施の形
態を組み合わせて適用することも可能である。
態を組み合わせて適用することも可能である。
【００５７】
【発明の効果】この発明のうち請求項１にかかるバス制
御装置によれば、第１及び第２のバスの両方が獲得され
る場合に、転送速度が早いほうの第１のパスを用いてデ
ータの転送を行うので、バスの獲得に伴うレイテンシの
抑制と相俟って、高速でデータを転送することができ
る。
御装置によれば、第１及び第２のバスの両方が獲得され
る場合に、転送速度が早いほうの第１のパスを用いてデ
ータの転送を行うので、バスの獲得に伴うレイテンシの
抑制と相俟って、高速でデータを転送することができ
る。
【００５８】この発明のうち請求項２にかかるバス制御
装置によれば、第１のパスにはバッファを設けないこと
によってデータ転送速度を高める一方、第２のパスには
バッファを設けることにより、第１及び第２のバスのう
ち、データを発信する側から遠い方がそれぞれ第１及び
第２のバスＤＭＡコントローラによって獲得されない場
合に、データを発信する側から近い方からバッファにデ
ータを一時的に保持させることができ、その後にデータ
を発信する側から遠い方が獲得された場合に、これへと
バッファに保持されたデータを伝達させることができ
る。
装置によれば、第１のパスにはバッファを設けないこと
によってデータ転送速度を高める一方、第２のパスには
バッファを設けることにより、第１及び第２のバスのう
ち、データを発信する側から遠い方がそれぞれ第１及び
第２のバスＤＭＡコントローラによって獲得されない場
合に、データを発信する側から近い方からバッファにデ
ータを一時的に保持させることができ、その後にデータ
を発信する側から遠い方が獲得された場合に、これへと
バッファに保持されたデータを伝達させることができ
る。
【００５９】この発明のうち請求項３にかかるバス制御
装置によれば、転送されるべきデータのデータ長が長い
場合には第１及び第２のバスの両方を長時間占有するこ
とを回避し、系全体のパフォーマンスを低下させずに請
求項２記載の発明の効果を得ることができる。
装置によれば、転送されるべきデータのデータ長が長い
場合には第１及び第２のバスの両方を長時間占有するこ
とを回避し、系全体のパフォーマンスを低下させずに請
求項２記載の発明の効果を得ることができる。
【００６０】この発明のうち請求項４にかかるバス制御
装置によれば、転送されるべきデータのデスティネーシ
ョンアドレスが所定の範囲にある場合には、そのデータ
を転送する緊急性が高いとして、第１のパスを介してデ
ータの転送を行い、そうでなければ第２のパスを介して
データの転送を行う。よって、データ転送の緊急性が低
い場合には第１のバス及び第２のバスの両方を占有しな
いので系全体のパフォーマンスを低下させず、緊急性が
高い場合にはデータを迅速に転送することができる。
装置によれば、転送されるべきデータのデスティネーシ
ョンアドレスが所定の範囲にある場合には、そのデータ
を転送する緊急性が高いとして、第１のパスを介してデ
ータの転送を行い、そうでなければ第２のパスを介して
データの転送を行う。よって、データ転送の緊急性が低
い場合には第１のバス及び第２のバスの両方を占有しな
いので系全体のパフォーマンスを低下させず、緊急性が
高い場合にはデータを迅速に転送することができる。
【００６１】この発明のうち請求項５にかかるバス制御
装置によれば、転送されるべきデータの種類が特定の種
類である場合には、そのデータを転送する緊急性が高い
と判断することができ、請求項４記載の発明の効果を得
ることができる。
装置によれば、転送されるべきデータの種類が特定の種
類である場合には、そのデータを転送する緊急性が高い
と判断することができ、請求項４記載の発明の効果を得
ることができる。
【００６２】この発明のうち請求項６にかかるバス制御
装置によれば、第１のバスが第１のバスＤＭＡコントロ
ーラによって獲得可能である場合には、優先的に第２の
バスが第２のバスＤＭＡコントローラによって獲得可能
となるので、バス獲得レイテンシを一層低減し、データ
の転送を迅速に行うことができる。
装置によれば、第１のバスが第１のバスＤＭＡコントロ
ーラによって獲得可能である場合には、優先的に第２の
バスが第２のバスＤＭＡコントローラによって獲得可能
となるので、バス獲得レイテンシを一層低減し、データ
の転送を迅速に行うことができる。
【００６３】この発明のうち請求項７にかかるバス制御
装置によれば、第１のバスと第２のバスの両方を長時間
占有することを避け、系全体のパフォーマンスを低下さ
せることなく請求項２記載の発明の効果を得ることがで
きる。
装置によれば、第１のバスと第２のバスの両方を長時間
占有することを避け、系全体のパフォーマンスを低下さ
せることなく請求項２記載の発明の効果を得ることがで
きる。
【図１】 本発明にかかる実施の形態１を示すブロック
図である。
図である。
【図２】 本発明にかかる実施の形態２を示すブロック
図である。
図である。
【図３】 本発明にかかる実施の形態２を示す回路図で
ある。
ある。
【図４】 本発明にかかる実施の形態３を示すブロック
図である。
図である。
【図５】 本発明にかかる実施の形態３を示す回路図で
ある。
ある。
【図６】 本発明にかかる実施の形態４を示すブロック
図である。
図である。
【図７】 本発明にかかる実施の形態４を示す回路図で
ある。
ある。
【図８】 本発明にかかる実施の形態５を示すブロック
図である。
図である。
【図９】 本発明にかかる実施の形態６を示すブロック
図である。
図である。
【図１０】 本発明にかかる実施の形態６を示す回路図
である。
である。
【図１１】 従来の技術を示すブロック図である。
１１ａ データ転送バッファ、１１ｂ インナー・デー
タ・パス、１２ ホストバスＤＭＡコントローラ、１３
ローカルバスＤＭＡコントローラ、１４ データ転送
コントローラ、１００ ホストバス、１０１ ローカル
バス、１ｂ バスインタフェースＬＳＩ、ＤＬ データ
長、ＤＡ デスティネーションアドレス、ＤＴ データ
の種類、ＧＮＴＨ，ＧＮＴＬ 使用許可、ＢＱＨ，ＢＱ
Ｌ 要求。
タ・パス、１２ ホストバスＤＭＡコントローラ、１３
ローカルバスＤＭＡコントローラ、１４ データ転送
コントローラ、１００ ホストバス、１０１ ローカル
バス、１ｂ バスインタフェースＬＳＩ、ＤＬ データ
長、ＤＡ デスティネーションアドレス、ＤＴ データ
の種類、ＧＮＴＨ，ＧＮＴＬ 使用許可、ＢＱＨ，ＢＱ
Ｌ 要求。
Claims (7)
- 【請求項１】 第１のバス及び第２のバスの間に介在す
るバス制御装置であって、 前記第１のバスと前記第２のバスとの間で何れか一つが
選択的に接続される、第１のパス及び前記第１のパスよ
りもデータを転送する速度が低い第２のパスと、 前記第１のバスを制御する第１のバスＤＭＡコントロー
ラと、 前記第２のバスを制御する第２のバスＤＭＡコントロー
ラと、 前記第１のバスを前記第１のバスＤＭＡコントローラ
が、前記第２のバスを前記第２のバスＤＭＡコントロー
ラが、それぞれ獲得可能な場合に、前記第１のパスを前
記第１のバスと前記第２のバスとの間に接続させるデー
タ転送コントローラとを備えるバス制御装置。 - 【請求項２】 第１のパスはバッファを有さず、第２の
パスはバッファを有する、請求項１記載のバス制御装
置。 - 【請求項３】 前記データ転送コントローラには、前記
第１のバスと前記第２のバスの間を転送されるデータの
データ長が与えられ、前記データ長が所定の長さよりも
長い場合には、前記第１のバスを前記第１のバスＤＭＡ
コントローラが、前記第２のバスを前記第２のバスＤＭ
Ａコントローラが、それぞれ獲得可能な場合であって
も、前記第２のパスを前記第１のバスと前記第２のバス
との間に接続させる、請求項２記載のバス制御装置。 - 【請求項４】 前記データ転送コントローラには、前記
第１のバスと前記第２のバスの間を転送されるデータの
デスティネーションアドレスが与えられ、前記デスティ
ネーションアドレスが所定の範囲の範囲にない場合に
は、前記第１のバスを前記第１のバスＤＭＡコントロー
ラが、前記第２のバスを前記第２のバスＤＭＡコントロ
ーラが、それぞれ獲得可能な場合であっても、前記第２
のパスを前記第１のバスと前記第２のバスとの間に接続
させる、請求項２記載のバス制御装置。 - 【請求項５】 前記データ転送コントローラには、前記
第１のバスと前記第２のバスの間を転送されるデータの
種類が与えられ、前記種類が特定の種類ではない場合に
は、前記第１のバスを前記第１のバスＤＭＡコントロー
ラが、前記第２のバスを前記第２のバスＤＭＡコントロ
ーラが、それぞれ獲得可能な場合であっても、前記第２
のパスを前記第１のバスと前記第２のバスとの間に接続
させる、請求項２記載のバス制御装置。 - 【請求項６】 前記第１のバスを前記第１のバスＤＭＡ
コントローラが獲得可能であることを示す第１の使用許
可信号が活性化し、前記第２のバスＤＭＡコントローラ
が前記第２のバスを獲得する旨の要求を出力する場合、
前記第２のバスは前記第２のバスＤＭＡコントローラに
対して優先的に獲得が許可される、請求項１記載のバス
制御装置。 - 【請求項７】 前記データ転送コントローラには、前記
第１及び第２のバスがそれぞれ前記第第１及び第２のバ
スＤＭＡコントローラによって獲得され得る状態から一
定期間後には、前記第１のバスを前記第１のバスＤＭＡ
コントローラが、前記第２のバスを前記第２のバスＤＭ
Ａコントローラが、それぞれ獲得可能な場合であって
も、前記第２のパスを前記第１のバスと前記第２のバス
との間に接続させる、請求項２記載のバス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246698A JPH1185668A (ja) | 1997-09-11 | 1997-09-11 | バス制御装置 |
| US09/026,395 US6269102B1 (en) | 1997-09-11 | 1998-02-19 | Bus control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246698A JPH1185668A (ja) | 1997-09-11 | 1997-09-11 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185668A true JPH1185668A (ja) | 1999-03-30 |
Family
ID=17152310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9246698A Pending JPH1185668A (ja) | 1997-09-11 | 1997-09-11 | バス制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6269102B1 (ja) |
| JP (1) | JPH1185668A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011186658A (ja) * | 2010-03-05 | 2011-09-22 | Nec Corp | 情報処理装置 |
| JP2012027577A (ja) * | 2010-07-21 | 2012-02-09 | Kyocera Mita Corp | バス間接続装置，画像処理装置 |
| JP2012169007A (ja) * | 2011-02-14 | 2012-09-06 | Sharp Corp | 拡張メモリ付きハイブリッドドライブ、及び拡張メモリ付きハイブリッドドライブを備えた記録再生装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658520B1 (en) * | 2000-09-26 | 2003-12-02 | Intel Corporation | Method and system for keeping two independent busses coherent following a direct memory access |
| US7015919B1 (en) * | 2002-01-08 | 2006-03-21 | Apple Computer, Inc. | Virtualization of graphics resources |
| US6809735B1 (en) * | 2002-01-08 | 2004-10-26 | Apple Computer, Inc. | Virtualization of graphics resources |
| US6809736B1 (en) * | 2002-01-08 | 2004-10-26 | Apple Computer, Inc. | Virtualization of graphics resources |
| US7768522B2 (en) | 2002-01-08 | 2010-08-03 | Apple Inc. | Virtualization of graphics resources and thread blocking |
| US7099973B2 (en) * | 2003-03-26 | 2006-08-29 | Freescale Semiconductor, Inc. | Method and system of bus master arbitration |
| CN111314194A (zh) * | 2020-04-15 | 2020-06-19 | 联合华芯电子有限公司 | 一种基于多电平逻辑运算的数据传输系统和方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116350A (ja) | 1989-09-29 | 1991-05-17 | Nec Corp | データ転送のバス構造 |
| US5448558A (en) * | 1994-04-05 | 1995-09-05 | International Business Machines Corporation | Method and apparatus for managing packet FIFOS |
| JPH08147236A (ja) | 1994-11-18 | 1996-06-07 | Nec Corp | 転送制御装置 |
| US6067595A (en) * | 1997-09-23 | 2000-05-23 | Icore Technologies, Inc. | Method and apparatus for enabling high-performance intelligent I/O subsystems using multi-port memories |
-
1997
- 1997-09-11 JP JP9246698A patent/JPH1185668A/ja active Pending
-
1998
- 1998-02-19 US US09/026,395 patent/US6269102B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011186658A (ja) * | 2010-03-05 | 2011-09-22 | Nec Corp | 情報処理装置 |
| JP2012027577A (ja) * | 2010-07-21 | 2012-02-09 | Kyocera Mita Corp | バス間接続装置，画像処理装置 |
| JP2012169007A (ja) * | 2011-02-14 | 2012-09-06 | Sharp Corp | 拡張メモリ付きハイブリッドドライブ、及び拡張メモリ付きハイブリッドドライブを備えた記録再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6269102B1 (en) | 2001-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4744078A (en) | Multiple path multiplexed host to network data communication system | |
| US5659718A (en) | Synchronous bus and bus interface device | |
| JP2558393B2 (ja) | 多重クラスタ信号プロセッサ | |
| US20060288128A1 (en) | Emulation of independent active DMA channels with a single DMA capable bus master hardware and firmware | |
| KR20050043426A (ko) | 파이프라인 버스 시스템에서 커맨드 전송 방법 및 장치 | |
| JP2004318901A (ja) | データ処理モジュール相互間の高速制御およびデータバスシステム | |
| JPH06261052A (ja) | 共用バスのフロー制御装置 | |
| JP3084218B2 (ja) | 通信方法及び同期通信システム | |
| US7653764B2 (en) | Fault-tolerant computer and method of controlling data transmission | |
| JPH0981508A (ja) | 通信方法及び装置 | |
| KR20120040535A (ko) | 버스 시스템 및 그것의 동작 방법 | |
| JPH1185668A (ja) | バス制御装置 | |
| JP4625549B2 (ja) | 調停システム、およびアクセスを調停する方法 | |
| JP3620173B2 (ja) | アドレス変換回路及びマルチプロセッサシステム | |
| JPH09149067A (ja) | スイッチングハブ | |
| JP2002176464A (ja) | ネットワークインタフェース装置 | |
| EP1380960B1 (en) | Memory access from different clock domains | |
| JPH09185582A (ja) | ローカルバスのクロック制御方式およびクロック制御方法 | |
| JP2820054B2 (ja) | バスインタフェース装置 | |
| JP2000322370A (ja) | データ出力回路 | |
| JPH06110831A (ja) | データ転送装置 | |
| JPH11212927A (ja) | 競合調停方法 | |
| JP3050131B2 (ja) | アービトレーション方式 | |
| JPH0877104A (ja) | バスアービトレーション装置及び方法 | |
| JP2005215953A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041220 |
|
| A977 | Report on retrieval |
Effective date: 20070410 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070618 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080304 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080414 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20080909 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080916 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A521 | Written amendment |
Effective date: 20080414 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20130926 |
|
| LAPS | Cancellation because of no payment of annual fees |