JP2558393B2 - 多重クラスタ信号プロセッサ - Google Patents

多重クラスタ信号プロセッサ

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JP2558393B2 JP3059590A JP5959091A JP2558393B2 JP 2558393 B2 JP2558393 B2 JP 2558393B2 JP 3059590 A JP3059590 A JP 3059590A JP 5959091 A JP5959091 A JP 5959091A JP 2558393 B2 JP2558393 B2 JP 2558393B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に信号プロセッ
サ、特に高い処理能力を与えると共に、非常に待ち時間
の少ない多重クラスタ信号プロセッサ装置に関する。
【０００２】
【従来の技術】通常の、クラスタでない構成は、処理素
子とメモリの間で通信するために、データ回路網を使用
する。そのようなクラスタでない構成は、データ回路網
に直接取付けられた、処理素子およびグローバルメモリ
を有する。一般的に、システム制御プロセッサ機能を実
行する素子管理装置は、プロセッサインターフェースバ
スによって通信する。クラスタ構成中のグローバルバル
クメモリの代りに、データ回路網に直接、機能処理素子
を取付けることは一見利点であるように思える。しか
し、そのようなクラスタでない構成に関係する幾つかの
主な欠点がある。
【０００３】クラスタでない構成は、クラスタ構成より
も著しく多数のモジュールを必要とする。それには２つ
の理由がある。第１に、クラスタでない構成中には、デ
ータ回路網機能用のより多くのモジュールがある。第２
に、クラスタ構成中のシステム制御プロセッサの数と比
較して、より多くの素子管理装置がある。各素子管理装
置は、素子管理装置の数を減少するためにより多くの処
理素子を制御するように構成することが可能である。し
かし、各素子管理装置は、データ回路網への転送を行う
ために、かなり多くの制御動作を扱うことが要求され
る。
【０００４】
【発明が解決しようとする課題】１つのグローバルバル
クメモリ当り１つのデータポートのみが、クラスタでな
い構成のデータ回路網に取付けられる。それ故に、全て
のプロセッサ素子に対するグローバルバルクメモリアク
セスの総帯域幅は、１つのグローバルバルクメモリ当り
１つのポートアクセスに限定される。したがって、１つ
の処理素子が必要なデータをアクセスする間、多くのプ
ロセッサ素子がデータを待つ必要がある。１つのグロー
バルバルクメモリの多数のユーザ間のスイッチングが、
大きな不利益となる待ち時間とともに生じる。なぜな
ら、１つのユーザへの全データブロックの転送は、別の
ユーザに対しての転送が開始する前に終了しなければな
らないからである。
【０００５】クラスタでない構成中におけるデータ回路
網のポートの数は、データ回路網のブロック化へ導くフ
ルクロスバーより少ない構成をもたらし、また転送開始
前の待ち時間遅延にもつながる。生じた待ち時間は、進
行中の１千ワード転送に対する５０マイクロ秒から１万
ワード転送に対する５００マイクロ秒の範囲である。さ
らに、グローバルバルクメモリとの間の全ての転送は、
データ回路網の単一データポートを通過しなければなら
ない。グローバルバルクメモリへ転送されるデータの１
型式は、例えば生のレーダデータである。生データ入力
により要求される帯域幅に依存して、グローバルバルク
メモリの単一データポートは、データを記憶する全時間
ジョブを有することができる。この同じポートが、処理
素子に対するデータをグローバルバルクメモリからアク
セスするために使用されるので、これは顕著なシステム
ボトルネックになる可能性がある。極端な場合におい
て、クラスタでない構成のグローバルバルクメモリは、
書込み専用メモリになってしまう。
【０００６】
【課題を解決するための手段】従来の信号プロセッサの
欠点を克服するために、本発明は多重ポートを有するデ
ータ回路網と、制御バスと、少なくとも２つのポートお
よび制御バスにそれぞれ接続された複数の信号処理クラ
スタとを具備する多重クラスタ信号プロセッサ構成を提
供する。多重ポートはデータ回路網を介してフルクロス
バー接続を有する。装置は、多重ポート、制御バスおよ
び複数のそれぞれの信号処理クラスタ間の通信能力を与
える。
【０００７】各信号処理クラスタは、第１および第２の
制御バスに接続されたシステム制御プロセッサと、多重
ポートを有するグローバルバルクメモリとを含む。多重
ポートの１つは第２の制御バスによってシステム制御プ
ロセッサに接続され、２つのポートはデータ回路網の２
つのポートに接続される。複数の機能処理素子は、第２
の制御バスによってシステム制御プロセッサにそれぞれ
接続され、またグローバルバルクメモリのポートの１つ
にそれぞれ接続される。
【０００８】各信号処理クラスタはさらに、データ回路
網のポートおよび第２の制御バスに接続され、入力／出
力インターフェースを有する少なくとも１つの第１の入
力／出力素子を含む。第１の制御バスは、メッセージベ
ースでメッセージのアクセスに対して調停され、データ
回路網は、そのポート間の転送のためにメッセージベー
スでメッセージのアクセスに対して調停される。これは
信号処理クラスタ間の通信を比較的頻繁でないものにす
る。第２の制御バスはワードベースでワードのアクセス
に対して調停され、グローバルバルクメモリは、各グロ
ーバルバルクメモリサイクルにおけるポートアクセスに
対して調停される。これは各信号処理クラスタ内の通信
を頻繁なものにする。
【０００９】信号プロセッサ構成はさらに、グローバル
バルクメモリのポートの１つにそれぞれ接続された多重
ゲートウェイとその各多重ゲートウェイ間にフルクロス
バー相互接続を有するサブデータ流回路網を含む。デー
タ流回路網と共にサブデータ流回路網は、１つの信号処
理クラスタ中の機能処理素子のいずれかと、別の信号処
理クラスタ中の機能処理素子のいずれか、およびグロー
バルバルクメモリとの間で、サブデータ流回路網および
データ回路網によってデータ転送できる手段と、データ
がサブデータ流回路網およびデータ回路網を介して、機
能処理素子のいずれかと第１の入力／出力素子との間で
データ転送できる手段とを備えている。
【００１０】信号プロセッサ構成はさらに、データ回路
網および各クラスタ中のシステム制御プロセッサにそれ
ぞれ接続された第１の試験および保守バスと、複数の第
２の試験および保守バスとを含む。第２の試験および保
守バスの１つは、各信号処理クラスタ内で、システム制
御プロセッサ、グローバルバルクメモリ、各機能処理素
子、および入力／出力素子にそれぞれ接続されている。
信号プロセッサ構成はさらに、第１の制御バスおよび第
１の試験および保守バスに接続された少なくとも１つの
第２の入力／出力素子を含む。
【００１１】多重クラスタ信号処理構成のデータ回路網
は、クラスタでない構成よりもポートが少ない。これに
よりフルクロスバーを容易に構成することができる。同
様に、クラスタ構成はプロセッサインターフェースバス
ユーザが少なく、これによりバス負荷が少なくなり、待
ち時間が少なくなる。典型的に、プロセッサインターフ
ェースバスアクセスはメッセージの終了のときにのみ調
停され、これは多くのユーザが接続されるときプロセッ
サインターフェースバスのボトルネックになる。クラス
タでない構成において解決することができる上述の書込
み専用メモリの問題は、クラスタ構成に存在しない。な
ぜなら、処理素子は、生のレーダデータを入力するため
に使用されるポートとは別のポートにおいて、グローバ
ルバルクメモリからのデータにアクセスするからであ
る。
【００１２】本発明は、他の従来の構成に比較して高い
処理能力をもたらすと共に、待ち時間が非常に少ないこ
とが利点である。これはクラスタ構成が主な理由であ
る。各クラスタは、データ回路網の２つの他のポートに
よってグローバルバルクメモリに同時にアクセスするデ
ータ回路網への少なくとも２つのポートを有するグロー
バルバルクメモリを含む。
【００１３】
【実施例】図１を参照すると、本発明による信号処理ク
ラスタ構成１０が示されている。信号処理クラスタ構成
１０は、第１の制御バス１２によって相互接続される複
数の信号処理クラスタ１１ａ，１１ｂ，１１ｃ，１１ｄ
を含む。各信号処理クラスタ１１ａ，１１ｂ，１１ｃ，
１１ｄは複数のデータポート１３ａ，１３ｂ，１３ｃ，
１３ｄによって、データ回路網１４に結合される。各信
号処理クラスタ１１ａ，１１ｂ，１１ｃ，１１ｄは、処
理されるべきデータを結合し信号処理クラスタ構成１０
から処理されたデータを出力するように構成された、第
１の入力／出力ポート１５ａ，１５ｂ，１５ｃ，１５ｄ
を有する。ユーザコンソールインターフェース１６とタ
イミングクロック発生器１７と第２の入力／出力インタ
ーフェース１８は、インターフェースおよびタイミング
を信号処理クラスタ１１ａ，１１ｂ，１１ｃ，１１ｄに
与えるために、第１の制御バス１２に結合される。
【００１４】各信号処理クラスタ１１ａ，１１ｂ，１１
ｃ，１１ｄはまた、第１の試験および保守バス２０によ
って相互接続される。ユーザコンソールインターフェー
ス１６とタイミングクロック発生器１７と第２の入力／
出力インターフェース１８は、試験および保守命令を信
号処理クラスタ１１ａ，１１ｂ，１１ｃ，１１ｄに結合
するために、第１の試験および保守バス２０に結合され
る。
【００１５】図２を参照すると、図１のクラスタ構成１
０の典型的な信号処理クラスタ１１ａの構成が示されて
いる。クラスタ１１ａは第１の制御バス１２および第２
の制御バス２２に結合されたシステム制御プロセッサ２
１を含む。第２の制御バス２２は、制御信号を、複数の
機能処理素子２３ａ，２３ｂ，２３ｃ、第１の入力／出
力ポート１５ａ、およびグローバルバルクメモリ２４に
供給するように構成される。データ回路網１４および機
能処理素子２３ａ，２３ｂ，２３ｃは、グローバルバル
クメモリ２４に結合される。データ回路網１４とグロー
バルバルクメモリ２４の間のインターフェースは、独立
したデータおよび制御ポート２５によって形成される。
システム制御プロセッサ２１は、第２の試験および保守
バス２６によって、各機能処理素子２３ａ，２３ｂ，２
３ｃ、第１の入力／出力ポート１５ａ、およびグローバ
ルバルクメモリ２４に結合される。
【００１６】図３を参照にすると、図２の信号処理クラ
スタ構成中のグローバルバルクメモリ２４の構成が示さ
れている。グローバルバルクメモリ２４は、データを機
能処理素子２３ａ，２３ｂに結合するために使用される
複数の処理素子ポート２７と、グローバルバルクメモリ
２４を第２の制御バス２２に結合するために使用される
制御バスポート２８と、データ回路網１４に結合する複
数のデータ回路網ポート２６とを含む。グローバルバル
クメモリ２４は、データ回路網ポート２６の形と実質上
一致する複数のゲートウェイ３０によってデータ回路網
１４に結合され、複数のゲートウェイ３２によって機能
処理素子２３に結合させるサブデータ流回路網２９を含
む。
【００１７】図４は、図３のグローバルバルクメモリ２
４およびサブデータ流回路網２９の詳細を示す。グロー
バルバルクメモリ２４は、多重コラムメモリアレイを有
するメモリアレイ３３を含む。メモリアクセスおよびア
ドレス制御装置３４は、メモリアレイ３３およびデータ
回路網１４のデータポート２５に結合され、システム制
御プロセッサ２１および機能処理素子２３から制御シー
ケンスを受入れるように構成される。メモリアレイ３３
はまた、グローバルメモリバス３５によって、データポ
ート２５および機能処理素子２３に結合される。パッキ
ング回路３６およびアンパッキング回路３７は、データ
ポート２５とメモリアレイ３３の間に挿入され、グロー
バルメモリバス３５に結合される。その場合において、
パッキング回路３６およびアンパッキング回路３７は、
メモリアレイ３３との間で読取られたデータを、圧縮お
よび圧縮から復元するように構成される。
【００１８】図５を参照すると、図１および図２のデー
タ回路網１４と図４のサブデータ回路網２９の両方の構
成を示す。この構成は、通常のクロスバー４１によって
相互接続される複数のデータポート４０を含む。各ポー
ト４０は、複数のデータバス４２および複数の制御バス
４３，４４を含む。それらは、データ回路網１４の場合
には信号処理クラスタ１１ａ．１１ｂ，１１ｃ．１１ｄ
に結合され、サブデータ流回路網２９の場合には機能処
理素子２３、データ回路網ポート２５、および第２の制
御バス２２に結合される。
【００１９】動作において、図２を参照すると、システ
ム制御プロセッサ２１は、すべて共通した集積プロセッ
サ構造である各クラスタ中に配置される。システム制御
プロセッサ２１は、共通集積プロセッサの局部動作シス
テムを実行し、局部クラスタ処理素子管理を行い、グラ
フ処理制御を実行し、アプリケーションソフトウェアを
実行する。システム制御プロセッサ２１は、３２ビット
ＣＰＵと、メモリと、機能処理素子２３に対する、冗長
および付加的な処理能力用の他の共通集積プロセッサに
対するインターフェースとを含み、各クラスタにおいて
第１の制御バスと第２の制御バスの間に位置する並列的
な多重システム制御プロセッサを有することが可能であ
る。
【００２０】システム制御プロセッサ２１は、コーディ
ネータおよびジョブディスパッチャ装置として機能し、
局部動作システムのホストとなるように構成される。シ
ステム制御プロセッサ２１は、アプリケーションを実行
し、Ｉ／Ｏ管理機能を行い、機能処理素子により実行さ
れるべきジョブをスケジュールする。システム制御プロ
セッサ２１は、各バスクロック（例えば１０メガヘル
ツ）に対する第２の制御バス調停を実行し、最も高い優
先度をもって要求するものにアクセスを許可する。シス
テム制御プロセッサ２１は、共通集積プロセッサデータ
の機密保護を行うハードウェア能力を持つ。システム制
御プロセッサ２１は、第１の試験および保守バス２０お
よび第２の試験および保守バス２６によって、クラスタ
レベルの試験および保守機能の制御を行い、第１および
第２の試験および保守バス２０，２６によって、共通集
積プロセッサグローバル試験および保守機能を制御する
ように構成される。
【００２１】システム制御プロセッサ２１は、モジュー
ラ内蔵３２ビットコンピュータである。ハードウェア構
成は、３２ビットＣＰＵと、スタートアップ読取り専用
メモリ（ＳＵＲＯＭ）と、ランダムアクセスメモリ（Ｒ
ＡＭ）と、第１および第２の制御バスインターフェース
と、試験および保守バスインターフェースと、多重ポー
トメモリ制御装置と、中断制御装置と、システムクロッ
クと、インターバルタイマーと、ユーザ命令制御装置と
から構成される。この設計により、これらのインターフ
ェースを通して同時に通信するときに設定されたＣＰＵ
の３２ビット命令設定の高速かつ能率的な実行を可能に
する。システムデバッグ能力は、ハードウェアおよびソ
フトウェア開発、集積、および試験に対して構成され
る。
【００２２】グローバルバルクメモリ２４は、仮想メモ
リアドレスおよび動的セグメンテーションをサポートす
る。２つの基本記憶エントリと待ち行列とバッファは、
複数のアドレスモードの手段によってアクセスされる。
データ記憶のためのグローバルバルクメモリ２４へのア
クセスは、７個の独立２方向ポートによって行われる。
４個のポート２７は処理素子２３ａ，２３ｂ，２３ｃ，
２３ｄに対するインターフェイスとなり、２個のポート
２６はデータ回路網１４に対するインターフェイスとな
り、１個のポート２８は第２の制御バス２２に対するイ
ンターフェースとなる。
【００２３】グローバルバルクメモリ２４のメモリアレ
イ３３は、行および列に組織される。列の数はアプリケ
ーション、記憶容量、および設けられた処理素子の数と
相対するものとして所望されたメモリ帯域幅によって許
容される回路の数に基づいて定められる。このアレイ設
計により、形成可能な列の数を８、１２、１６とするこ
とができる。各列は、エラー検出／訂正用のデータプラ
ス付加的ビットを、３２ビットフィールドに与える。
【００２４】ストリングアドレス、スキューアドレス、
コーナターニング、ランダムアクセスおよび円形待ち行
列を含む各種のアドレスモードが与えられる。メモリの
各列は、自動コーナターニングと独立してアドレス可能
であり、列アドレスは、メモリアクセスおよびアドレス
制御３４において、メモリの各列に対して別々に計算さ
れる。
【００２５】第１の制御バス１２は、ＵＨＳＩＣフェー
ズ２の情報交換可能標準規格バージョン２．０により、
並列内蔵モジュール（ＰＩ）バスとして構成することが
できる。ＰＩは線形で、データを直列に転送する線形の
マルチドロップ通信媒体で、単一バックプレーン上に位
置する３２モジュールに及ぶビット並列情報である。デ
ータの大きさは、シングルワードまたはダブルワードで
ある。ＰＩバスモジュールは、スレーブのみ、またはＰ
Ｉバスプロトコールのマスターおよびスレーブ部分を構
成するモジュールである。したがって、ポートインター
フェースバスの各モジュールは、モジュールの適用特定
機能を実行する装置と、ＰＩバスマスタースレーブ通信
プロトコールを構成するバスインターフェースとを含
む。
【００２６】各信号処理クラスタ１１は、３２ビットア
ドレス範囲を有する仮想メモリ空間としてモデル化され
る。ＰＩバスインターフェースは、８ビットデータリン
クレジスタアドレス範囲を有する別のメモリ空間として
モデル化される。スレーブＩＤと呼ばれる別の８ビット
仮想アドレスは、スレーブとして特定の通信シーケンス
に関与する１つ以上のモジュールを選択するために、バ
スマスターによって使用される。
【００２７】ＰＩバスは、モジュール間のメッセージ転
送およびバスマスター主導権の変更のために、通信シー
ケンスが定義されているマスタースレーブプロトコール
を使用する。ＰＩバス通信シーケンスは表１に示されて
いる。バイ（ｖｉｅ）シーケンスは、現在のバスマスタ
ーが存在しないときのみに実行される。他のすべてのシ
ーケンスは、現在のバスマスターの制御下で実行され
る。
【００２８】ＰＩバスは、通信シーケンスを定義し制御
するために、一組のプロトコール状態遷移を使用する。
プロトコール状態遷移は、サイクル型式ラインで信号化
され、バスマスターによって制御される。スレーブは、
バスマスターと、アクノレッジ設定ラインを使用して、
プロトコール状態遷移に応じる信号と同期して動作す
る。スレーブは、検出された任意の訂正不可能なエラー
をバスマスターに知らせるために、アクノレッジ設定ラ
インを使用する。
【００２９】
【００３０】ポートインターフェースバスプロトコール
に対して定義された７つのシーケンス状態は、表２に集
約される。各シーケンス状態において、バス状態は個々
のバスサイクルを識別するために定義される。
【００３１】
【００３２】
【００３３】第２の制御バス２２は、素子制御バスとし
て構成される。そのようなモードにおいて、第２の制御
バス２２は、クラスタ内の優先命令および制御パスであ
り、これはシステム制御プロセッサ２１と他のクラスタ
モジュールの間に適度に高い帯域幅および少ない待ち時
間バスを提供する。第２の制御バス２２は、１６ビット
のアドレスおよび制御情報および３２ビットのデータか
らなる４８ビット並列データパスを与える。
【００３４】第２の制御バス２２の電気的インターフェ
ースは、４８ビットデータバスおよび素子制御バスと関
係する別の制御ラインを含む。これら別のラインは、バ
ス要求（ＢＥＣＢＲ）、プレバス許可（ＢＥＣＢＧ）、
グローバルトランザクション妥当（ＢＥＣＧＴＶ）、パ
リティエラー（ＢＥＣＥＲＲ）、ＩＤロード（ＢＥＣＩ
ＤＬＤ）、スロットエネーブル（ＢＥＣＳＬＥＮ）、ユ
ニットリセット（ＲＥＳＥＴ）およびクロック信号であ
る。
【００３５】バス端子は、素子制御バスに対するインタ
ーフェースである。信号処理クラスタ１１ａは、多重バ
ス端子を有することができる。各端子は特有のＢＥＣＢ
ＲおよびＢＥＣＢＧライン対を有する。４８ビットデー
タバスおよび他の独立した制御ライン（ＢＥＣＩＤＬ
Ｄ、ＢＥＣＧＴＶ、ＢＥＣＥＲＲ、ＲＥＳＥＴおよびク
ロック信号）は共有される。その端子がプログラム可能
なＩＤレジスタを有しているモジュールは、各端子ごと
に特有のＢＥＣＳＬＥＮラインを有する。
【００３６】バス調停は、システム制御プロセッサ２１
によって制御される。調停は、次のサイクルにおいてバ
スの使用を許可された最も優先度の高い要求者によっ
て、各バスサイクル（１つの素子制御バスクロック）で
生じる。故に、１ワードごとに、送り側の優先度に基づ
いてメッセージのインターリーブが行われる。
【００３７】素子制御バス要求（ＢＥＣＢＲ）信号は、
バスへアクセスしたいことを素子制御バス調停回路（シ
ステム制御プロセッサ２１内）に知らせるために、素子
制御バス送信端子によって使用される。各バス端子は特
有のＢＥＣＢＲ信号を有する。各素子制御バス要求は、
整合素子制御バスプレバス許可信号（ＢＥＣＢＧ）を有
する。
【００３８】素子制御バスプレバス許可（ＢＥＣＢＧ）
信号は、次のバスサイクルにおいてデータワードを流す
ことを、バスアクセスを要求している送りバス端子に知
らせるために、素子制御バス調停回路によって使用され
る。各バス端子は特有のＢＥＣＢＧ信号を有する。ＢＥ
ＣＢＧ信号は、素子制御バス調停回路から流されたロー
アクティブ信号である。許可された送信側は、そのアク
ティブ許可に基づいて、素子制御バスに流されたデータ
に対して応答する。
【００３９】素子制御バスグローバルトランザクション
バリッド信号（ＢＥＣＧＴＶ）が、素子制御バス送信の
受信が成功したことを示すために、受信端子によって発
生される。この信号は、転送先がビジーではなく、デー
タを受信できることを送信側に示すために、受信側によ
ってローにされる。転送先がビジーであれば、転送先が
データを受信できないことを送信側に示すために、この
信号は受信側によりハイにされる。ＢＥＣＧＴＶは、多
重ソース、多重行先信号である。
【００４０】送信側は、データの転送が成功した（ＢＥ
ＣＧＴＶ：ロー）かどうかを決定するために、問題とす
るデータ転送の同じバスサイクル中に、ＢＥＣＧＴＶ信
号を検査する。データワードが受入られていない（ＢＥ
ＣＧＴＶ：ハイ）ならば、送信側はタイムアウト期間後
に同じデータを再び送る。このタイムアウト期間は、固
定された８クロック遅延または４ビットプログラム可能
な遅延のいずれかとして構成される。
【００４１】素子制御バスパリティエラー信号（ＢＥＣ
ＥＲＲ）は、パリティエラーを報告するために、送信お
よび受信バス端子によって使用される。ＢＥＣＥＲＲラ
インは、素子制御バスデータがパリティエラーと共に受
信されたことを送信側に示すために、データの受信側に
よってローにされる。ＢＥＣＥＲＲラインは、素子制御
バスデータがパリティエラーと共に受信されなかったこ
とを送信側に示すために、データの受信側によってハイ
にされる。ＢＥＣＥＲＲは、多重ソース、多重行先信号
である。
【００４２】送信側は、４８ビットバスワード全体の奇
数パリティを確認するためにＢＥＣＣ０１の値を発生す
る。奇数パリティは、４８ビットワード中の論理′１′
のビットセットの総数が奇数値となることを意味する。
受信バス端子が転送先であるかどうかを決定するとき、
奇数パリティを確認するためにデータを試験する。受信
側が偶数パリティ状態を検出したとき、ＢＥＣＥＲＲラ
インをローに駆動する。受信側はパリティエラーが存在
すると決定したとき、受信されたデータを受取ってはな
らない。受信側が奇数パリティ状態を検出するならば、
ＢＥＣＥＲＲ（パリティエラーではない）をハイに駆動
する。
【００４３】第１および第２の試験および保守バス２
０，２６は、試験保守（ＴＭ）バスとして構成すること
ができる。ＴＭバスは、共通命令セットおよび全モジュ
ールに対する各命令の用法を標準化する。この命令セッ
トおよびその用法は、ＶＨＳＩＣフェーズ２の情報交換
可能標準ＴＭバス規格バージョン１．２である。
【００４４】本発明の信号処理システム１０中の各ＴＭ
バスは、２組の４ラインからなる線形直列マルチドロッ
プデータバスである。ラインの１組は、マスターとスレ
ーブの間のメイン通信パスである。４ラインの第２の組
は、メインバスが故障したときにＴＭバス機能性を保持
する冗長パスである。ＴＭバスの各組に対するこれらの
４ラインの機械化、定義および用法は、ＶＨＳＩＣフェ
ーズ２の情報交換可能標準規格バージョン１．２におい
て特定されている。
【００４５】各機能処理素子２３に対するグローバルバ
ルクメモリのインターフェースは、３つの制御ラインお
よびインターフェースクロックを有する３２ビットポイ
ントーポイント２方向性データバスからなる。インター
フェースの各サイドは、どちらかのサイドがインターフ
ェースを通るデータ流を制御することができるように、
ハンドシェイク（ｈａｎｄｓｈａｋｅ）信号を出力す
る。データ回路網ポート２５は２方向性であるので、グ
ローバルバルクメモリを信号源とする方向分離は、デー
タ流の方向を定義するために使用される。
【００４６】データは、予め定められたタスクにしたが
って、グローバルバルクメモリと処理素子の間で転送さ
れる。タスクは、グローバルバルクメモリへのまたはか
らのデータの単一ブロックの転送であり、関連する「グ
ローバルバルクメモリタスク記述」によって記載された
シーケンスにおいてアクセスされる。グローバルバルク
メモリタスク記述は、転送されるべきブロックに対する
スタートアドレスと、ブロック長と、データがアクセス
されるシーケンスと、転送に関係する他の情報を含む。
タスク記述に含まれた情報を使用することによって、グ
ローバルバルクメモリ２４は、ユーザによる実時間アド
レス制御によらず、メモリからのデータを記憶し或いは
検索する。
【００４７】グローバルバルクメモリ／処理素子インタ
ーフェースを通るデータ転送を実行するのに必要な動作
の概要が以下記載される。書込み動作（処理素子からグ
ローバルバルクメモリへのデータ転送）の場合、処理素
子２３は、「タスク開始」制御ワードを送ることによっ
て素子制御バス状態にすることが可能である第２の中央
バス２２を通して、書込み要求をグローバルバルクメモ
リに伝送する。グローバルバルクメモリ２４は、データ
を受けるために、処理素子に接続されたポートを初期化
する。両サイドからのハンドシェイク信号が付勢された
とき、データは１クロック当り単一の３２ビットワード
で転送され、タスク記述によって特定されたグローバル
バルクメモリ位置に記憶される。
【００４８】グローバルバルクメモリ２４から処理素子
２３へのデータ転送を実行する読取り動作の場合、処理
素子２３は、タスク開始信号を送信することによって、
第２の制御バス２２を通して読取り要求をグローバルバ
ルクメモリ２４に送信する。グローバルバルクメモリ２
４は、出力に適切なポートを初期化する。データが、タ
スク記述により特定されたグローバルバルクメモリ位置
から検索される。両サイドのハンドシェイク信号が付勢
されたとき、タスクが終了するまでデータは１クロック
当り３２ビットワードで処理素子２３に伝送される。
【００４９】インターフェースは２方向性であるため
に、方向分離はデータが転送される方向を決定するため
に使用される。方向分離はグローバルバルクメモリ２４
から出される。方向分離が処理素子からグローバルバル
クメモリへの転送状態を示しているときのみ、処理素子
２３はそのデータライン駆動装置を付勢する。方向分離
はまた、タスクの最後のワードが送られた後に、方向分
離を反転することにより、グローバルバルクメモリがタ
スクを終了したことの表示を処理素子２３に与える。
【００５０】データ回路網１４は、ユーザ間に多重、同
時性、半二重伝送、高い帯域幅のデータ転送チャンネル
を与える。各処理クラスタ１１に対して、データ回路網
ユーザは、グローバルバルクメモリ２４または回路網イ
ンターフェース装置のいずれかである。２つのユーザ間
の信号流パスは、データ回路網ルートと呼ばれる。デー
タ回路網１４は、並列に動作する２つのデータ回路網素
子モジュールからなる。データ転送は、１つのデータ回
路網素子が各データワードの上位桁の半分（高いスライ
ス）を転送し、別のデータ回路網素子が下位桁の半分
（低スライス）を転送するように同期して、両データ回
路網素子を通して成される。このように２つの並列１６
ビット（ハーフワード）データ回路網パスを通して転送
するために、３２ビットデータワードは送信ユーザによ
ってビットスライスされる。並列パスの同期化は、マス
ターユーザとスレーブユーザの両者によって維持され
る。マスターはデータの送信側およびルート要求開始装
置として定義され、データ回路網ルートが確立されるの
で、スレーブはデータ受信側にルートされる。
【００５１】データ回路網１４は、対のポート間ごとの
２点間データ転送を同時に可能とするためにスイッチン
グ回路すなわちクロスバー４１を含み、動的に再形成さ
れることが可能である。結合された２つのデータ回路網
素子モジュールは、１２個の３２ビット（フルワード）
ポートを、接続可能なデータ回路網ポート機能を処理す
るユーザに与える。データ回路網ポート機能は、データ
回路網素子ポートプロトコールをサポートし、２つの並
列データ回路網素子モジュールの同期化を監視する。
【００５２】データ回路網１４は、最高１２個のユーザ
間のデータ転送パスをもたらす。モジュール（またはモ
ジュールの複合）は、要求されたデータ回路網インター
フェースを含む場合、データ回路網ポート機能はユーザ
に考慮される。データ回路網の複雑性に関連して、２つ
のデータ回路網素子モジュールは、最高６個の同時性独
立３２ビットデータ転送チャンネルをサポートすること
ができる。各データ回路網素子モジュールデータ転送パ
スは、ポイントからポイントであり、また、各データ回
路網素子モジュールを通過する２つの同一な並列ハーフ
ワードパスがデータ転送が開始される前に確定されるよ
うに、送信ユーザによって初期化される。
【００５３】２つのパスの同期は、全てのユーザからの
同一の制御刺激をデータ回路網１４の各データ回路網素
子に受けさせることによって維持され、送受信ユーザの
データ回路網ポートによって監視される。データ回路網
複合中の２つのデータ回路網素子モジュールは、ルート
設定、データ転送およびルート分離中に独立して動作す
る。図５は、データ回路網モジュールの１つの、２方向
性であるハーフワードユーザ間インターフェース能力を
示す機能的ブロック図を示す。
【００５４】データ回路網素子ポートインターフェース
は、データ回路網素子モジュールとユーザモジュールの
データ回路網ポートとの間の通信の手段である。図５で
示されたように、各データ回路網素子ポートインターフ
ェースは、１６個の半二重伝送２方向性データライン
と、２個の制御入力（ＣＩ）と２個の制御出力（ＣＯ）
とからなる２０個の信号で構成される。
【００５５】各データ伝送パスは、独立マスター駆動デ
ータ転送プロトコールを有する。マスター駆動は、デー
タソースがマスターであり、データ回路網ルートを開始
するという概念である。マスターまたはスレーブはいず
れもデータ回路網ルートを終了することができる。それ
らのいずれかが転送を続けるために準備されていないと
き、データの損失を防ぐために両者は流れ制御を設け
る。
【００５６】各データ回路網素子ポートは、最高２個の
１６ビットハーフワードを登録して記憶する能力を備え
たデータ記憶レジスタと、２個の制御入力に送られたコ
ードを記憶する制御記憶レジスタとを有する。レジスタ
は、受信側が待ち要求を発生している間、データを損失
させずにデータパスが凍結されるようにすることができ
る。スレーブのＣＯラインは、流れ制御を出力し、凍結
されない。
【００５７】各データ回路網素子ポートは、未定ルート
または受信側の未定要求のいずれかである１つの未定を
サポートする。未定ルートは、要求されたデータ回路網
素子ポートを次の転送パスために予約するものとして定
義される。送り先が活動化され且つすでに未定でないな
らば、データ回路網素子ポートを要求する任意のルート
は、未定ルート状態に入る。受信側の未定要求は、スレ
ーブデータ回路網ポートが、その取付けられたデータ回
路網素子ポートを次の転送中に出力するために予約する
過程として定義される。データ回路網１４の未定ルート
動作は、下記表３に示されている。
【００５８】 高い優先メッセージと共にデータ回路網１４の低い優先
メッセージを中断させることもまた可能である。これは
下記表４に示されている。
【００５９】 ポート１３ｄのメッセージ３がメッセージ１よりも高い
優先度を有するならば、メッセージ３はポート１３ｂに
直接送信され、ポート１３ａは中断され、メッセージ１
は続行される。メッセージ１は終了されたとき、メッセ
ージ２はポート１３ｂに送信される。
【００６０】以上、高い処理能力を提供すると共に非常
に少ない待ち時間を提供する新しく改良された多重クラ
スタ信号プロセッサ構成について記載した。上述の実施
例は本発明の原理の適用を示す多くの特定の実施例の幾
つかを単に示したものであることを理解すべきである。
明らかに、多くの他の装置は本発明の技術的範囲から逸
脱することなく当業者によって容易に工夫されることが
可能である。
【図面の簡単な説明】
【図１】本発明による信号処理クラスタ構成のブロック
図。
【図２】図１の典型的な信号処理クラスタの構成図。
【図３】図２の信号処理クラスタのグローバルバルクメ
モリの構成図。
【図４】図３の信号処理クラスタのグローバルバルクメ
モリおよびサブデータ流回路網の構成図。
【図５】図１および図２のデータ回路網の組織。
【符号の説明】
１０…信号処理クラスタ構成、１１ａ，１１ｂ，１１
ｃ，１１ｄ…信号処理クラスタ、１２，２２…制御バ
ス、１３ａ，１３ｂ，１３ｃ，１３ｄ…データポート、
１４…データ回路網、１６，１８…インターフェース、
２０，２６…試験保守バス、２１…制御プロセッサ、２
３ａ，２３ｂ，２３ｃ…処理素子、２４…グローバルバ
ルクメモリ、２５…制御ポート、２７…処理素子ポー
ト、２８…制御バスポート、４２…データパス、４３，
４４…制御パス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・エー・ワグナー アメリカ合衆国、カリフォルニア州 90274、ランチョ・パロス・バーデス、 グレイズレイク・ロード 27110 (72)発明者 ダグラス・エム・ベネディクト アメリカ合衆国、カリフォルニア州 90405、サンタ・モニカ、トゥエンティ ーファースト・ストリート 2211 (56)参考文献 特開 昭61−15265（ＪＰ，Ａ) 特開 昭62−233873（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 多重ポートおよび前記多重ポート間に通
    信能力を与える前記各ポート間のフルクロスバー接続を
    有するデータ回路網と、 第１の制御バスと、 前記データ回路網の少なくとも２つのポートおよび前記
    第１の制御バスにそれぞれ接続された複数の信号処理ク
    ラスタとを具備し、 前記データ回路網は、 前記フルクロスバーを介して１つのポートを同時にアク
    セスしようとする、それぞれが優先度レベルを有するポ
    ート間の優先度を決定する手段と、 別のポートと現在通信しているポートをアクセスしよう
    とするポートにビジー信号を送信する手段と、 現在ビジーのポートがビジーでなくなるまで前記現在ビ
    ジーのポートにルートしようとする第１の時間内ポート
    を保留状態にする手段と、 複数のメッセージ優先度レベルを設ける手段と、 高い優先度のメッセージが前記データ回路網の任意のポ
    ートとの間で送信されうるように、前記データ回路網の
    それと同じポートとの間の低い優先度のメッセージを一
    時的に中断させる手段とを備え、 保留状態の前記第１の時間内ポートは、高い優先度レベ
    ルを有する任意の第２の時間内ポートが前記前のビジー
    ポートへのアクセスを受ける前に、前記前のビジーポー
    トへのアクセスを受け、 前記信号処理クラスタのそれぞれは、 前記第１の制御バスに接続されたシステム制御プロセッ
    サと、 前記システム制御プロセッサに接続された第２の制御バ
    スと、 前記第２の制御バスによって前記システム制御プロセッ
    サに接続された１つのポートおよび前記データ回路網の
    前記ポートの２つに接続された２つのポートを有する多
    重ポートを含むグローバルバルクメモリと、 前記第２の制御バスによって前記システム制御プロセッ
    サにそれぞれ接続され 、前記グローバルバルクメモリの
    前記ポートの１つにそれぞれ接続されている複数の機能
    処理素子と、 前記データ回路網の１つのポートおよび前記第２の制御
    バスに接続され、入力／出力インターフェースを有する
    少なくとも１つの第１の入力／出力素子とを備え、 前記システム制御プロセッサは、 前記データ回路網のポート間の転送のために、メッセー
    ジベースで前記第１の制御バスへのアクセスを調停し、
    メッセージベースで前記データ回路網へのアクセスを調
    停して、前記信号処理クラスタ間の通信を比較的頻繁で
    ないものとし、各グローバルバルクメモリサイクルにお
    けるポートアクセスのために、ワードベースで前記第２
    の制御バスへのアクセスを調停し、前記グローバルバル
    クメモリへのアクセスを調停して、前記各信号処理クラ
    スタ内の通信を比較的頻繁なものとし、 前記グローバルバルクメモリは、 入力が前記グローバルバルクメモリの各ポートに接続さ
    れたワードをパッキングする手段と、 複数のワード幅の列を有するメモリアレイに接続され、
    同じ複数のワード幅の列を有し、前記ワードをパッキン
    グする手段の各出力に接続されるグローバルメモリバス
    と、 入力が前記グローバルメモリバスに接続され、出力が前
    記グローバルバルクメモリの各ポートに接続されたワー
    ドをアンパッキングする手段と、 コーナーターンアドレスのために前記複数のワード幅の
    列をそれぞれ独立してアドレスする、前記メモリアレイ
    をアドレスする手段とを備え、 前記メモリアレイおよび前記グローバルメモリバスへの
    ポートアクセスは、各メモリアレイサイクル時間に調停
    される 信号プロセッサ装置。
  2. 【請求項２】 前記グローバルバルクメモリは、 多重ゲートウェイおよび前記各多重ゲートウェイ間のフ
    ルクロスバー相互接続を有するサブデータ流回路網をさ
    らに具備し、 データが、任意の前記機能処理素子間および任意の機能
    処理素子と前記グローバルバルクメモリの前記ポートに
    接続された前記データ回路網ポートとの間を、前記サブ
    データ流回路網を介して転送されうるように、前記グロ
    ーバルバルクメモリの前記各多重ポートは、前記サブデ
    ータ流回路網の前記多重ゲートウェイの１つに接続され
    ることを特徴とする請求項１記載の信号プロセッサ装
    置。
  3. 【請求項３】 前記データ流回路網と共に前記サブデー
    タ流回路網は、 データが、前記信号処理クラスタの１つ中の任意の前記
    機能処理素子間および前記機能処理素子と前記信号処理
    クラスタの別の１つ中の前記グローバルバルクメモリと
    の間を、前記サブデータ流回路網および前記データ回路
    網を介して転送されうることを可能にする手段と、 データが、任意の前記機能処理素子と前記第１の入力／
    出力素子との間を、前記サブデータ流回路網および前記
    データ回路網を介して転送されうることを可能にする手
    段を備えている請求項２記載の信号プロセッサ装置。
  4. 【請求項４】 前記データ回路網および前記各クラスタ
    中の前記各システム制御プロセッサに接続された第１の
    試験および保守バスと、 前記各信号処理クラスタ内で、前記システム制御プロセ
    ッサと、前記グローバルバルクメモリと、前記各機能処
    理素子と、前記第１の入力／出力素子にそれぞれ接続さ
    れた複数の第２の試験および保守バスとをさらに具備し
    ている請求項３記載の信号プロセッサ装置。
  5. 【請求項５】 前記第１の制御バスおよび前記第１の試
    験および保守バスに接続された少なくとも１つの第２の
    入力／出力素子をさらに具備している請求項４記載の信
    号プロセッサ装置。
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