KR940007903B1

KR940007903B1 - 다중 클러스터 신호 처리기

Info

Publication number: KR940007903B1
Application number: KR1019910003224A
Authority: KR
Inventors: 더블유. 타워 리; 에이. 와그너 제프리; 엠. 베네딕트 더글라스
Original assignee: 휴우즈 에어크라프트 캄파니; 완다 케이.덴슨-로우
Priority date: 1990-02-28
Filing date: 1991-02-27
Publication date: 1994-08-27
Also published as: JP2558393B2; EP0451938A3; KR920000024A; AU7127291A; ES2070426T3; EP0451938A2; IL97315A; DE69108434D1; IL97315A0; AU618698B2; DE69108434T2; US5392446A; CA2036688C; EP0451938B1; JPH04218861A

Abstract

내용 없음.

Description

다중 클러스터 신호 처리기

제 1 도는 본 발명의 원리에 따른 신호 처리 클러스터 구조를 도시한 도면.

제 2 도는 제 1 도의 구조의 전형적인 신호 처리 클러스터 구성을 도시한 도면.

제 3 도는 제 2 도의 신호 처리 클러스터의 글로발 벌크 메모리의 구성을 도시한 도면.

제 4 도는 제 3 도의 신호 처리 클러스터의 글로발 벌크 메모리 및 서브데이타 플로우 네트워크의 구성을 도시한 도면.

제 5 도는 제 1 도 및 제 2 도의 데이타 네트워크의 구성을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 신호 처리 클러스터 구조 12 : 제 1 제어 버스

14 : 데이타 네트워크 21 : 시스템 제어 처리기

24 : 글로발 벌크 메모리 26 : 제 2 검사 및 유지보수 버스

33 : 메모리 배열 34 : 메모리 액세스 및 주소 제어기

36 : 패킹 회로 37 : 언패킹 회로

40 : 데이타 포트 41 : 크로스바

본 발명은 일반적으로 신호 처리기에 관한 것으로, 특히 높은 처리율(throughput)을 제공함과 동시에 매우 짧은 대기 시간(latency)을 제공하는 다중 클러스터 신호 처리기 구조(multiple cluster signal processor architecture)에 관한 것이다.

통상적인 비-클러스터(noncluster) 구조들은 처리 소자(processing elements)와 메모리(memory)간의 통신을 하는 데이타 네트워크(data network)를 사용한다. 이러한 비-클러스터 구조들은 데이타 네트워크에 직접 부착되어 있는 처리 소자 및 글로발 메모리들(global memories)을 갖는다. 일반적으로 시스템 제어 처리기 기능들을 구현하는 소자 감시 장치(element supervisory units)는 처리기 인터페이스 버스(processor interface bus)를 통해 통신한다. 기능 처리 소자들을 클러스터 구조내에 있는 글로발 벌크 메모리(global bulk memory) 대신에 데이타 네트워크에 직접 접속하는 것이 처음에는 장점인 것으로 여겨질 수도 있다. 그렇지만, 이러한 비-클러스터 구조와 관련된 여러가지 심각한 단점들이 존재한다.

비-클러스터 구조는 클러스터 구조 보다 상당히 더 많은 모듈(module)들을 필요로 한다. 이에는 두가지 이유가 있다. 그 하나는 클러스터 구조에 있어서는 데이타 네트워크 기능을 수행하기 위하여 더 많은 모듈들이 필요하다는 것이다. 다른 하나는 클러스터 구조에서의 시스템 제어 처리기의 수에 비해서 더 많은 소자 감시 장치들이 필요하다는 것이다. 소자 감시 장치의 수를 줄이기 위해 각각의 소자 감시 장치로 하여금 더 많은 처리 소자를 제어하게 할 수도 있다. 하지만, 그렇게 하려면 각각의 소자 감시 장치가 데이타 네트워크를 통한 전송 기능을 수행하기 위해 상당히 더 많은 제어 동작을 통제해야 할 필요가 있을 것이다.

비-클러스터 구조의 데이타 네트워크에는 글로발 벌크 메모리마다 오직 한개의 데이타 포트(data port)가 접속될 수 있다. 그러므로, 모든 처리기 소자들의 전체 글로발 벌크 메모리 액세스 대역폭(global bulk memory access bandwidth)은 글로발 벌크 메모리 당 한개의 포트 액세스로 제한된다. 결과적으로, 한개의 처리 소자가 필요한 데이타를 액세스하는 동안 많은 처리기 소자들을 데이타를 기다려야 한다. 한 사용자에게로의 전체 데이타 블럭(block)의 전송이 다른 사용자에게로의 전송이 시작되기 전에 완료되어야 하기 때문에, 한개의 글로발 벌크 메모리를 다중 사용자간에 스위칭하게 되면 긴 대기 시간이라는 불이익이 생긴다.

비-클러스터 구조에서 데이타 네트워크 상에 있는 포트의 수는 전 크로스바(full crossbar) 보다 적게 구현되는데, 이렇게 하면 데이타 네트워크 상에서 블럭킹(blocking)을 일으킬 수도 있다. 또한, 전송이 시작되기 전에 대기 시간의 지연이 생길 수도 있다. 발생 대기 시간의 범위는 수천 워드(word) 전송에 필요한 50마이크로초(microsecond)에서부터 1만 워드 전송에 필요한 500마이크로초까지 될 수 있다. 또한 모든 글로발 벌크 메모리로 및 글로발 벌크 메모리로부터의 전송은 데이타 네트워크의 단일 데이타 포트를 통해야만 한다. 예를 들어, 글로발 벌크 메모리내로 전송되는 데이타의 한 유형은 미처리 레이다 데이타(raw radar data)이다. 레이다 데이타 입력에 필요한 대역에 따라 글로발 벌크 메모리의 이 단일 데이타 포트가 데이타를 기억시키는 전임 작업을 갖을 수도 있다. 이렇게, 동일 포트가 글로발 벌크 메모리로부터 처리 소자에 필요한 데이타를 액세스하는데 사용되기 때문에, 이는 심각한 시스템 병목 상태를 일으킬 수도 있다. 극단적인 경우에는, 비-클러스터 구조내의 글로발 벌크 메모리는 기록 전용 메로기가 되어 버릴 수도 있다.

종래의 신호 처리기의 결함을 극복하기 위해서, 본 발명은 다중 포트를 갖는 데이타 네트워크, 제어 버스, 및 최소한 두개의 포트 및 제어 버스에 각각 연결된 다수의 신호 처리 클러스터를 포함하는 다중 클러스터 신호 처리기 구조를 제공한다. 다중 포트는 데이타 네트워크를 통해 전 크로스바(full crossbar) 구조로 연결되어 있다. 이 구조는 다중 포트, 제어 버스, 및 다수 신호 처리 클러스터 각각 사이에서 통신을 할수 있도록 해준다.

각각의 신호 처리 클러스터는 제 1 제어 버스와 제 2 제어 버스에 연결된 시스템 제어 처리기 및 다중 포트를 갖는 글로발 벌크 메모리를 포함한다. 다중 포트 중의 하나는 제 2 제어 버스를 통해 시스템 제어 처리기에 연결되고, 포트 중의 두개는 데이타 네트워크 상에 있는 포트 중의 두개에 연결된다. 다수의 기능 처리 소자들은 제 2 제어 버스를 통해 시스템 제어 처리기에 각각 연결되고 글로발 벌크 메모리 상에 있는 포트중의 하나에 각각 연결된다.

또한, 각각의 신호 처리 클러스터는 데이타 네트워크 상에 있는 포트 및 제 2 제어 버스에 연결되고 입력/출력 인터페이스를 갖는 최소한 한개의 제 1 입력/출력 소자를 포함한다. 제 1 제어 버스는 메시지 단위(message by message basis)로 액세스할 수 있도록 조정되고, 데이타 네트워크는 데이타 네트워크 상에 있는 포트 간의 전송을 위해 메시지 단위로 조정된다. 이로 인해 신호 처리 클러스터 간은 비교적 느슨하게 결합(loose coupling)되게 된다. 제 2 제어 버스는 워드 단위(word by word basis)로 액세스 할수 있도록 조정되고, 글로발 벌크 메모리는 각각의 글로발 벌크 메모리 사이클(cycle)로 그 포트를 액세스할 수 있도록 조정된다. 이로 인해 각각의 신호 처리 클러스터 내에서는 밀접한 결합(tight coupling)이 이루어지게 된다.

또한, 신호 처리기 구조는 글로발 벌크 메모리상에 있는 포트 중의 하나에 각각 연결된 다중 관문(gateway)을 가지며 각각의 다중 관물들 간이 전 크로스바로 상호 연결되어 있는 서브데이타 플로우 네트워크(subdata flow network)를 포함한다. 데이타 플로우 네트워크와 함께 서브데이타 플로우 네트워크는 데이타가 한 신호 처리 클러스터 내에 있는 기능 처리 소자 중의 어느 하나와 다른 신호 처리 클러스터 내에 있는 기능 처리 소자 중의 어느 하나 및 글로발 벌크 메모리 간에서 서브데이타 플로우 네트워크 및 데이타 네트워크를 통해 전송되도록 하는 수단, 및 데이타가 기능 처리 소자 중의 하나와 제 1 입력/출력 소자들 간에서 서브데이타 플로우 네트워크 및 데이타 네트워크를 통해 전송될 수 있도록 하는 수단을 제공한다.

또한, 신호 처리기 구조는 데이타 네트워크 및 각각의 클러스터 내에 있는 각각의 시스템 제어 처리기에 연결된 제 1 검사 및 유지보수 버스(first test and maintenance bus)와, 다수의 제 2 검사 및 유지보수 버스들(second test and maintenance bus)을 포함하는데, 이 제 2 검사 및 유지보수 버스들 중의 하나는 각각의 신호 처리 클러스터 내에서 시스템 제어 처리기, 글로발 벌크 메모리, 각각의 기능 처리 소자, 및 입력/출력 소자에 연결된다. 또한, 신호 처리기 구조는 제 1 제어 버스와 제 1 검사 및 유지보수 버스에 연결된 최소한 하나의 제 2 입력/출력 소자를 포함한다.

다중 클러스터 신호 처리 구조의 데이타 네트워크는 비-클러스터 구조에서 보다 더 적은 수의 포트를 갖는다. 이로 인해 전 크로스바 접속을 쉽게 구현할 수 있게 된다. 마찬가지로, 클러스터 구조는 더 적은 수의 처리기 인터페이스 버스 사용자를 갖으므로, 버스 부하 및 대기 시간을 감소시킨다. 전형적으로, 처리기 인터페이스 버스에 대한 액세스는 메시지의 끝에서만 조정되는데, 이는 많은 사용자가 연결되는 경우 처리기 인터페이스 버스 상에 병목 현상을 일으킬 수 있다. 처리 소자들이 미처리 레이다 데이타를 입력하는데 사요되는 포트로부터 분리된 포트들 상에서 글로발 벌크 메모리로부터 데이타를 액세스하기 때문에, 비-클러스터 구조에서도 해결될 수는 있는 상술된 기록 전용 메모리 문제가 클러스터 구조에는 존재하지 않는다.

본 발명의 주요 장점은 이 구조가 높은 처리율을 제공함과 동시에 매우 짧은 대기 시간을 제공한다는 것이다. 이것이 다른 공지된 구조와 대조적인 면이다. 클러스터 구조가 이러한 장점을 갖는데 대한 주요한 이유이다. 각각의 클러스터는 데이타 네트워크에 대한 최소한 두개의 포트를 갖는 글로발 벌크 메모리를 구비하며, 데이타 네트워크는 데이타 네트워크 상에 있는 두개의 다른 포트에 의해 글로발 메모리에 동시에 액세스할 수 있도록 해준다.

본 발명의 여러가지 특징과 장점은 동일 참조 번호가 동일 구성 소자를 나타내는 첨부된 도면과 관련하여 작성된 다음의 상세한 설명을 참조하면 쉽게 이해될 수 있을 것이다.

제 1 도를 참조하면, 본 발명의 원리에 따른 신호 처리 클러스터 구조(10)이 도시되어 있다. 신호 처리 클러스터 구조(10)은 제 1 제어 버스(12)를 통해 상호 연결되는 다수의 신호 처리 클러스터(11a-11d)를 포함한다. 각각의 신호 처리 클러스터(11a-11d)는 다수의 데이타 포트(13a-13d)를 통해 데이타 네트워크(14)에 연결된다. 각각의 신호 처리 클러스터(11a-11d)는 신호 처리 클러스터 구조(10)내로 처리될 데이타와 신호 처리 클러스터 구조(10)에서 나오는 처리된 데이타를 연결시키기에 적합한 제 1 입력/출력 포트(15a-15d)를 갖는다. 사용자 콘솔 인터페이스(user console interface, 16), 타이밍 클럭 발생기(timing clock generator, 17), 및 제 2 입력/출력 인터페이스(18)은 신호 처리 클러스터(11a-11d)에 인터페이스 및 타이밍을 제공하도록 제 1 제어 버스(12)에 연결된다.

또한, 각각의 신호 처리 클러스터(11a-11d)는 제 1 검사 및 유지보수 버스(20)을 통해 상호 연결된다. 사용자 콘솔 인터페이스(16), 타이밍 클럭 발생기(17), 및 제 2 입력/출력 인터페이스(18)은 검사 및 유지보수 명령들을 신호 처리 클러스터(11a-11d)에 연결시키도록 제 1 검사 및 유지보수 버스(20)에 연결된다.

이제 제 2 도를 참조하면, 제 2 도는 제 1 도의 클러스터 구조(10)의 전형적인 신호 처리 클러스터(11a)의 구성을 도시한 것이다. 클러스터(11a)는 제 1 제어버스(12)와, 다수의 기능 처리 소자(23a-23c), 제 1 입력/출력 포트(15a), 및 데이타 네트워크(14)에 제어 신호를 제공하기에 적합한 제 2 제어 버스(22)에 연결된 시스템 제어 처리기(21)을 포함한다. 데이타 네트워크(14) 및 기능 처리 소자(23a-23c)는 글로발 벌크 메모리(24)에 연결된다. 데이타 네트워크(14)와 글로발 벌크 메모리(24)간의 인터페이스는 개별적인 데이타 및 제어 포트(25)에 의해 이루어진다. 시스템 제어 프로세서(21)은 각각의 기능 처리 소자(23a-23c), 제 1 입력/출력 포트(15a), 및 글로발 벌크 메모리(24)에 제 2 검사 및 유지보수 버스(26)을 통해 연결된다.

이제 제 3 도를 참조하면, 제 3 도는 제 2 도의 구조를 가진 신호 처리 클러스터의 글로발 벌크 메모리(24)의 구성을 도시한 것이다. 글로발 벌크 메모리(24)는 기능 소자(23a,23b)로 그리고 기능 처리 소자로부터의 데이타를 연결하는데 사용되는 다수의 처리 소자 포트(27), 글로발 벌크 메모리(24)를 제 2 제어 버스(22)에 연결시키는데 사용되는 제어 버스 포트(28), 및 데이타 네트워크(14)에 연결시키는 다수의 데이타 네트워크 포트(26)을 포함한다. 글로발 벌크 메모리(24)는 데이타 네트워크(26)과 형태가 거의 동일한 다수의 관문(30)을 통해 데이타 네트워크(14)에 연결되는 서브데이타 플로우 네트워크(29), 및 기능 처리 소자(23)에 서브데이타 플로우 네트워크를 연결시키는 다수의 관문(32)를 포함한다.

제 4 도는 제 3 도의 글로발 벌크 메모리(24) 및 서브데이타 플로우 네트워크(29)의 상세도이다. 글로발 벌크 메모리(24)는 다중 열 메모리 배열(multiple column memory array)을 포함하는 메모리 배열(33)을 포함한다. 메모리 액세스 및 주소 제어기(34)는 메모리 배열(33) 및 데이타 네트워크(14)의 데이타 포트(25)에 연결되며, 시스템 제어 처리기(21) 및 기능 처리 소자(23)으로부터의 제어 순차열을 수신하기에 적합하도록 되어 있다. 또한, 메모리 배열(33)은 글로발 메모리 버스(35)를 통해 데이타 포트(25) 및 기능 처리 소자(23)에 연결된다. 패킹 회로(packing circuit, 36) 및 언패킹 회로(unpacking circuit, 37)은 데이타 포트(25)와 메모리 배열(33) 사이에 배치되고, 글로발 메모리 버스(35)에 연결된다. 패킹 및 언패킹 회로(36.37)은 경우에 따라 메모리 배열(33)내로 읽혀지거나 메모리 배열(33)로부터 읽혀진 데이타를 압축(compress)시키고 해압(decompress)시키기에 적합하다.

제 5 도를 참조하면, 종래의 크로스바(41)를 통해 상호 연결되는 다수의 데이타 포트(40)을 포함하는 제 1 도 및 제 2 도의 데이타 네트워크(14)와 제 4 도의 서브데이타 네트워크(29) 모두의 구성이 도시되어 있다. 각각의 포트(40)은 다수의 데이타 경로(42) 및 다수의 제어 경로(43,44)를 포함하는데, 다수의 제어 경로(43,44)는 데이타 네트워크(14)의 경우에는 신호 처리 클러스터(11a-11d)에 연결되고 서브데이타 플로우 네트워크(29)의 경우에는 기능 처리 소자(23), 데이타 네트워크 포트(25), 및 제 2 제어 버스(22)에 연결된다.

제 2 도와 관련하여, 동작시에 시스템 제어 처리기(21)은 모든 공통 통합(integrated) 처리기 구조를 갖는 각 클러스터 내에 배치된다. 시스템 제어 처리기(21)은 공통 통합 처리기의 국부 운영 체제(local operating system)을 실행시키고, 국부 클러스터 처리 소자 관리를 수행하며, 그래프(graph) 처리 제어를 수행하고, 응용 소프트웨어(application software)를 실행시킨다. 시스템 제어 처리기(21)은 32비트(bit) CPU, 메모리, 및 중복성(redundancy)과 부가적인 처리 기능을 위한 기능 처리 소자(23) 및 기타 공통 통합 처리기에 대한 인터페이스를 포함하는데, 제 1 제어 버스와 제 2 제어 버스 사이에 위치한 각각의 클러스터 내에 병렬로 있는 다중 시스템 제어 처리기를 구비하는 것이 가능하다.

시스템 제어 처리기(21)은 코디네이터(coordinator) 및 작업 분배기(job dispatcher)로서 기능한다. 시스템 제어 처리기(21)은 국부 운영 체제를 적재시키기에 적합하도록 되어 있다. 시스템 제어 처리기(21)은 응용 실행 프로그램(executives)들을 실행시키고, I/O 관리 기능을 수행하며, 기능 처리 소자에 의해 실행될 작업들을 스케줄(schedule)한다. 시스템 제어 처리기(21)은 각 버스 클럭(예를 들어, 10㎒)마다 제 2 제어 버스 조정을 수행하고, 최고 우선 순위의 요청자(requester)에게 액세스를 허용한다. 시스템 제어 처리기(21)은 공통 통합 처리기의 데이타 보안(data security) 기능을 구현하는 하드웨어 기능을 제공한다. 시스템 제어 처리기(21)은 제 1 검사 및 유지보수 버스(20)과 제 2 검사 및 유지보수 버스(26)을 통해 클러스터 레벨(level)에서의 검사 및 유지보수 기능들을 제어하며, 제 1 검사 및 유지보수 버스(20)과 제 2 검사 및 유지보수 버스(26)을 통해 공통 통합 처리기의 글로발 검사 및 유지보수 기능을 제어하기에 적합하도록 되어 있다.

시스템 제어 처리기(21)은 모듈러 방식으로 된 32-비트 컴퓨터의 모든 기능을 갖추고 있다. 하드웨어 구조는 32-비트 CPU, 시동 판독 전용 메모리(start-up read-only memory, SUROM)와 랜덤 액세스 메모리(random access memory, RAM), 제1 및 제 2 제어 버스 인터페이스, 검사 및 유지보수 버스 인터페이스, 다중 포트 메모리 제어기, 인터럽트 제어기(interrupt controller), 시스템 월 클럭(system wall clock), 시간 간격 타이머(interval timer), 및 사용자 명령 제어기로 구성된다. 이 설계는 이러한 인터페이스들 상에서 동시에 통신하면서 CPU의 32-비트 명령어 세트의 고속이고 효율적인 실행을 가능하게 해준다. 시스템 오류 수정 기능(system debug capability)이 하드웨어 및 소프트웨어 개발, 통합, 및 검사를 위해 구현된다.

글로발 벌크 메모리(24)는 가상 메모리 주소 지정(addressing) 및 동적 세그먼트 기법(dynamic segmentation)을 지원한다. 2개의 기본 기억 장소 엔티티(entity), 큐(queue), 및 버퍼(buffer)는 여러가지 주소 지정 방식(addressing modes)에 의해 액세스된다. 데이타 기억을 위한 글로발 벌크 메모리(24)에 대한 액세스는 7개의 독립적인 양방향 포트를 통해 이루어진다. 4개의 포트(27)이 처리 소자(23a-c)에 대한 인터페이스를 제공하고, 2개의 포트(26)이 데이타 네트워크(14)에 대한 인터페이스를 제공하며, 1개의 포트(28)이 제 2 제어 버스(22)에 대한 인터페이스를 제공한다.

글로발 벌크 메모리(24)의 메모리 배열(33)은 행과 열로 구성된다. 열의 수는 제공된 처리 소자의 수와는 대조적으로 응용에 따라 허용된 회로의 크기, 기억 용량, 및 요구되는 메모리 대역폭을 근거로 하여 응용에 따라 결정된다. 배열(array) 설계는 열의 수를 8개나 12개 또는 16개로 구성할 수 있도록 해준다. 각각의 열은 데이타 용의 32-비트 필드와 오류 검출/정정을 위한 추가의 비트를 제공한다.

문자열 주소 지정(string addressing), 경사 주소 지정(skew addressing), 코너 선회(corner turning), 랜덤 액세스, 및 원형 큐(circular queue)를 포함하는 여러가지 주소 지정 방식(addressing modes)이 제공된다. 메모리의 각 열은 메모리의 각 열마다 메모리 액세스 및 주소 제어(34)에서 개별적으로 계산되는 열 주소(38)로 자동 코너 선회(automatic corner turning)하기 위해 독립적으로 주소 지정될 수 있다.

제 1 제어 버스(12)는 UHSIC 단계 2 상호 사용가능 표준 규격 버젼 2.0(UHSIC phase 2 Interoperability Standards Specification Version 2.0)에 따라 병렬 모듈간(Parallel inter-module, PI)버스로 구현될 수 있다. PI 버스는 단일 후면(backplane)에 상주하는 32개까지의 모듈들 간에서 직렬 데이타인 비트 병렬 정보(bit parallel information)를 전송하는 선형의 다중-드롭(mult-drop) 통신 매체이다. 데이타의 크기는 단일 워드 도는 이중 워드일 수 있다. PI 버스는 모듈들은 PI 버스 프로토콜(protocol)의 슬레이브(slave) 부분만이나 마스터(master) 및 슬레이브 부분들을 구현하는 모듈들이다. 개념적으로, 포트 인터페이스 버스 상에 있는 각각의 모듈은 모듈의 응용에 특수한 기능을 수행하는 장치 및 PI 버스 마스터-슬레이브 통신 프로토콜을 구현하는 버스 인터페이스를 포함한다.

각각의 신호 처리 클러스터(11)은 32비트 주소 범위를 가진 가상 메모리 공간으로 모델링된다. PI 버스 인터페이스는 8비트 데이타 링크 레지스터 주소 범위(8bit data link register address range)를 가진 독립적인 메모리 공간으로 모델링된다. 슬레이브 ID로 불리는 독립적인 8비트 가상 주소는 슬레이브(들)로서 특정 통신 순차열에 관계할 하나 또는 그 이상의 모듈을 선택하기 위하여 버스 마스터에 의해 사용된다.

PI 버스들은 통신 순차열들(communications sequences)이 모듈들 간에 메시지를 전송하고 버스 통제권(mastership)을 변경하도록 정의되는 마스터-슬레이브 프로토콜을 사용한다. PI 버스 통신 순차열들이 테이블 1에 기록되어 있다. 경합(vie) 순차열은 현재의 버스 마스터가 없을 때에만 수행된다. 다른 이외의 모든 순차열들은 현재의 버스 마스터의 제어하에서 수행된다.

PI 버스는 통신 순차열들을 정의하고 제어하기 위하여 프로토콜 상태 전이(protocol state transitions)의 집합을 사용한다. 프로토콜 상태 전이는 사이클 형의 선상에서 신호발생되고, 버스 마스터에 의해 제어된다. 슬레이브(들)은 승인 설정선(acknowledge set lines)을 사용하여 버스 마스터 및 프로토콜 상태 전이에 따른 신호 응락(signal compliance)과 동기하여 동작한다. 또한, 슬레이브(들)은 검출된 정정 불가능한 임의의 오류를 버스 마스터에게 알리기 위하여 승인 설정선을 사용한다.

포트 인터페이스 버스 프로토콜에 대해 정의된 7개의 순차열 상태들이 테이블 2에 요약되어 있다. 각각의 순차열 상태 내에서, 버스 상태들을 개별적인 버스 사이클을 구별하기 위해 정의된다.

제 2 제어 버스(22)는 소자 제어 버스(element control bus)로서 구현될 수도 있다. 이러한 모드에서는, 제 2 제어 버스(22)는 한 클러스터내의 기본 명령 및 제어 경로이다. 이것은 시스템 제어 처리기(21)과 이외의 다른 클러스터 모듈간에 적당히 높은 대역, 짧은 대기 시간의 버스를 제공한다. 제 2 제어 버스(22)는 16비트의 주소와 제어 정보, 및 32비트의 데이타로 구성되는 48비트의 병렬 데이타 경로를 제공한다.

제 2 제어 버스(22)의 전기적 인터페이스는 48비트의 데이타 버스 및 소자 제어 버스와 관련된 이산적(discrete) 제어선들을 포함한다. 이러한 이산적 선들은 버스 요청(BECBR), 기-버스 승인(BECBG), 글로발 트랜잭션(transaction) 유효(BECGTV), 패리티(parity) 오류(BECERR), ID 적재(BECIDLD), 슬롯 인에이블(slot enable, BECSLEN), UMIT 리셋(RESEF), 및 클럭 신호선이다.

버스 터미날(terminal)은 소자 제어 버스에 대한인터페이스이다. 신호 처리 클러스터(11a)가 다중 버스 터미날을 갖을 수도 있다. 각각의 터미날은 BECBR선과 BECBG선의 고유한 쌍을 가지며, 48비트의 데이타 버스 및 이외의 다른 이산된 제어선들(BECIDLD, BECGTV, BECERR, RESET, 및 클럭 신호)은 공유될 수도 있다. 터미날들이 프로그램 가능한 ID 레지스터를 갖는 모듈들은 각각의 터미날마다 고유한 BECSLEN선을 갖는다.

버스 조정은 시스템 제어 처리기(21)에 의해 제어된다. 조정은 각각의 버스 사이클(1개 소자의 제어 버스 클럭)마다 수행되는데, 다음 사이클에서 최고 우선 순위의 요청자가 버스의 사용을 승인받는다. 그러므로, 전송자 우선 순위에 근거한 워드 단위의 메시지 삽입(interleaving)이 일어난다.

소자 제어 버스 요청(BECBR) 신호들은 소자 제어 버스 전송 터미날(element conrtol bus sending terminal)이 버스에 대한 액세스를 바라는 것을(시스템 제어 처리기(21) 내에 있는) 소자 제어 버스 조정기(element control bus arbiter)에게 알리기 위하여 소자 제어 버스 전송 터미날에 의해 사용된다. 각각의 버스 터미날은 유일한 BECBR 신호를 갖는다. 각각의 소자 제어 버스 요청은 정합되는 소자 제어 버스기-버스 승인 신호(BECBG)를 갖는다.

소자 제어 버스 기-버스 승인 신호(BECBG)는 소자 제어 버스 조정기(element control bus arbiter)가 다음 버스 사이클에서 데이타 워드를 발원시킬 것임을 버스 액세스를 요청하는 전송 버스 터미날(sending bus terminal)에 알리기 위하여 소자 제어 버스 조정기에 의해 사용된다. 각각의 버스 터미날은 고유한 BECBG 신호르 가지고 있다. BECBG 신호는 소자 제어 버스 조정기에 의해 발원된 액티브 로우(active low) 신호일 것이다. 승인을 받은 전송기(sender)는 활동 승인을 근거로 소자 제어 버스 상으로 데이타를 발원시키는 기능을 맏고 있다.

소자 제어 버스 글로발 트랜잭션 유효 신호(BECGTV)는 소자 제어 버스 전송의 성공적인 수신을 나타내기 위해 수신 터미날(receiving terminal)에 의해 발생된다. 이 신호는 전송의 수신지(destination)가 분주하지 않아서 데이타 수신이 가능하다는 것을 전송기에게 알리기 위해 수신기에 의해 로우로 설정된다. 전송의 수신지가 분주하면, 이 신호는 수신지가 데이타를 수신할 수 없다는 것을 전송기에게 알리기 위해 수신기에 의해 하이로 설정된다. BECGTV는 다중 발원지, 다중 수신지 신호이다.

전송기는 전송이 성공했는지(BECGTV 로우)를 결정하기 위하여 데이타 전송의 동일 버스 사이클 동안에 BECGTV 신호를 검사한다. 데이타 워드가 수신되지 않았으면(BECGTV 하이), 수신기는 타임 아웃 기간(time-out period) 경과 후에 동일 데이타를 재전송할 것이다. 이 타임 아웃 기간은 고정된 8클럭 지연기 또는 4비트의 프로그램 가능한 지연기로 구현될 수 있다.

소자 제어 버스 패리티 오류 신호(BECERR)는 패리티 오류 통보를 위해 수신 및 전송 버스 터미날들에 의해 사용된다. BECERR선은 소자 제어 버스 데이타가 패리티 오류와 함께 수신되었음을 수신기에게 알리기 위해 데이타를 수신한 수신기에 의해 로우로 설정된다. BECERR선은 소자 제어 버스 데이타가 패리티 오류없이 수신되었음을 전송기에게 알리기 위해 데이타를 수신한 수신기에 의해 하이로 설정된다. BECERR은 다중 발원지, 다중 목적지 신호이다.

전송기는 전체 48비트의 버스 워드에 대해 홀수 패리티를 보장하는 BECCOI의 값을 발생시킨다. 홀수 패리티는 48비트의 워드내에 있는 논리값 "1"로 설정딘 비트의 총수의 합계가 홀수가 된다는 것을 의미한다. 수신 버스 터미날이 전송의 수신지임을 결정하면, 홀수 패리티를 확인하기 위해 데이타를 검사한다. 수신기는 짝수 패리티 상태를 검출하면 BECERR선을 로우로 설정한다. 수신기는 패리티 오류가 있다고 결정되면 수신된 데이타를 수용하지 않는다. 수신기가 홀수 패리티 상태를 검출하면 BECERR선을 하이로(패리티 오류 없음)설정한다.

제1 및 제 2 검사 및 유지보수 버스들(20,26)은 검사 및 유지보수(TM)버스로 구현될 수도 있다. TM 버스는 전체 모듈에 대한 공통 명령 세트 및 각 명령의 사용 방법을 표준화한다. 이 명령 세트 및 이의 사용 방법은 VHSIC 단계 2 상호이용 표준 TM-버스 규격 버젼 1.2(VHSIC Phase 2 Interoperability Standard TM-Bus Specification Version 1.2)에 명기되어 있다.

본 발명의 신호 처리 시스템(10)내의 각 TM-버스는 2세트의 4선으로 구성된 선형 직렬 다중-드롭 데이타 버스이다. 선들 중의 한 세트는 마스터와 슬레이브간의 주 통신 경로이다. 4선의 다른 세트는 주 버스상에서 장애가 발생할 경우에 TM-버스 기능을 유지하기 위한 중복 경로이다. TM 버스들의 각 세트에 대한 4선들의 기계화(mechanization), 정의, 사용 방법은 VHSIC 단계 2 상호이용 명세서 버젼 1.2에 명기되어 있다.

각 기능 처리 소자(23)에 대한 글로발 벌크 메모리 인터페이스는 3개의 제어선을 가진 32비트의 지점간(point-to-point) 양방향 데이타 버스와 인터페이스 클럭으로 구성된다. 인터페이스의 각 측은 핸드쉐이크 신호(hand shake signal)를 발원시켜, 양측이 인터페이스 상에서 데이타 플로우를 제어하도록 해준다. 데이타 네트워크 포트(25)가 양방향이기 때문에, 글로발 벌크 메모리에 의해 발원되는 방향 분리 신호(direction discrete)는 데이타 플로우의 방향을 정하는데 사용된다.

데이타는 미리 정해진 타스크(task)에 따라 글로발 벌크 메모리와 처리 소자간에 전송된다. 타스크는 글로발 벌크 메모리로 부터 또는 글로발 벌크 메모리로 단일 데이타 블럭을 전송하는 것이고, 관련된 "글로발 벌크 메모리 타스크 기술(description)"에 의해 기술되는 순차로 액세스된다. 글로발 벌크 메모리 타스크 기술은 전송될 블럭의 시작 주소, 블럭 길이, 데이타가 액세스되는 순차, 전송에 관련된 이외의 다른 정보를 포함한다. 타스크 기술에 포함된 정보를 사용하여, 글로발 벌크 메모리(24)는 사용자에 의한 실시간 주소 제어 없이 기억 장소로 데이타를 기억시키거나 기억장소로부터 데이타를 검색한다.

글로발 벌크 메모리/처리 소자 인터페이스 상에서 데이타 전송을 수행하는데 필요한 동작의 개요는 다음과 같다. 기록 동작(처리 소자에서 글로발 벌크 메모리로의 데이타 전송)의 경우, 처리 소자(23)이, "타스크 개시" 제어 워드를 전송함으로써 소자 제어 버스상에 있을 수 있는 제 2 중앙 버스 상으로 글로발 벌크 메모리에 대한 기록 요청(write request)을 전송한다. 그 다음, 글로발 벌크 메모리(24)가 데이타를 수용하도록 처리 소자에 연결된 포트를 초기화한다. 양측으로부터의 핸드쉐이크 신호가 기동되면, 데이타는 1클럭당 32비트의 워드로 전송되고 타스크 기술에 의해 명기된 글로발 벌크 메모리 위치 내에 기억된다.

글로발 벌크 메모리(24)에서 처리 소자(23)으로의 데이타 전송을 포함하는 판독 동작을 위해, 처리 소자(23)은 타스크 개시 신호를 전송함으로써 제 2 제어 버스(22) 상으로 글로발 벌크 메모리(24)에 대한 판독 요청을 전송한다. 그 다음, 글로발 벌크 메모리(24)는 출력을 위해 적합한 포트를 초기화한다. 데이타는 타스크 기술에 의해 명기된 글로발 벌크 메모리 위치로 부터 검색된다. 양측의 핸드쉐이크 신호가 모두 기동되면, 데이타는 타스크가 완료될 때까지 1클럭당 32비트의 워드 단위로 처리 소자(23)으로 전송된다.

인터페이스가 양방향이기 때문에, 방향 분리 신호(direction discrete) 데이타가 전송될 방향을 결정하는데 사용된다. 방향 분리 신호는 글로발 벌크 메모리(24)에 의해 발원된다. 처리 소자(23)은 방향 분리 신호가 처리 소자에서 글로발 벌크 메모리(24)에 의해 발원된다. 처리 소자(23)은 방향 분리 신호가 처리 소자에서 글로발 벌크 메모리로의 전송을 나타내는 상태에 있는 경우에만 그 데이타 선 구동기(data line drivers)를 기동한다. 또한, 방향 분리 신호는 타스크의 최종 워드가 송신된 후 방향 분리 신호를 토글링(toggling)함으로써 글로발 벌크 메모리가 타스크를 완료했음을 처리 소자에게 알려준다.

데이타 네트워크(14)는 사용자간에 다중, 동시 반이중(half duplex), 고 대역 데이타 전송 채널을 제공한다. 각각의 처리 클러스터(11)에 대해, 데이타 네트워크 사용자는 글로발 벌크 메모리(24) 또는 네트워크 인터페이스 유니트가 될 수 있다. 두 사용자간의 신호 플로우 경로는 데이타 네트워크 라우트(route)로 불리어진다. 데이타 네트워크(14)는 병렬로 동작하는 2개의 데이타 네트워크 소자 모듈로 구성된다. 데이타 전송은 한 데이타 네트워크 소자가 각 데이타 워드의 최상위의 1/2(상위 슬라이스(high slice))를 전송하고 다른 소자가 각 데이타 워드의 최하위 1/2(하위 슬라이스)를 전송하도록 양쪽의 데이타 네트워크 소자를 통해 동기를 맞춰 이루어진다. 마찬가지로, 32비트의 데이타 워드들은 2개의 병렬 16비트(1/2 워드)의 데이타 네트워크 경로를 통해 전송되기 위하여 전송 사용자(transmitting user)에 의해 비트 슬라이스된다. 병렬 경로의 동기화는 마스터 사용자와 슬레이브 사용자 양쪽에 의해 유지된다. 마스터는 데이타의 전송기이며 데이타 네트워크 라우트를 개설한 라우트 요청 개시자로 정의된다. 그러므로, 슬레이브는 데이타 수신기로 라우트된다.

데이타 네트워크(14)는 모든 포트쌍 간에 동시에 두 지점 데이타 전송을 가능하도록 하기 위하여 스위칭 회로 또는 크로스바(41)을 포함하며 동적으로 재구성될 수 있다. 조합된 2개의 데이타 네트워크 소자 모듈들은 데이타 네트워크 포트 기능을 처리하는 사용자들이 연결될 수 있는 12개의 32비트(전 워드)의 포트를 제공한다. 데이타 네트워크 포트 기능은 데이타 네트워크 소자 포트 프로토콜을 지원하고 2개의 병렬 데이타 네트워크 소자 모듈의 동기화를 감시한다.

데이타 네트워크(14)는 12명까지의 사용자 간에 데이타 전송경로를 제공하는데, 데이타 네트워크 포트 기능을 인터페이스하는 필요한 데이타 네트워크를 포함하는 모듈(또는 모듈의 조합체(complex))이 사용자로 여겨진다. 데이타 네트워크의 조합체로 불리는 2개의 데이타 네트워크 소자 모듈들은 32비트의 데이타 전송 채널을 6개까지 동시에 독립적으로 지원할 수 있다. 각각의 데이타 네트워크 소자 모듈의 데이타 전송 경로는 지점 대 지점 간이며, 각각의 데이타 네트워크 소자 모듈을 하나씩 통하는 2개의 동일한 병렬 1/2 워드경로들이 데이타 전송이 개시되기 전에 개설되도록 전송 사용자에 의해 개시된다.

두 경로의 동기화는 모든 사용자로부터 데이타 네트워크(14)의 각 데이타 네트워크 소자에 동일한 제어신호(stimulation)를 보냄으로써 유지되고, 전송 및 수신 사용자 양쪽의 데이타 네트워크 포트에 의해 감시된다. 데이타 네트워크 조합체 내의 2개의 데이타 네트워크 소자 모듈은 라우트 개설, 데이타 전송, 라우트 절체 동안에 독립적으로 동작한다. 제 5 도는 데이타 네트워크 모듈들 중의 한 모듈의 양방향 1/2워드 사용자 대 사용자 인터페이스 기능을 도시한 기능 블럭도이다.

데이타 네트워크 소자 포트 인터페이스는 데이타 네트워크 소자 모듈과 사용자 모듈의 데이타 네트워크 포트간의 통신 방법이다. 제 5 도에 도시된 바와 같이, 각각의 데이타 네트워크 소자 포트 인터페이스는 16개의 반이중 양방향 데이타선, 2개의 제어 입력(CI), 및 2개의 제어 출력(CO)의 20개 신호로 구성된다.

각각의 데이타 전송 경로는 독립적인 마스터에 의해 구동되는 데이타 전송 프로토콜을 갖는다. 마스터 구동은 데이타 발원지가 마스터이고 데이타 네트워크 라우트를 개설한다는 개념이다. 마스터 또는 슬레이브가 데이타 네트워크 라우트를 단절시킬 수 있다. 어느쪽도 전송을 계속할 준비가 되지 않았으면, 마스터 및 슬레이브 양쪽이 데이타 손실을 방지하도록 플로우 제어(flow control)를 수행한다.

각각의 데이타 네트워크 소자 포트는 2개까지의 16비트 1/2 워드를 등록하고 기억할 수 있는 데이타 기억 레지스터(data storage registers), 및 2개의 제어 입력에 전송된 코드(code)를 기억하기 위한 제어 기억 레지스터(control storage registers)를 구비한다. 레지스터들은 수신기가 발한 대기 요청 신호 기간 동안에 데이타 손실이 없이 데이타 경로가 동결되도록 한다. 슬레이브의 CO선은 플로우 제어를 수행하고 동결되지 않는다.

각각의 데이타 네트워크 소자 포트는 대기중인 라우트 또는 수신기의 대기 요청 중에서 한 대기 상태를 지원한다. 대기중인 라우트는 다음 전송 경로를 위해 요청된 데이타 네트워크 소자 포트를 예약하는 것으로 정의된다. 데이타 네트워크 소자 포트를 요청하는 임의의 라우트는 수신지가 기동 상태에 있고 이미 대기되어 있지 않으면 대기중인 라우트 상태로 들아간다. 수신기 대기 요청은 슬레이브 데이타 네트워크 포트가 다음 전송 동안에 출력하기 위해 부착된 데이타 네트워크 소자 포트를 예약하는 처리로 정의된다. 데이타 네트워크(14)의 대기중인 라우트 동작이 다음의 테이블 3에 표기되어 있다.

또한, 데이타 네트워크(14)상의 저 우선 순위의 메시지를 고 우선 순위의 메시지로 인터럽트(interrupt)하는 것이 가능하다.

이는 다음의 테이블 4에 표기되어 있다.

포트 13d의 메시지 3이 메시지 1보다 높은 우선순위를 갖으면, 메시지 3은 포트 13a를 일시 중지하고 포트 13b로 바로 전송될 것이고, 그 다음으로 메시지 1이 계속될 것이다. 메시지 2는 메시지 1이 완료될 때 포트 13b로 전송될 것이다.

따라서, 높은 처리율을 제공함과 동시에 매우 짧은 대기시간을 제공하는 신규의 개선된 다중 클러스터 신호 처리기 구조가 기술되었다. 상술된 실시예는 본 발명의 원리를 응용한 것을 나타내는 많은 특정 실시예들 중에서 몇개만을 설명한 것임을 유념해야 한다. 분명히, 수 많은 이외의 다른 배열들이 이 기술분야에서 숙련된 자들에 의해 본 발명의 범위에서 벗어남이 없이 쉽게 고안될 수 있다.

Claims

다중 포트를 구비하고 상기 다중 포트 간에 통신 기능을 제공하기 위하여 상기 각각의 포트 간에 전 크로스바로 연결되어 있는 데이타 네트워크, 상기 데이타 네트워크 상에 있는 최소한 2개의 포트에 각각 연결되고, 다수의 기능 처리 소자를 각각 구비하는 다수의 신호 처리 클러스터, 및 상기 다수의 신호 처리 클러스터에 연결되어 통신 순차열들을 교환하기 위한 제 1 제어 버스를 포함하는 것을 특징으로 하는 신호 처리기 구조.
제 1 항에 있어서, 상기 각각의 신호 처리 클러스터가 상기 제 1 제어 버스에 연결된 시스템 제어 처리기, 상기 시스템 제어 처리기에 연결된 제 2 제어 버스, 및 다중 포트를 구비하는 글로발 벌크 메모리를 더 포함하며, 상기 글로발 벌크 메모리에 있는 다중 포트 중 한 포트는 상기 제 2 제어 버스에 의해 상기 시스템 제어 처리기에 연결되고, 상기 글로발 벌크 메모리에 있는 다중 포트 중 2개의 포트는 상기 데이타 네트워크에 있는 상기 포트들 중의 2개의 포트에 연결되며, 상기 다수의 신호 처리 클러스터 각각에 있는 상기 다수의 기능 처리 소자 각각은 상기 제 2 제어 버스에 의해 상기 시스템 제어 처리기에 연결되고, 상기 글로발 벌크 메모리에 있는 포트들 중의 한 포트에 연결되는 것을 특징으로 하는 신호 처리기 구조.
제 2 항에 있어서, 각각의 신호 처리 클러스터가 상기 데이타 네트워크에 있는 한 포트와 상기 제 2 제어 버스에 연결되고 입력/출력 인터페이스를 갖는 최소한 한개의 제 1 입력/출력 소자를 더 포함하는 것을 특징으로 하는 신호 처리기 구조.
제 3 항에 있어서, 상기 시스템 제어 처리기가 상기 제 1 제어 버스에 대한 액세스를 메시지 단위로 조정하고, 상기 데이타 네트워크 상에 있는 포트 간의 전송을 위해 상기 데이타 네트워크에 대한 액세스를 메시지 단위로 조정하여 상기 신호 처리 클러스터 간을 느슨하게 결합시키며, 상기 시스템 제어 처리기가 상기 제 2 제어 버스에 대한 액세스를 워드 단위로 조정하고, 각각의 글로발 벌크 메모리 사이클로 포트를 액세스할 수 있도록 상기 글로발 벌크 메모리에 대한 액세스를 조정하여 상기 각각의 신호 처리 클러스터 내에서 밀접한 결합이 이루어지는 것을 특징으로 하는 신호 처리기 구조.
제 4 항에 있어서, 상기 글로발 벌크 메모리가 입력이 상기 각각의 포트에 연결되는 워드를 패킹(packing)하기 위한 수단, 워드 길이의 다수의 열을 갖는 메모리 배열에 연결되고 동일하게 워드 길이의 다수의 열을 갖으며 상기 워드를 패킹하기 위한 수단 각각의 출력에 연결되는 글로발 메모리 버스, 입력이 상기 글로발메모리 버스에 연결되고 출력이 상기 각각의 포트에 연결되는 워드를 언패킹(unpacking)하기 위한 수단, 및 코너 선회 주소 지정으로 워드 길이의 다수의 열 각각이 독립적으로 주소 지정되는 메모리 배열의 주소를 지정하기 위한 수단을 더 포함하고, 메모리 배열 및 글로발 메모리 버스에 대한 포트 액세스가 각각의 메모리 배열 사이클 타임마다 조정되는 것을 특징으로 하는 신호 처리기 구조.
제 5 항에 있어서, 상기 데이타 네트워크가 각각이 우선 순위 레벨을 갖고 상기 전 크로스바를 통해 한 포트를 동시에 액세스하려고 시도하는 포트들 간에 우선 순위를 결정하기 위한 수단, 다른 포트와 현재 통신하고 있는 포트를 액세스하려고 시도하는 포트들에게 분주(busy) 신호들을 전송하기 위한 수단, 현재 분주한 포트로 라우트를 개설하려고 처음으로 시도하는 포트를 상기 현재 분주한 포트가 분주하지 않을 때까지 대기 상태에 두고, 고 우선 순위 레벨을 가진 소정의 두번째 포트가 상기 이전의 분주 포트에 대한 액세스를 수용하기 전에 상기 대기 상태의 첫번째 포트가 상기 이전의 분주 포트에 대한 액세스를 수용하도록 하기 위한 수단, 다수의 메시지 우선 순위 레벨을 제공하기 위한 수단, 및 상기 데이타 네트워크 상에 있는 소정의 포트로 향하는 또는 포트로부터 나오는 저 우선 순위의 메시지를 일시 중지시켜서 고 우선 순위의 메시지가 상기 데이타 네트워크 상에 있는 동일 포트로 또는 포트로부터 전송될 수 있게 하기 위한 수단을 더 포함하는 것을 특징으로 하는 신호 처리기 구조.
제 6 항에 있어서, 상기 글로발 벌크 메모리가 다중 관문들을 구비하고 상기 각각의 다중 관문들 간에 전 크로스바로 상호 연결되어 있는 서브데이타 플로우 네트워크를 더 포함하고, 상기 글로발 벌크 메모리상에 있는 상기 각각의 다중 포트들이 상기 서브데이타 플로우 네트워크 상에 있는 상기 다중 관문들 중의 한 관문에 연결되어, 상기 소정의 기능 처리 소자들 간 및 소정의 기능 처리 소자와 상기 글로발 벌크 메모리 상에 있는 상기 포트에 연결된 상기 데이타 네트워크 포트 간에 상기 서브데이타 플로우 네트워크를 통해 데이타가 전송될 수 있도록 하는 것을 특징으로 하는 신호 처리기 구조.
제 7 항에 있어서, 상기 데이타 플로우 네트워크와 함께 상기 서브데이타 플로우 네트워크가 데이타가 상기 한 신호 처리 클러스터 내에 있는 상기 소정의 기능 처리 소자와 상기 다른 신호 처리 클러스터 내에 있는 상기 소정의 기능 처리 소자 및 상기 글로발 벌크 메모리 간에 상기 서브데이타 플로우 네트워크 및 상기 데이타 네트워크를 통해 전송될 수 있도록 하는 수단, 및 데이타가 상기 소정의 기능 처리 소자와 상기 제 1 입력/출력 소자 간에 상기 서브데이타 플로우 네트워크 및 상기 데이타 네트워크를 통해 전송될 수 있도록 하는 수단을 제공하는 것을 특징으로 하는 신호 처리기 구조.
제 8 항에 있어서, 상기 데이타 네트워크, 및 상기 각각의 클러스터 내에 있는 상기 각각의 시스템 제어 처리기에 연결되어 있는 제 1 검사 및 유지보수 버스, 및 다수의 제 2 검사 및 유지보수 버스를 더 포함하고, 상기 제 2 검사 및 유지보수 버스 중 하나는 상기 각각의 신호처리 클러스터 내에서 상기 시스템 제어처리기, 상기 글로발 벌크 메모리, 상기 각각의 기능 처리 소자, 및 상기 입력/출력 소자에 연결되는 것을 특징으로 하는 신호 처리기 구조.
제 9 항에 있어서, 상기 제 1 제어 버스 및 상기 제 1 검사 및 유지보수 버스에 연결되는 최소한 1개의 제 2 입력/출력 소자를 더 포함하는 것을 특징으로 하는 신호 처리기 구조.