JPS60186151A - プロセツサ間デ−タ通信方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ伝送路を介して複数のプロセッサ間の
データの授受を行うプロセッサ間データ通信方法に関す
るものである。

従来例の構成とその問題点 複数のプロセッサがシステムバスを介してデータの授受
を行うマルチプロセッサシステム等においては、各プロ
セッサ内において内部バスと共通のシステムバスとの間
にバッフ７メモリを備えた通信制御装置を設け、この通
信制御装置を介して他のプロセッサとの間でデータ通信
を行う通信方法が知られている。

この種従来方法では、上り用と下り用に分離されていな
い２線式伝送路や内部バスを使用する場合には、送信と
受信の一方しか行えない点を考慮して、同一のバック７
メモリを送信用と受信用に共用する構成を取っている。

しかしながら、通信制御装置が中央処理装置（ＣＰＵ）
側から内部バスを介して送信用データを受取りつつ転送
元プロセッサからシステムバスを介してデータを受信す
ることが可能である点を考慮すれば、バック７メモリを
送受共用とする構成はデータ通信の高速化を妨げる結果
となっている。

またこのような送受共用のバッファメモリを２バンクの
構成とすることにより、受信又は送信動作においてＣＰ
Ｕ側とのデータ転送とシステムバス側とのデータ転送を
同時に行えるようにし、これによってそれぞれ受信と送
信の高速化を図ろうとする構成も知られている。しかし
ながらこの種従来方法は、多量のデータを転送する場合
に書込み中のバンクが満杯になると書込み用のバンクを
切替えて満杯になったバンクの読出しをＣＰＵや転送先
プロセッサに要求する構成としているので、バンクが満
杯になる時点と読出しの要求を受けた側が読出し可能と
なる時点とのずれにより、実質的なデータ転送時間が長
引き易いという問題がある。

発明の目的 本発明は上記従来の問題点を考慮したものであり、プロ
セッサ間データ転送の高速化を図ることを目的としてい
る。

発明の構成 上記目的を達成するため本発明は、送信用と受信用のバ
ッファメモリを個別に備え、少なくとも一方のバッフ７
メモリを２バンクで構成し、一方のバンクに転送元から
所定量のデータを受信するたびにバンクが満杯になるの
を待たずに転送先プロセッサに読出しを要求し、読出し
が行われる場合にはバンクを切替えてこれに転送もとか
らのデータを書込み、読出しが行われない場合にはこの
バンクが満杯になるまで転送元からのデータを書込むよ
うにしたものである。

実施例の説明 以下、本発明の更に詳細を実施例によって説明する。

第１図は本発明の一実施例を適用するマルチプロセッサ
・システムの構成ブロック図である。このマルチプロセ
ッサ・システムは、複数のプロセッサ（５）、　（Ｂ）
・・・・（社）がシステムバス（ＳＢ）を介して接続さ
れており、各′プロセッサはプロセッサ（八で例示する
ようにＣＰＵ１　、主メモリ２２通信制御装置３．内部
バス４及び内部バス制御回路５を備えている。通信制御
装置３は送信部６．受信部７並びにバス切替え装置８及
び９から構成されている。

送信部６ば、第２図に示すようにデュアルポートのバッ
ファメモリー０．制御装置１１．アドレスカラ／り（Ａ
Ｃ）１２．セグメント／アドレスカウンタ（ＳＡＣ）１
３．アドレスレジスタ（ＡＲ）１４．セグメントレジス
タ（ＳＲ）１５を備え、これら各装置は内部バス側のデ
ルタバス（ＤＢ）、アドレスバス（ＡＢ）　及Ｕ　ｆｆ
ｊｌＪ　御ハス（ＣＢ）やシステムバス（Ｓ　Ｂ　）　
側のシステム警デタ ）気ス（ＳＤＲ）、システム・アドレスバス（ＳＡＢ　
）及びシステム・制御バス（ＳＣＢ）に接続されている
。バックアメモリ−０ば、所定バイト数（例えば２５６
バイト）の記憶容量を有する８個のセグメントに分割さ
れている。

ＣＰＵ１は、他のプロセッサに対するデータ転送が必要
になると、この転送データを格納している主メモリ２上
の先頭アドレスをデータバス（ＤＢ）を介してアドレス
カウンター２に格納し、転送データの上記セグメント数
を同じくデータバス（ＤＢ）を介してセグメントレジス
ター５に格納し、同じくデータバス（ＤＢ）を介して転
送先プロセッサのデバイスアドレスをアドレスレジスタ
１４に格納した後、制御バス（ＣＢ）を介して制御装置
１１にリード指令を発する。

このリード指令を受けた制御装置１１は、アドレスカウ
ンタ１２に格納されている主メモリの先頭アドレスをア
ドレスバス（ＡＢ）上に出力すると共にセグメント／ア
ドレスカウンタ１３の内容を最初のセグメントの先頭ア
ドレスに初期化した後、制御バス（ＣＢ）を介して主メ
モリ２にライト指令を発すると共にバッファメモリ１０
にはリード指令を発する。この結果、主メモリ２の先頭
アドレスから１バイトの送信データがバックアメモリ１
０に書込まれる。制御装置１１は制御バス（ＣＢ）上の
制御信号によってこれを検出すると、アドレスカラ／り
１２と１３のアドレスを１ずつ歩進して送信データを１
バイトずつバックアメモリへ書込む動作を繰り返す。制
御装置１１は、書込んだ送信データ量がセグメントレジ
スタ１５にセットされた値に等しくなると書込み動作を
終了し、この終了をＣＰＵ１に通知し、内部バスの使用
権を放棄する。

引き続き、制御装置１１はアドレスレジスタ１４内の転
送先プロセッサのデバイスアドレスをシステム・アドレ
スバス（ＳＡＢ）上に出力すると共に、リード指令をシ
ステム・制御バス（ＳＣＢ　）上に出力する。このリー
ド指令を受けた転送先プロセッサは、受信準備の完了を
待ってシステム制御バス（ＳＣＢ）上のビジー信号をオ
フにする。

このオフを検出した制御装置１１は、バッフ７メモリ１
０にライト指令を発し、アドレスカウンタ１３を歩進さ
せつつ１セグメント分のデータを送出する。この後、制
御装置１１は、転送先プロセッサからの正常受信の通知
をＡＣＫ信号としてシステム制御バス（ＳＣＢ）を介し
て受信し、かつ転送先プロセッサが次の１セグメント分
のデータを受信可能である旨をビジー信号のオフによっ
て検出すると、次の１セグメント分のデータを送出する
。一方、制御装置１１は転送先プロセッサから受信デー
タに誤りがあった旨の再送要求をｎｐ。

ＣＫ倍信号して受信すると、１セグ−メにト分のデータ
を再送する。

このようＫしてセグメントレジスタ１６にセットされた
セグメント数に等しい量のデータを転送先プロセッサに
送出し、この送出が終了するとその旨を制御バス（ＣＢ
）でＣＰＵ１に通知する。

受信部７は、第３図に示すように２バンク構成のデュア
ルポートのバッファメモリ２０Ａ、２０Ｂ、制御装置２
１．アドレスカウンタ（ＡＣ）２２、セグメント／アド
レスカウンタ（ＳＡＣ）２３Ａ　、２３Ｂ及びセグメン
トレジスタ（ＳＲ）２５を備え、これら各装置は内部バ
ス側のデータバス（ＤＢ）、アドレスバス（ＡＢ）及び
制御バス（ＣＢ）やシステムバス（Ｓ　Ｅ　）　側のシ
ステム・データバス（ＳＤＢ）、システム争アドレスバ
ス（ＳＡＢ　）及びシステム・制御バス（ＳＣＢ）に接
続されている。

バッフ７メモ１Ｊ２０Ａ、２０Ｂは、前述したバッファ
メモリ１ｏのセグメントのバイト数と等しいバイト数の
８個のセグメントに分割されている。

制御装置１１は、システムｅデータバス（ＳＤＢ）から
バッフ７メモリ２ＯＡ、２０Ｂへのデータの転送を制御
するリードプロセッサと、これらバッフ７メモリから主
メモリ２へのデータの転送を制御するライトプロセッサ
を備えている。

次に、第４図のフローチャートを使用してリードプロセ
ッサの動作を説明する。リードプロセッサは動作を開始
すると、まずステップ３ｏにおいて初期設定を行う。則
ち、システム・データバス（ＳＤＢ　）からの受信デー
タを書込むためのリードバンクとしてバンクＡを選択し
、セグメント／アドレスカウンタ２３Ａのセグメント値
とアドレス値を先頭のセグメント（セグメント０）とこ
のセグメント内の先頭のアドレス（アドレス０）に初期
設定する。次にステップ３１において、システム制御バ
ス（ＳＣＢ）上にリード指令が発せられているか、また
システム・アドレスバス（ＳＡＢ）上に自己のデバイス
アドレスが出力されているか否かを検査する。リード指
令が発せられておればステップ３２に進み、リードバン
クにリード指令を発する。次にステップ３３に進み〜゛
１１セグメント分信が終了したか否かを判定する。終了
していなければ、ステップ３４でセグメント／アドレス
カウンタ２３Ａのアドレスを歩進せしめてステップ３２
にＫる。

このようにして１セグメント分のデータを受信し終ると
、ステップ３５においてセグメンｌ−／アドレスカウン
タ２３Ａのアドレス値をＯにすると共に、システム制御
バス（ＳＣＢ）上のビジー信号をオンにする。リードプ
ロセッサは次のステップ３６において、１セグメント分
の受信データについて誤り検査を行う。誤りがあればス
テップ３７に進み、ビジー信号をオフにした後送出元プ
ロセッサに１セグメント分のデータの再送を要求する。

リードプロセッサは、ステップ３６において１セグメン
ト分の受信データに誤りがないと判定した場合にはステ
ップ３８に移行し、システム制御バス（ＳＣＢ）上に誤
りがない旨と通知するＡＣＫ信号を出力した後、ＣＰＵ
１に割込みをかけて１セグメント分のデータの受信終了
を通知する。

この通知を受けたＣＰＵ１が制御装置１１にうイト１畠
を発すると、ステップ３９でこれを検出１〜ｆｒ　ｌ）
−ドブロセッサは、次のステップ４０においてリードバ
ンクをバンクＡがらバンクＢに変更し、新／こにリード
バンクとなったバンクＢのセグメント／アドレスカウン
タ２３Ｂのセグメント値とこのセグメント内のアドレス
値をＯに初期設定する。次にステップ４１に進み、制御
装置１１内のライトプロセッサを起動すると共に、７ス
テム制御バス（ＳＣＢ）上のビジー信号をオフにし７、
次の１セグメント分のデータの受信準備の完了を送出元
プロセッサに通知する。この後、送出元プロヒ、ザから
受信したデータはバンクＥＫ書込せれる。

ステップ４１で起動されたライトプロセッサは、ＣＰＵ
１がライト指令を発した際にアドレスバス（ＡＢ）を介
してアドレスカウンタ２２に書込ンだ主メモリの先頭ア
ドレスにバンク２ＯＡ内の受信データの最初の１バイト
を書込み、以後アドレスカウンタ２２とセグメント／ア
ドレスカウンタ２３Ａのアドレス値を１ずつ歩進させな
か＆１セグメント分の受信データを主メモリ２に書込む
。

この書込み動作を終了すると、ライトプロセッサはその
旨をＣＰＵ１に通知してから動作を停止する。ライトプ
ロセッサの動作中に、リードプロセッサがステップ３１
において送出元プロセッサからのリード指令を検出する
と、ライトプロセッサの動作と並行してバンクＢに上述
したと同一の方法で受信データの書込みを行う。このよ
うに、バンクＡから受信データを主メモリ２に書込む動
作ト、システム・−Ｆ’　−タハス（ＳＤＥ）からバン
クＢに受信データを書込む動作が並行して行われる。

リードプロセッサは、ステップ３９においてＣＰＵ１か
らライト指令かないことを判定すると、ステップ４２に
進み、１セグメント分の受信データを書込んだばかりの
バンク（バンクＡ）のセグメント／アドレスカウンタ２
３Ａのセグメント値が最終セグメントに該当するか否か
（即ち、バンクＡＫｔだデータを書込む領域があるか否
が）を判定する。最終セグメントでなければ、リードプ
・口Ｊセッサは次のステップ４３においてＣＰＵへの割
込み信号をオフにし、セグメント／アドレスカウンタ２
３Ａのセグメント値を１だけ歩進させ、システム制御バ
ス（ＳＣＢ）上のビジー信号をオフにしてステップ３１
に戻る。

一方、ステップ４２において最終セグメントであること
（バンクＡに空き領域がないこと）を判定すると、リー
ドプロセッサはステップ４４に進み、他方のバンクが空
き状態にあるか否かを判定する。他方のバンクが空き状
態にあれは、ステップ４５においてリードバンクの変更
、セグメント値とアドレス値の初期化を行った後ステッ
プ３１に戻る。他方のバンクが空き状態になければ、ス
テップ３９に戻り、ＣＰＵがらライト指令を受ける寸で
、ステップ３９．４２及び４３を繰返す。

以上要約するに上記実施例は、複数のプロセッサがデー
タ伝送路を介してデータの授受を行うプロセッサ間通信
方式において、各プロセッサ内に、内部バス及び前記デ
ータ伝送路に接続されかつバッファメモリ及び制御回路
を有することにより自プロセッサ内のＣＰ　’Ｕ側及び
相手カプロセッサを転送先又は転送元としてこれらとの
間でデータの授受を実行する送信部並びに受信部を設け
、この送信部及び受信部のバッファメモリのうち少なく
とも一方を２バンクで構成し、この２バンクのバッファ
メモリを備えた受信部及び／又は送信部は、転送元がい
ずれかのバンクに所定量のデータを書込むたびに前記バ
ンクが満杯になるのを待たずに前記バンクに書込まれた
データの読出しを転送先に要求し、この読出しの要求に
応じて転送先が前記データの書込まれたバンクからデー
タの読出しを行う場合には、前記受信部及び／又は送信
部は転送元から他方のバンクにデータを書込める状態と
し、転送先が前記読出しの要求に応じて前記データの書
込まれたバンクからデータの読出しを行わない場合にお
いて前記データの書込まれたバンクに空き領域が存在す
るときには、前記受信部及び／又は送信部は前記空き領
域に転送元からデータを前記所定量書込める状態とし、
転送先が前記読出しの要求に応じて前記データの書込ま
れたバンクから読出しを行わない場合において前記デ−
タのμ↑込」れたバンクにも他方のバンクにも空き領域
が存在しないときは、前記受信部及び／又は送信部は受
信亭備が完了していないことを転送元に通知するもので
ある。

なお−］二述の実廁例では、バンクＡ、Ｂから主メモリ
２′＼のｆ−夕転送をライトプロセッサで行う例を示し
７／・二が、これをハードウェアて行・）構成としたり
、あるいはＣＰＵ１の制御のもとて行う構成としても良
い。

徒だ、主メモリ２とバッファメモリ間でＤＭＡ転送を行
う構成を例示したが、このデータ転送をＣＰ　Ｕ　１経
山で行う構成とすることもできる。１／こ、バッファメ
モリをデュアルポートメモリで構成する例を示し／こが
、単一ポートのバッファメモリとバス切替え回路を使用
する構成であ一ンても良い。

更に、受信部のバッフ７メモリだけを２バンクとする構
成を例示したが、送情部のバッファメモリも２バンクの
構成とし、ＣＰＵ１から１セグメント分の送信データを
一方のバンクに書込んだ時点で転送先プロセッサにリー
ド指令を発１２、転１４先プロセノザが受信可能であれ
ｉ’−Ｉｊ　’Ｔｈ！ｊ込ツノ、バンクを他方に変更し
２、上記一方のバンクから転送先プロセッサへのデータ
転送と並行してＣＰＵＩから上記他方のバンクへの送信
データの書込みを・行い、転送先グロセ、すか受信可能
状態になけＩｉ、、　＋＝−Ｊ１、バンクの変更を行う
ことなくこのバンクか／１′！１６杯に成る址でデータ
を書込み続ける構成とすることもできる。

発明の効果 以上詳細に説明したように、本発明は、送イ８り用と受
信用のバッフ７メモリを個別に備える＋１１４成である
から、ＣＰＵからの送信データを送信部のバッフアノモ
リに櫂込む動作と、他のプロセッサからの受信データを
受信部のバンクＡ、Ｂ［Ｊ込む動作を並行し７て行うこ
とができる。

また本発明は、少なくとも一方のバッファメモリを２バ
ンクで構成し、一方のバンクに転送ノーＱから所定量の
データを受信するたびにバンクが／ｌ！７ｊ杯になるの
を待たずに転送先に読出しを徒求するように構成され−
Ｃいるので、実質的なデータ転送時間を短縮でさる。即
ち、従来例のもとでは、・２ンクが満杯になる直前まで
転送先が・くノファメモリからのデータの読出しができ
る状態にあったのにバンクが満杯になった途端他の割り
込みが発生して読出しができない状態になることもしば
しば起りイ！するから、このような場合には転送先がデ
ータを受取る寸でに長時間を要することになるからであ
る。〕

【図面の簡単な説明】 第１図は本発明の一実施例を適用する一マルチプロセッ
サ・／ステムの構成を示すプ０．７り図、第２図と第３
図はそれぞれ第１図の通信制御装置准６内の送１８部と
受信部の構成を示すブロック図、第４図は第３図の受信
部の動作を説明するためのフローチャートである。 Ａ、Ｂ、Ｎ・・・・・ブロセ２ツサ、ＳＢ・・・・シス
テムバス、１・・・・ＣＰＵ、、２・・・・・・主メモ
リ、ｊ・・・・・・通信制（財）装置、４・・・・・・
内部バス、５−・・・・内部ノくス制御回路、６・・・
・・送信部、７・・・・・・受信部、８゛、９・・・・
・・バス切替え装置、１０．２０Ａ、２０Ｂ・・・バッ
フ７メモリ、１１．２１・・・・・制御装置、１２゜２
２・・−・・・アドレスカウンタ、１３　、２３Ａ　、
２３Ｂ・・・・・・セグメント／アドレスカウンタ、１
４・・・・・アト−レスレジスタ、１５．２５・・・・
・セグメントレジスタ、ＤＢ・・・・・データバス、Ａ
Ｂ・・・・アドレスバス、ＣＢ・・・・制御バス、ＳＤ
Ｂ・・・・／ステム伊データバス、ＳＡＢ　・・システ
ム曽アドレスバス、ＳＣＢ・・・・・システム制御バス
。

Claims (1)

【特許請求の範囲】
1. 送信用と受信用のバック７メモリを個別に備え、少なく
   とも一方のバッフ７メモリを２バンクで構成し、一方の
   バンクに転送元から所定量のデータを受信するたびにバ
   ンクが満杯になるのを待たずに転送先ブロモ、すに読出
   しを要求し、読出しが行われる場合にはバンクを切替え
   てこれに転送もとからのデータを書込み、読出しが行わ
   れない場合にはこのバンクが満杯になるまで転送元から
   のデータを書込むようにしたプロセッサ　間データ通信
   方法。