JPH07281976A

JPH07281976A - パケットｆｉｆｏを管理する方法

Info

Publication number: JPH07281976A
Application number: JP7033547A
Authority: JP
Inventors: Kevin J Gildea; ケヴィン・ジョン・ギルディア; Peter H Hochschild; ペーター・ハイナー・ホーホシルト; Yun-Pong Huang; ユン＝ポン・ファン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-04-05
Filing date: 1995-02-22
Publication date: 1995-10-27
Also published as: EP0676700A1; US5448558A

Abstract

(57)【要約】【目的】プロセッサが高性能交換機との通信を待つ必
要がなく、したがってアダプタが主にデータ転送タスク
を実行する間にメイン・プロセッサが他のタスクを実行
できる、アダプタを提供することである。【構成】メイン・プロセッサおよびそのメモリとパケ
ット交換機との間でデータを転送する装置は、メイン・
プロセッサとそのメモリに結合された第１のバスと、第
２のバスと第１のポートと、第２のポートとを有する両
方向先入れ先出し（ＦＩＦＯ）バッファと、通信プロセ
ッサと、メモリと、データを転送する第１の直接メモリ
・アクセス（ＤＭＡ）エンジンと、データを転送する第
２の直接メモリ・アクセス（ＤＭＡ）エンジンと、パケ
ット交換インターフェースとを含み、通信プロトコルに
従ってメイン・プロセッサのメモリと交換機の間でパケ
ットが通信され、第１と第２のＤＭＡエンジンは、互い
のパケットのデータを独立して転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、高性能パケッ
ト交換機とメイン・プロセッサとの間の通信リンクを提
供する装置、メイン・プロセッサ内で先入れ先出しバッ
ファを管理する改善された方法、その装置のエラー検出
回路、およびその装置用の改善されたクロック障害検出
回路に関する。

【０００２】

【従来の技術】並列処理システムでは、システムの性能
は、プロセッサ性能と通信性能によって決まる。通信性
能は、最も重要なものであり、２つの構成要素、待ち時
間と帯域幅に分けられる。効率的な通信サブシステムを
作成するためには、この２つの構成要素を最適化しなけ
ればならない。

【０００３】従来のシステムでは、メイン・プロセッサ
（たとえば、ＲＩＳＣシステム／６０００プロセッサな
ど）と高性能交換（ＨＰＳ）機構との間に、アダプタな
どの装置が使われていた。しかし、このアダプタは、メ
イン・プロセッサが、比較的低速のバスを通るすべての
データの移動に関わることを必要とする。このため、デ
ータ転送が行われている間は、メイン・プロセッサは他
のタスクを実行できなかった。この問題のため、メイン
・プロセッサを最適化することができない。

【０００４】前の課題を解決するためにアダプタに補助
処理機構を使用する従来のシステムの関連する問題は、
メイン・プロセッサと補助処理機構の間の比較的低速の
バスを通って不必要なトラフィックが伝えられ、そのた
め、そのバス上で使用できるすべてのサイクルが、必ず
しもアプリケーション・データを移動するために使用で
きないことであった。このため、システムの通信効率が
低下していた。

【０００５】さらに、従来のシステムは、メイン・プロ
セッサをスローダウンし貴重な帯域幅を使用する、この
比較的「低速」なバスを通じての（たとえば、メイン・
プロセッサから補助処理機構へ、またはその逆に）ポー
リングを（通信タスクのために）使用していたため、シ
ステム全体の効率が低下し、バス上でアプリケーション
・データとの競合が生じ、メッセージ待ち時間が増大
し、メッセージ帯域幅が減少していた。このため、通信
効率が低下していた。

【０００６】さらに、従来のアダプタは、スレーブ・モ
ードでのみ動作可能であった。つまり、データ転送が開
始できなかった。これは、メイン・プロセッサがマスタ
（たとえば、起動側）であり、したがって前述のように
データ転送プロセス全体を通じて関与しなければならな
いので問題である。

【０００７】もう１つの問題は、データの経路指定（お
よびその保全性）の検査である。メッセージ引渡しプロ
トコルを使用する並列システムでは、情報のパケットは
システム内のプロセッサ間で渡される。これらのデータ
・パケットは通常、パケットをソース・プロセッサから
ネットワーク機構を通じて宛先プロセッサに導く経路指
定情報を含むヘッダを有する。いくつかのシステムで
は、経路指定情報がネットワーク機構によって消費され
（たとえば、データ・ビットが、データ経路に沿って進
んでいくにつれて「欠落」する）、そのため、メッセー
ジ・パケットが宛先に到達したときには経路指定情報が
もはや存在しなくなる。経路データが破壊された場合、
ネットワークはエラーを検出しないかもしれず、パケッ
トが間違った宛先プロセッサに経路指定され、その結
果、データ保全性エラーを生じることがある。

【０００８】もう１つの問題は、アダプタ・クロックが
故障した場合に、従来のアダプタはメイン・プロセッサ
を無制限にハングアップすることであった。

【０００９】さらに、従来のアダプタは、非効率なこと
がわかっても変えることが難しい固定した手段を使って
通信タスクを実行する。

【００１０】

【発明が解決しようとする課題】本発明の目的は、プロ
セッサが高性能交換機との通信を待つ必要がなく、した
がってアダプタが主にデータ転送タスクを実行する間に
メイン・プロセッサが他のタスクを実行できる、アダプ
タを提供することである。

【００１１】もう１つの目的は、メイン・プロセッサと
高性能交換機との間に、データ転送動作においてスレー
ブとしてもマスタとしても機能できるアダプタを提供す
ることである。

【００１２】もう１つの目的は、比較的低速なバスを通
じたポーリングが行われないように、メイン・プロセッ
サからアダプタへのコマンドと、アダプタからメイン・
プロセッサへの応答とを待ち行列に入れる方法を提供す
ることである。

【００１３】もう１つの目的は、転送データの保全性を
保証する方法および構造を提供することである。

【００１４】もう１つの目的は、メイン・プロセッサと
アダプタとの対話を制御する際の適応性を高める方法お
よび構造を提供することである。

【００１５】もう１つの目的は、経路指定データがない
場合でも、間違った経路で送られたパケットを確実に検
出できる方法および構造を提供することである。

【００１６】もう１つの目的は、クロックが故障した場
合のメイン・プロセッサのハングアップを防ぐクロック
故障検出回路を提供することである。

【００１７】

【課題を解決するための手段】本発明の第１の態様にお
いては、メイン・プロセッサおよびそのメモリとパケッ
ト交換機の間でデータを転送するためのアダプタが提供
される。このアダプタは、メイン・プロセッサおよびそ
のメモリに結合された第１のバスと、第１のバスと第２
のバスの間に結合され、第１のバスに接続された第１の
ポートと第２のバスに接続された第２のポートとを有す
る両方向先入れ先出し（ＦＩＦＯ）バッファと、第２の
バスに結合された通信プロセッサと、第２のバスに動作
可能に結合されたメモリと、メイン・プロセッサとＦＩ
ＦＯバッファの間でデータを転送するために第１のバス
とＦＩＦＯバッファの間に結合された第１の直接メモリ
・アクセス（ＤＭＡ）エンジンと、ＦＩＦＯバッファと
第２のバスの間でデータを転送するためにＦＩＦＯバッ
ファと第２のバスの間に結合された第２の直接メモリ・
アクセス（ＤＭＡ）エンジンと、第２のバスを交換機に
インターフェースするために第２のバスと交換機の間に
動作可能に結合されたパケット交換インターフェースと
を含み、通信プロトコルにしたがってメイン・プロセッ
サのメモリと交換機の間でパケットが通信され、第１と
第２のＤＭＡエンジンは、互いに独立にパケットのデー
タを転送する。

【００１８】本発明の第２の態様は、メイン・プロセッ
サが、第１のバスおよびそれに接続されたメイン・メモ
リを有し、アダプタが、通信補助プロセッサと、第２の
バスと、それに接続されたローカル・メモリと、メイン
・メモリとローカル・メモリとの間のＤＭＡ転送を実施
する直接メモリ・アクセス（ＤＭＡ）手段とを含む、ア
ダプタによって配布機構に結合されたメイン・プロセッ
サの先入れ先出し（ＦＩＦＯ）バッファのデータ管理方
法であって、各パケットＦＩＦＯが先頭ポインタおよび
それと関連する末尾ポインタを有し、メイン・メモリの
任意のパケットＦＩＦＯとローカル・メモリのパケット
ＦＩＦＯが送信ＦＩＦＯであり、メイン・メモリの他の
パケットＦＩＦＯまたはローカル・メモリのパケットＦ
ＩＦＯが受信ＦＩＦＯである、メイン・メモリとローカ
ル・メモリの両方に記憶された１組のパケットＦＩＦＯ
を提供する段階と、送信ＦＩＦＯから受信ＦＩＦＯへの
パケット・データのＤＭＡ転送を実行する段階とを含
み、ＤＭＡ転送が、先頭ポインタおよび末尾ポインタ情
報に関する第１と第２のバスを通るポーリングなしで、
パケット・データのＤＭＡ転送をいつ開始し終了するか
を決定するために受信ＦＩＦＯにおいて使用される先頭
ポインタおよび末尾ポインタの情報を含む方法を提供す
る。

【００１９】本発明の第３の態様は、メイン・プロセッ
サと交換機の間に結合されたアダプタと一緒に使用する
クロック障害検出回路を含み、このクロック障害検出回
路は、前記アダプタに結合された出力を有し、所定の形
状（たとえば、矩形波）を有する波を生成する、アダプ
タの外部のクロック・ソースと、アダプタ内にあるカウ
ンタ機構と、リセット装置と、リセット伝送装置とを含
み、カウンタ機構は、クロック・ソースの出力に接続さ
れた、波が所定レベル（たとえば、「高」）を有するか
どうかをセンスするための第１の入力と、所定の形状を
有し外部ソースとは独立なローカルに生成された波と、
クロック・ソースの出力に接続された、波が第２の所定
レベル（たとえば、「低」）かどうかをセンスするため
の第２の入力と、外部ソースと独立な所定の形状（たと
えば、矩形波）を有するローカルに生成された波によっ
てクロックされ、開始値から終了値までのカウントを開
始するために第１と第２の入力に接続されたカウンタ
と、カウンタが終了値までカウントしたのに応答する出
力とを含み、未着クロック信号の遷移によってカウント
機構が終了値に達することができるように、カウンタの
周波数が、所定の形状を有する波の周波数よりも大きく
なっており、リセット装置が、アダプタをリセットする
ために、カウント機構の前記出力に動作可能に結合さ
れ、リセット伝送装置が、クロック信号の遷移が失なわ
れた場合に、メイン・プロセッサがハング状態のままに
ならないように、アダプタのリセット状態をメイン・プ
ロセッサに伝送するために、リセット装置とメイン・プ
ロセッサの間に動作可能に結合されている。

【００２０】本発明の第４の態様において、本発明は改
良されたエラー検出回路を提供し、このエラー検出回路
は、パリティ・データを含むメッセージ・データを送信
するためのメイン・プロセッサと、メッセージ・データ
を受信するためのメッセージ受信装置と、メイン・プロ
セッサとメッセージ受信装置の間に結合され、メイン・
プロセッサからメッセージ・データを受け取り、アダプ
タにメッセージ・データを送信するためのアダプタと、
アダプタ内にあって、アダプタからメッセージ受信装置
に送信されるメッセージ・データの終りに送信される、
メッセージ受信装置が受け取ったメッセージ・データ内
のエラーを検出するための巡回冗長検査（ＣＲＣ）コー
ドを生成するＣＲＣ発生器と、ＣＲＣ発生器に結合さ
れ、メイン・プロセッサからアダプタに伝送されるパリ
ティ・データを検出するためのパリティ検出器とを含
み、このパリティ検出器が、パリティ・エラーを検出し
たときにアダプタから受信装置に送信されるメッセージ
・データの終りにＣＲＣコードがエラーを含むように、
パリティ・エラーが検出されたとき、ＣＲＣ発生器にＣ
ＲＣコード内にエラーを生成させる手段を含む。

【００２１】

【実施例】次に図面、特に図１と図２を参照すると、本
発明によるアダプタ１が示されている。アダプタ１は、
メイン・プロセッサ・ノード２（たとえば、本発明の出
願人によって製造されたコード名ＲＩＳＣシステム／６
０００（インターナショナル・ビジネス・マシーンズ・
コーポレイションの登録商標）が好ましい）と高性能交
換機（ＨＰＳ）３（たとえば、本発明の出願人がその特
許権を有するパケット交換機）との間で通信を実行する
ための通信装置である。アダプタは、マイクロチャネル
・バスのノードとインターフェースすることができる。

【００２２】図２に、アダプタ２０とその構成をより詳
細に示す。このアダプタ・カードは、メイン・プロセッ
サがＨＰＳを介して通信できるようにし、このアダプタ
による通信は、アダプタまたはプロセッサ・ノードによ
って開始される。このカードは、メイン・プロセッサの
マイクロチャネルをアダプタにインターフェースするマ
イクロチャネル・インターフェース２１を含む。メイン
・プロセッサは、先入れ先出し（ＦＩＦＯ）バッファ２
ｂを含むメイン・メモリ記憶装置２ａを有する。

【００２３】アダプタは、ストリーミング・マスタある
いは非ストリーミング・スレーブとして機能できる。具
体的には、アダプタは、ピーク帯域幅８０ＭＢ／ｓのマ
イクロチャネル・ストリーミング・マスタである。１０
ＭＨｚの転送クロックを使って８バイトまたは４バイト
のストリーミングを支援する。アダプタはまた、非スト
リーミング・マイクロチャネルのスレーブとしても機能
できる。クロック速度は、ＨＰＳと同期する４０ＭＨｚ
が好ましい。

【００２４】マイクロチャネル・インターフェース２１
の他に、カードはマイクロプロセッサ２２を含む（たと
えば、６４ビットのデータ・バスなどを有することが好
ましい）。このマイクロプロセッサは、通信補助プロセ
ッサとして使用される。

【００２５】また、マイクロプロセッサ２２には、十分
な大きさ（たとえば、８メガバイト）のエラー訂正済ダ
イナミック・ランダム・アクセス・メモリ２３（ＤＲＡ
Ｍ）が動作可能に結合されている。ＤＲＡＭ２３はマイ
クロプロセッサのプログラム記憶域であり、プロトコル
・データ構造を保持する。また、アダプタとメイン・プ
ロセッサとの間のメッセージ引渡し領域としても使用で
きる。後でさらに詳しく述べるように、ＤＲＡＭ２３に
は、補助プロセッサとマイクロチャネルの両方からアク
セス可能である。

【００２６】メイン・プロセッサと２重チャネルとの間
での直接メモリ・アクセスを提供する直接メモリ・アク
セス（ＤＭＡ）エンジンが、少なくとも２つ（たとえ
ば、「左側の」ＤＭＡエンジン２４と「右側の」ＤＭＡ
エンジン２５）ある。

【００２７】さらに、両方向先入れ先出し（ＦＩＦＯ）
バッファ２６（たとえば、少なくとも４ＫＢの容量を有
することが好ましい）が、マイクロチャネル・インター
フェース２１に結合されている。両方向ＦＩＦ０は、Ｄ
ＭＡエンジン２４、２５（図２に破線で示す）によって
制御することができ、第１のポート２６ａと第２のポー
ト２６ｂ（たとえば、ＡポートとＢポート）を含む。さ
らに、後で詳しく説明するように、両方向ＦＩＦＯ２６
は、ＦＩＦＯバッファを迂回するために使用できる内部
レジスタ（たとえば、「メールボックス」）２６ｃを有
する。

【００２８】メモリとして知られる標準セルＡＳＩＣ
（特定用途向け集積回路）と交換管理装置２７（ＭＳＭ
Ｕ）は、複数のレジスタを含み、マイクロプロセッサ２
２、両方向ＦＩＦＯ、ＨＰＳおよびＤＲＡＭ２３に動作
可能に結合され、ＤＲＡＭ２３用のＤＲＡＭ制御機構と
して機能する。ＭＳＭＵ２７は、マイクロプロセッサ用
のＤＲＡＭ制御機構であり、マイクロプロセッサをＨＰ
Ｓにインターフェースする。

【００２９】ＭＳＭＵは、マイクロプロセッサから、ま
たはメールボックスを介してメイン・プロセッサからア
クセスできる。ＤＭＡエンジン２４、２５は、２つのア
ダプタ・バス２８、２９のそれぞれ上で、ストリーミン
グ・データ転送を提供する。左側では、左側ＤＭＡエン
ジン２４がマイクロチャネルと両方向ＦＩＦＯバッファ
２２の間で転送し、右側では、右側エンジン２５が両方
向ＦＩＦＯとマイクロプロセッサ・バスの間で転送す
る。

【００３０】両方向ＦＩＦＯ２６は、１６０Ｍバイト／
秒のマイクロプロセッサ・バス２８（たとえば、比較的
高速のバス）を、低速のマイクロチャネル・バス２９か
ら切り離して、両方のバスの同時使用を可能にする。こ
れにより、マイクロプロセッサが計算を実行している間
に、データをマイクロチャネル上で転送できるようにな
る。マイクロチャネルに関連するマイクロプロセッサ・
バスは高速なので、マイクロプロセッサによる計算を、
ＨＰＳとの間のデータ転送と時間多重化できる。このた
め、メイン・プロセッサが、転送を待っている間に他の
処理を自由に行えるので、従来のシステムに比べて大き
な利点が提供される。

【００３１】前述し後でさらに詳しく述べるように、こ
のアダプタは、マイクロチャネル・スレーブとしてメイ
ン・プロセッサからアクセスでき、あるいはマイクロチ
ャネル・マスタとしてメイン・プロセッサのメモリから
アクセスできる。カードがマイクロチャネル・アドレス
を復号すると、マイクロプロセッサはそのバスから切り
離されるので、マイクロチャネルのマスタは、そのバス
を１サイクルの間（たとえば、１マイクロチャネル・サ
イクル）使用できる。その後、制御はマイクロプロセッ
サに戻る。アダプタ上のシステム・データをメイン・プ
ロセッサ上のユーザ空間アプリケーションから保護する
ためのアクセス検査がハードウェアで提供される。

【００３２】さらに、カード構成可能レジスタ（たとえ
ば、カードが復号するマイクロチャネル・アドレスを確
立する調歩式マイクロプロセッサ、リセット・カードな
ど）が、マイクロチャネルを介してメイン・プロセッサ
にアクセスできる。

【００３３】電源を入れると、メイン・プロセッサは、
マイクロプロセッサ・コードをメールボックスを介して
アダプタＤＲＡＭにロードし、構成可能レジスタを介し
てマイクロプロセッサの実行を開始する。右側ＤＭＡエ
ンジンまたはメイン・プロセッサが、マイクロプロセッ
サ・バスの使用を必要とするときは、プロセッサはバス
から自動的に切り離され、アクセスが完了するとバスに
戻される。この動作は、メイン・プロセッサおよびマイ
クロプロセッサにとってトランスペアレントである。

【００３４】マイクロプロセッサは、マイクロチャネル
に割込みをかけ、マイクロチャネルから割込みを受け取
ることができる。通常、割込みは例外を報告するために
使用される。前述し後でさらに詳しく説明するように、
メイン・プロセッサと補助プロセッサとの間での通常の
メッセージ引渡しは、メモリ内で行われる。

【００３５】マイクロチャネル・マスタとして、このア
ダプタは、データをＨＰＳからマイクロチャネルに、ま
たマイクロチャネルからＨＰＳに流すことができる。ま
た、データをマイクロチャネルからＤＲＡＭにおよびそ
の逆に流すこともでき、マイクロプロセッサはマイクロ
チャネル・データをロードし記憶することができる。補
助プロセッサは、ＤＭＡポートとして知られたアダプタ
上のアドレス範囲への書込みによってすべてのＤＭＡ転
送を開始し、後でその結果を見るためにそのポートを読
み取る。

【００３６】左側（ＬＨＳ）ＤＭＡエンジンは、固有の
「ヘッダ」アーキテクチャを通じマイクロプロセッサに
よって制御される。このヘッダは、先入れ先出し（ＦＩ
ＦＯ）待ち行列中を通り、したがって両方向ＦＩＦＯ２
６内でいくつかのヘッダを一時に待ち行列に入れること
ができ、ＬＨＳが前のヘッダを終了したとき、次のヘッ
ダをバッファから引き出して、マイクロチャネル・マス
タ動作を始める。ヘッダは、ＬＨＳのフェッチ動作また
は記憶動作のために使用できる。記憶動作用のデータ
は、ＦＩＦＯ内でヘッダのすぐ後に続く。したがって、
制御情報とデータ情報は同じ経路を通る。後でさらに詳
しく説明するが、簡単に言うと、ＬＨＳ／ＲＨＳブリッ
ジは、両方のバス上でマスタおよびスレーブとして作動
する。たとえば、前述のＬＨＳは、マイクロチャネル上
でマスタとして機能して、マイクロチャネルからデータ
をフェッチしまたはマイクロチャネルにデータを記憶す
ることができる。

【００３７】ＬＨＳはまた、マイクロチャネルのスレー
ブ・サイクルを監視する（ＬＨＳは、マイクロチャネル
に対するスレーブである）。スレーブ・サイクル（また
はＰＩＯ−プロセッサ入出力）は、ＬＨＳとＲＨＳの両
方のマスタ動作に割り込むことができ、それにより、Ｐ
ＩＯが迅速かつ原子的に（たとえば、単一の動作で）行
われるようになる。メイン・プロセッサは、アダプタと
の通信を終了するために進行中のＤＭＡ動作を待つ必要
がなく、ＰＩＯが有効になったことが保証される。スレ
ーブ・サイクルの復号時に、ＬＨＳはＲＨＳに割り込
み、その結果、両者がマイクロプロセッサ・アドレス空
間への原子的ＰＩＯを実行する。ＬＨＳは、ＰＩＯの終
了を許可する前にＲＨＳ肯定応答を待つ。

【００３８】さらに、ＲＨＳＤＭＡは、マイクロプロ
セッサのいくつかのスレーブ制御ポートによって制御さ
れる。たとえば、"ＦＩＦＯ"ポート２６ｂ（図２に示
す）が設けられる。マイクロプロセッサがＦＩＦＯポー
ト２６ｂに読み書きするときは、ブリッジはマイクロプ
ロセッサ・バス・スレーブとして働く。マイクロプロセ
ッサ２２は、記憶を行いＲＨＳＤＭＡを開始して（ブ
リッジがバス・マスタになり、マイクロプロセッサ・ア
ドレス空間内のどことでもパイプライン・サイクルを実
行する）、記憶すべきデータをＦＩＦＯ内に入れるため
にヘッダをＬＨＳに送ること、フェッチを行うためにヘ
ッダをＬＨＳに送ること、ＬＨＳフェッチ済みデータを
マイクロプロセッサ・アドレス空間内のどこかに移動す
るためにＲＨＳＤＭＡを開始すること、ＲＨＳＤＭ
Ａを開始することなく記憶を行うためにヘッダをＬＨＳ
に送ること、ＦＩＦＯから直接データを読み取りまたは
そこに書き込むことを含めて、いくつかの機能にＦＩＦ
Ｏポートを使用する。

【００３９】マイクロプロセッサは、ＤＭＡポートとし
て知られるアダプタ・アドレス範囲のうちの１アドレス
に書き込むことによって、ＤＭＡ転送を始める。ＤＭＡ
ポート・アドレスの選択と、ＤＭＡヘッダとして知られ
ポートに書き込まれた最初のワードの内容とが、プロセ
ッサにＤＭＡ活動を制御する手段を提供する。本質的
に、ＤＭＡポート・アドレスの選択が、右側ＤＭＡエン
ジン２５を制御し、両方向ＦＩＦＯ２６中を通るヘッダ
内のデータが、左側ＤＭＡエンジン２４を制御する。

【００４０】ポート・アドレスは、次のように構成され
る。アドレスの１つのフィールドは、すべてのポート・
アドレスで同じである。このビットは、ＤＭＡポートが
アドレス指定されていることを右側ＤＭＡエンジン２５
に示す。別のフィールドは、転送が開始されるマイクロ
プロセッサ・バス上のアドレスを指定する。追加のアド
レス・ビットは制御ビットとして使用され、それがゼロ
になると右側ＤＭＡエンジン２５をディスエーブルす
る。このビットの目的は、後でさらに詳しく述べる。

【００４１】ＤＭＡヘッダは、左側と右側のＤＭＡエン
ジン２４、２５の両方に有用な情報（たとえば、転送さ
れるワードの数）と、左側ＤＭＡエンジン２４によって
のみ使用される情報とを含む。後者の情報には、転送を
開始すべきマイクロチャネル・アドレスが含まれる。

【００４２】マイクロプロセッサは、ＤＭＡ書込み（た
とえば、アダプタ・メモリまたは交換機からメイン・プ
ロセッサ・メモリ２ａへのデータ転送）を、以下のよう
に開始する。ＤＭＡポートへのマイクロプロセッサ書込
みは、データのソースがメモリであるか交換機であるか
を暗示的に示す。ヘッダは、両方向ＦＩＦＯ２６に書き
込まれる。その後、右側ＤＭＡ２５エンジンは、プロセ
ッサをバスから切り離し、データをアダプタ・メモリま
たはＨＰＳから両方向ＦＩＦＯ２６に転送する。転送後
に、バスの制御はマイクロプロセッサに戻る。その後に
ＤＭＡヘッダが両方向ＦＩＦＯ２６の先頭に達すると、
左側ＤＭＡエンジン２４によってフェッチされる。左側
エンジン２４は、両方向ＦＩＦＯ２６からマイクロチャ
ネルへの要求された数のデータ転送を実行し、ヘッダを
破棄する。

【００４３】アダプタは、ＤＭＡ書込み用の追加のモー
ドも支援する。このモードでは、右側ＤＭＡが開始する
前に、ＤＭＡヘッダが、両方向ＦＩＦＯに書き込まれる
のではなく破棄される。このモードは、マイクロプロセ
ッサが、メモリ２ａ内の連続する場所に、マイクロプロ
セッサのレジスタからのデータと交換機からのデータと
を含むブロックを書き込みたいときに使用される。「無
ヘッダ」モードを使用すると、そのような２つ以上のブ
ロックが、左側ＤＭＡだけを使ってマイクロチャネルを
横切って転送される。

【００４４】マイクロプロセッサは、ＤＭＡ読取り（た
とえば、メイン・プロセッサ２ａからアダプタ・メモリ
（たとえば、ＤＲＡＭ２３または交換機）へのデータ転
送）を２段階プロセスで実行する。

【００４５】第１段階で、マイクロプロセッサは、読取
りを指定するＤＭＡヘッダを書き込む。右側ＤＭＡをエ
ネーブルするアドレスのビットがアサート解除されない
いくつかのＤＭＡポート・アドレスのどれに書き込むこ
ともできる。これらのどのアドレスへの書込みも、右側
ＤＭＡ動作を実行することなしに、両方向ＦＩＦＯ２６
にＤＭＡのヘッダを入れる結果になる。続いてヘッダが
両方向ＦＩＦＯの先頭に到着すると、左側ＤＭＡエンジ
ンによってフェッチされる。左側エンジン２４は、プロ
セッサのメモリから両方向ＦＩＦＯ２６への要求された
数のデータ転送を実行する。

【００４６】ＤＭＡ読取り動作の第２段階では、マイク
ロプロセッサが再び、読取りを指定するＤＭＡヘッダを
書き込む。一方、このときは、ヘッダがポート・アドレ
スに書き込まれて、右側ＤＭＡがエネーブルされる。こ
れにより、右側ＤＭＡエンジン２５がプロセッサをバス
から切り離し、両方向ＦＩＦＯ２６からアダプタ・メモ
リ（ＭＳＭＵ）２７または交換機に、要求された数のバ
イトを転送するようになる。その転送後に、バスの制御
がマイクロプロセッサ２２に戻される。ヘッダは破棄さ
れ、両方向ＦＩＦＯには入れられない。

【００４７】右側ＤＭＡが必要な場合、右側エンジンの
タイミングは、マイクロプロセッサが右側ＤＭＡを開始
すると、開始されたＤＭＡ転送が完了するまで、バス上
で別の動作を実行できないように設計されている。

【００４８】上記のように、ＤＭＡヘッダは、マイクロ
プロセッサ２２から左側ＤＭＡエンジン２４に指示を送
る。マイクロプロセッサが、左側ＤＭＡエンジン２４を
直接ではなくＦＩＦＯ２６を介して制御するこの手法
は、左側ポートを直接制御する従来の手法に比べていく
つかの利点を有する。たとえば、ＦＩＦＯにデータと共
にコマンドも入れると、ＤＭＡ制御が、転送されるデー
タと自動的に同期される。さらに、両方向ＦＩＦＯは、
左側エンジン２４が完了するのを待たずに、マイクロプ
ロセッサ２２が、左側エンジン２４からの一連のＤＭＡ
コマンドを、ＦＩＦＯの容量が一杯になるまで待ち行列
に入れることを可能にする。このため、プロセッサ・メ
モリとの間のデータ転送と同時に通信処理が行えるよう
になる。

【００４９】プロセッサ・ノード内のハードウェアは、
左側ＤＭＡエンジン２４によって実行されるマイクロチ
ャネル読取りおよび書込みを、プロセッサのメイン・メ
モリの読取りおよび書込みにマップする。

【００５０】電源の投入またはリセット後にカードが最
初に初期設定されると、左側ＤＭＡエンジン２４がその
ＦＩＦＯポートを連続的に検査し、そこに最初に現れる
データをＤＭＡとして解釈し、マイクロチャネル上での
データ転送を実行し、左側エンジンは最初にマイクロチ
ャネルのマスタにならなければならないが、これには比
較的長い調整処理が必要となる。アダプタは、この調停
遅延の影響を最小限にするためにいくつかの処置を行
う。最初に、左側エンジンがこのときマスタでない場合
は、両方向ＦＩＦＯ内にヘッダが存在すると、左側が調
停処理を開始するようになる。この調停は、ヘッダがＦ
ＩＦＯから読み取られる前でも開始する。したがって、
調停はＦＩＦＯアクセス時間とオーバーラップする。調
停による遅延を最小限に抑える第２の技法として、両方
向ＦＩＦＯ内に何らかのデータまたはヘッダが残ってい
る限り、左側エンジンがマイクロチャネルのマスタであ
り続ける。両方向ＦＩＦＯが空になるか、またはそのバ
ス規則によりマスタをやめることを余儀なくされる場合
にだけ、マスタをやめる。

【００５１】両方向ＦＩＦＯ内のどの項目がヘッダであ
りどれがデータであるかは、決してあいまいではない。
書込みＤＭＡの場合、ヘッダはメイン・プロセッサに書
き込まれるデータの前にあり、ヘッダはまた、転送の長
さを指定することによって、両方向ＦＩＦＯ２６におい
てヘッダの後に何個のデータ・ワードが続くかを示す。
左側エンジン２４は、指定された数のデータを両方向Ｆ
ＩＦＯ２６から転送した後、両方向ＦＩＦＯ内の次の項
目を新しいヘッダとして解釈する。同様に、読取りＤＭ
Ａを要求するヘッダは独立している。読取りＤＭＡ要求
を処理後、左側エンジン２４は、次のＦＩＦＯ項目を新
しいヘッダとして解釈する。

【００５２】マイクロプロセッサ２２は、その活動をメ
イン・プロセッサ２の活動と調整するために、そのＤＭ
Ａの処理を監視できなければならない。この操作のため
の手段は、ＤＭＡ保留カウンタとＤＭＡ応答カウンタの
２つのカウンタによってアダプタ内に提供される。

【００５３】ＤＭＡ保留カウンタは、両方向ＦＩＦＯ２
６中に書込み要求がいくつ完了を待って待機しているか
を示す。完了したＤＭＡ書込み要求が両方向ＦＩＦＯに
入ると、カウントが増分される（たとえば、ヘッダとそ
の後のヘッダ中で指定された量のデータ）。左側ＤＭＡ
エンジンが書込みを完了するたびに（たとえば、左側Ｄ
ＭＡエンジンが、ヘッダによって指定されたデータの最
後の転送を実行した後で）カウントが減分される。

【００５４】ＤＭＡ応答カウンタは、ＦＩＦＯ中に、完
了した読取り要求がいくつメモリまたは交換機への転送
を待って待機しているかを示す。このカウンタは、マイ
クロチャネル読取りデータの要求が完了するたびに（た
とえば、ＤＭＡヘッダ内で要求されたすべてのデータが
ＦＩＦＯに入れられた後で）増分される。ＤＭＡ応答カ
ウンタは決して減分されず、マイクロプロセッサは、最
後のカウントが検査されてからＤＭＡ応答カウントがど
れだけ大きくなったかを決定する。ＤＭＡ保留カウンタ
の減分を観察するため、マイクロプロセッサは、マイク
ロチャネルに転送される書込みによってそれを調べる。
ＤＭＡ応答カウンタの増分を観察するため、マイクロプ
ロセッサは、マイクロチャネルから戻るその読取り要求
を調べる。

【００５５】このブリッジは、ＲＨＳおよびＬＨＳ上で
ＤＭＡが実行される方法に対するマイクロプロセッサ制
御を与えるだけでなく、マイクロプロセッサにマイクロ
チャネル・アドレス空間との間のＰＩＯの能力をも提供
する。本発明の主な利点の１つは、アダプタ・カード上
およびメイン・プロセッサ中で走行するソフトウェア
に、通信タスクを分割する際に極めて大きい柔軟性を与
え、効率的なプロトコルの開発を可能にすることであ
る。

【００５６】メイン・プロセッサは、アダプタ上のバス
変換機構を通じて、交換インターフェースを含めてアダ
プタまたはその設備と通信を開始することができる。こ
のバス変換は、ある範囲のマイクロチャネル・アドレス
を、アダプタ・マイクロプロセッサ・バス上のアドレス
の一部にマップするものである。このマッピングによ
り、メイン・プロセッサは、マイクロプロセッサにとっ
てアクセス可能なＤＭＡ以外のすべてのカード資源への
アクセスが可能になる。

【００５７】マイクロチャネルからマイクロプロセッサ
・バスへのデータ経路は、バイパス・レジスタまたはＦ
ＩＦＯチップ内部の「メール・ボックス」（前に簡単に
述べ図２に示したように）を使って、ＦＩＦＯを迂回す
る。したがって、これらのアクセスは意図されておら
ず、同期的に行われる。両方向ＦＩＦＯにおける制御信
号が、ＦＩＦＯ経路とメールボックス経路のどちらを使
うかを決定する。メイン・プロセッサがマイクロプロセ
ッサ・バスに対するアクセス権をもう１度得る必要があ
るとき、バスがマイクロプロセッサまたは右側ＤＭＡに
よって使用中のことがある。アダプタ論理は、データが
読取り時にメールボックスにまたは書込み時にメールボ
ックスから外に転送されるまで、マイクロプロセッサを
バスから切り離すかまたはＤＭＡを中断する。

【００５８】マイクロプロセッサ・データ・バスは８バ
イト幅であり、一方マイクロチャネル・データ・バスは
４バイト幅なので、書込み中には、マイクロチャネル・
データを多重化解除してマイクロプロセッサ・バス上に
出力しなければならず、読取り中には、マイクロプロセ
ッサ・バス・データを多重化してマイクロチャネル上に
出力しなければならない。マイクロチャネルがマイクロ
プロセッサ・バスの上位と下位のどちらの４バイトを使
用するかは、下位から３番目のマイクロチャネル・アド
レス・ビットＡ＜２＞によって決定される。Ａ＜２＞が
ハイのとき、マイクロチャネルは上位４バイトで通信
し、ローのときは、下位４バイトで通信する。

【００５９】アダプタは、データの多重化または多重化
解除を実行するための、２つの代替手段を提供する。モ
ード３２とモード６４と呼ばれるこれらの代替手段は、
マイクロプロセッサ・バス上で実行されるアクセスの数
が異なる。モード３２では、マイクロチャネルの１アク
セスごとにマイクロプロセッサ・バス上で１回のアクセ
スが行われる。モード６４では、マイクロチャネルの２
アクセスごとに１回マイクロプロセッサのアクセスが行
われる。

【００６０】モード６４では、データが、一方のバスか
ら他方のバスに送られる前にメールボックス・レジスタ
に蓄積される。モード３２は、アダプタ・メモリおよび
カード上の大部分のレジスタへのアクセスに便利であ
る。しかし、交換インターフェース論理の内部の８バイ
ト幅のＦＩＦＯへの読取りおよび書込みはうまくいか
ず、これらのアクセスには、モード６４を使用しなけれ
ばならない。モード６４では、メイン・プロセッサは、
第１のアクセスのマイクロチャネル・アドレスが８バイ
ト調整され、第２のアドレスが第１のアドレスに隣接す
るように、アダプタ・アクセスを対にして実行する必要
がある。モード３２かモード６４かの選択は、カードに
使用されるマイクロチャネル・アドレスに基づいて、メ
イン・プロセッサによって動的に行われる。

【００６１】メイン・プロセッサ２はまた、マイクロプ
ロセッサ２２にはアクセスできないカード上の構成レジ
スタにアクセスすることもできる。これらのレジスタ
は、アダプタを初期設定し、そのアダプタにマイクロチ
ャネルのアドレス指定可能性を与え、パリティやマイク
ロチャネル・ストリーミングなど、マイクロチャネル関
連の様々な機能を選択的にエネーブルまたはディスエー
ブルするために使用される。

【００６２】基本メモリのＦＩＦＯ管理メイン・プロセッサのメイン・メモリ内でのＦＩＦＯの
管理に目を向け、図２および図４から図７を参照する
と、基本システム（たとえば、ＲＩＳＣシステム／６０
００プロセッサ）の記憶装置内に記憶された数組のＦＩ
ＦＯ２ｂ１、２ｂ２上でのＤＭＡ動作を使って、交換パ
ケットがアダプタとの間で移動される。１組のＦＩＦＯ
はカーネル用であり、１組のＦＩＦＯはユーザ用であ
る。

【００６３】各組のパケットＦＩＦＯ中の１つのＦＩＦ
Ｏは発信パケット用であり、パケットＦＩＦＯセットそ
れぞれにおける第２のＦＩＦＯは着信パケット用であ
る。これら２つのＦＩＦＯの管理は、メイン・プロセッ
サ２とマイクロプロセッサ２２（以下、代わりに補助プ
ロセッサと呼ぶ）の間に新規な方式で分散され、予想外
の優れた利点をもたらす。

【００６４】ハイ・レベルのとき、発信側のメイン・プ
ロセッサは、パケットをその発信ＦＩＦＯに移動し、メ
ッセージをそのメモリに入れることによって補助プロセ
ッサに伝え、補助プロセッサはそのハードウェアを使っ
てパケットをＭＳＭＵに移動する。

【００６５】メイン・プロセッサ２にパケットが着信し
た際、補助プロセッサ２２はパケットが来たことを認識
し、そのパケットのヘッダを調べて、それをどこに移動
するか決定し、ハードウェアを使ってパケットを移動す
る。補助メモリ２３には、送信ＦＩＦＯを反映する制御
情報（たとえば、パケットの長さ）がある。

【００６６】上記のように、通信補助プロセッサとメイ
ン・プロセッサは、比較的低速のバスで分離される。各
プロセッサは、それ自体の高速ローカル・バス上にそれ
自体のローカル・メモリを有するが、低速バスを介して
他のプロセッサのメモリにアクセスすることもできる。
低速のバスを通る不必要なトラフィックを避けて、その
バス上で使用可能なほとんどすべてのサイクルがアプリ
ケーション・データを移動するために使用されるよう
に、本発明では、（メイン・プロセッサをスローダウン
し貴重な帯域幅を使用する）低速のバスを通るポーリン
グを回避するＦＩＦＯ管理方式を使用し、それによって
システム全体の効率を高める。

【００６７】本発明では、メイン・プロセッサの各ＦＩ
ＦＯは、先頭ポインタおよびそれに関連する末尾ポイン
タを有する。データがＦＩＦＯに入れられると末尾ポイ
ンタが増分され、データがＦＩＦＯから外に出されると
先頭ポインタが増分される。本発明の設計では、両方の
ＦＩＦＯは、アプリケーションにとって最も容易に使用
できるメイン・プロセッサのメモリに記憶される。しか
しながら、また、従来の慣行のように、先頭ポインタと
末尾ポインタの両方をメイン・プロセッサのメモリに記
憶するのではなく、本発明の設計では、先頭ポインタと
末尾ポインタをメイン・プロセッサのメモリと補助プロ
セッサのメモリの間で分配し、低速バスを通るこの制御
情報のポーリングを回避する。

【００６８】一般に、発信ＦＩＦＯの場合、末尾ポイン
タは補助プロセッサのローカル・メモリに記憶され、先
頭ポインタはメイン・プロセッサのローカル・メモリに
記憶される。また、メイン・プロセッサは、末尾ポイン
タを更新する唯一のプロセッサなので、そのキャッシュ
されたコピーを保持し、補助プロセッサは、先頭ポイン
タを更新する唯一のプロセッサなので、そのキャッシュ
されたコピーを保持する。

【００６９】ＦＩＦＯの待ち行列は、複数のエントリ位
置を有し、ＦＩＦＯの先頭ポインタがある位置を指し、
末尾ポインタが待ち行列内のデータ量によって決まる別
の位置を指す、循環待ち行列と類比することができる。
待ち行列（ＦＩＦＯ）内に情報が入れられるとき末尾ポ
インタが増分され、情報が待ち行列から外に出されると
きは、先頭ポインタが増分される。先頭と末尾に関する
計算はすべて、ＦＩＦＯの大きさを法とする。

【００７０】メイン・プロセッサ２によるデータ送信動
作に関して、メイン・プロセッサがパケット（たとえ
ば、ＦＩＦＯにおけるエントリであり、パケット・フレ
ームに構成されたパケット）を送る準備ができていると
きは、まずそのローカル・メモリ内の先頭ポインタをポ
ーリングし、発信ＦＩＦＯ内にスペースがあるかどうか
を判定する（たとえば、末尾ポインタ（＋２）が先頭ポ
インタと等しくないかどうか検査して調べる）ために、
その先頭ポインタを、キャッシュされた末尾ポインタの
値と比較する。発信ＦＩＦＯにスペースがある場合、メ
イン・プロセッサ２は、そのパケットをＦＩＦＯに書き
込み、更新済みの末尾ポインタを補助プロセッサのロー
カル・メモリに書き込む。補助プロセッサは、キャッシ
ュされた先頭ポインタの値を有する。補助プロセッサ
は、発信パケットについて、キャッシュされた先頭ポイ
ンタの値を、そのローカル・メモリに記憶された末尾ポ
インタの値と比較することによってポーリングする。着
信パケットについては、末尾ポインタがメイン・プロセ
ッサのローカル・メモリに記憶され、先頭ポインタが補
助プロセッサのローカル・メモリに記憶され、受信パケ
ットの動作は送信の動作と対称的である。

【００７１】先頭ポインタと末尾ポインタが両方ともメ
イン・プロセッサのローカル・メモリ内に記憶される標
準的な実施態様においては、補助プロセッサによるポー
リングが低速バスを通ることになり、そのためバス上で
アプリケーション・データとの競合が生じ、ポーリング
遅延の増大によりメッセージ待ち時間が増える。そのよ
うな問題は、本発明による構造および方法によって回避
される。

【００７２】ＦＩＦＯ送信動作補助プロセッサは、キャッシュされた「送信先頭」のコ
ピーを有し、メイン・プロセッサのメモリ内の「送信先
頭」を更新するときにそれを定期的に更新する。さら
に、すべてのパケットにおいて、長さに加えて、データ
の前に論理ノード番号と経路番号を含むダブルワードが
あり、しがって、補助プロセッサＤＭＡがパケットを転
送するとき、両方向ＦＩＦＯ２６における最初の項目
は、補助プロセッサがレジスタから読み出してそこに入
れるノード番号と経路である。このデータを使ってテー
ブルを探し、キー、ウィンドウ（カーネルとユーザに関
係し、これによりデータをどのＦＩＦＯに入れるかをア
ダプタが知ることができる）、およびこのパケットの宛
先のノードの実（物理）番号を見つける。

【００７３】キーは、データが有効なソースから来たこ
とを確認するために宛先に送られる。論理ノード番号
は、実ノード番号に変換され、次に、経路を決定するた
めの第２の変換が行われる。

【００７４】これにより、ユーザがどんなタスク番号を
指定しようと、ノードと経路の情報によって、データが
正しい宛先（ノード）に到着し、指定されたタスク番号
が間違っている場合には無効とマークすることが保証さ
れる。したがって、ユーザは、許可されたアドレスだけ
にアクセスでき、ノードは、スプリアス・データを受け
取ることから保護される。

【００７５】メイン・プロセッサの「データ送信」動作
では、メイン・プロセッサ２は、まず検査を行って、キ
ャッシュされた「送信末尾」（＋２）のコピーが、それ
自体のメモリに記憶され補助プロセッサによって更新さ
れた「送信先頭」と等しくない（たとえば、ＦＩＦＯが
満杯でない）かどうか判定する。等しい場合は、「送信
末尾」が「送信先頭」と等しくなくなり、したがってＦ
ＩＦＯが満杯でなくなるまで、内部でポーリングが行わ
れる（たとえば、メイン・プロセッサが、ローカルで
「送信先頭」を読み取って、それをキャッシュされた
「送信末尾」と比較し、メイン・プロセッサはより低速
のマイクロチャネル・バスを通じて出力しなくてもよ
い）。補助プロセッサがデータをＦＩＦＯから取り出す
とき、メイン・プロセッサは、即座に、（すなわち、１
トランザクション内で）ＦＩＦＯ内に空き場所があり、
したがってポーリングが非常に高速であり、ＤＭＡとの
干渉がないことを知る。

【００７６】その後、メイン・プロセッサは、データ
を、メイン・プロセッサの主記憶装置内のＦＩＦＯ（Ｆ
ＩＦＯの「送信末尾」位置）に移動する。さらに、論理
ノードと経路がＦＩＦＯスロット内に移動される。その
後、メイン・プロセッサは、補助プロセッサのメモリ２
３内の長さを更新し、「送信末尾」（そのキャッシュさ
れたコピーと補助プロセッサ・メモリ・バージョン）を
更新する。

【００７７】補助プロセッサ「送信」動作では、補助プ
ロセッサ２２はポーリングを開始して、そのメモリ内の
補助プロセッサの「送信末尾」を検査し、それにより、
受信ＦＩＦＯが空でないかどうかを判定する。すなわ
ち、補助プロセッサは、キャッシュされた「送信末尾」
（＋１）が「送信先頭」と等しいかどうかを判定する。
等しい場合は、「送信末尾」（＋１）が「送信先頭」と
等しくなくなるまでポーリングが続く。補助プロセッサ
は、それ自体の「送信先頭」（ならびにＤＭＡ動作によ
るメイン・プロセッサ２の「送信先頭」）を更新し、そ
のためメイン・プロセッサが「送信先頭」を更新する必
要がないので処理がより効率的になる。

【００７８】その後（送信するデータがあると判定した
後）、補助プロセッサ２２は、データ長（ＤＲＡＭ内
で、メイン・プロセッサによってＤＲＡＭ内に入れられ
た長さ）を読み取り、ＤＭＡ読取り要求（ＤＭＡヘッ
ダ）をアダプタ上のＤＭＡポート２６ｂに書き込んで、
メイン・プロセッサの発信ＦＩＦＯからのパケットをフ
ェッチしてそのパケットを両方向ＦＩＦＯ内に移動する
よう左側のＤＭＡエンジン２４に伝えるＤＭＡ読取り要
求を開始する。次いで、補助プロセッサは、データが両
方向ＦＩＦＯ内に到着するのを待つ。データが到着し次
第、補助プロセッサは両方向ＦＩＦＯから論理ノードを
読み取り、変換（たとえば、ノード、キーおよびウィン
ドウ）を実行し、ＭＳＭＵヘッダ（ノード、キー、ウィ
ンドウおよび長さ）を書き込む。補助プロセッサは右側
ＤＭＡを開始して、データを両方向ＦＩＦＯ２６からＭ
ＳＭＵ２７に移動する。その後、補助プロセッサはそれ
自体のキャッシュされた「送信先頭」のコピーを増分
し、メイン・プロセッサ・メモリ内の「送信先頭」を
（ＤＭＡを介して）移動または更新する。

【００７９】本発明の重要な１つの特徴は、本発明のア
ダプタにより、システムがポーリングしている間は、す
べてのポーリングがローカルで（たとえば、メイン・プ
ロセッサまたは補助プロセッサによって）実施されるた
めバスが影響を受けず、したがって、データ転送のため
に主に使用されるバスを通らなくてもよいようにできる
ことである。したがって、そのようなデータ転送は、本
発明によって最適化される。さらに、補助プロセッサが
データがどこにあるかを見つけるために基本メモリに戻
る必要はなく、「送信先頭」と「送信末尾」はメイン・
プロセッサ内の位置を参照する。

【００８０】受信ＦＩＦＯ動作受信ＦＩＦＯ動作には、「受信末尾」と「受信先頭」が
利用される。

【００８１】補助プロセッサの受信動作では、まずパケ
ットがＭＳＭＵに到着し、こうして補助プロセッサ上で
受信動作が始まる。補助プロセッサのキャッシュされた
「受信末尾」が、補助プロセッサ２３内の「受信先頭」
と比較される（たとえば、受信ＦＩＦＯの検査が実行さ
れる）。キャッシュされた「受信末尾」（＋２）が「受
信先頭」と等しい場合、その２つが一致しなくなるま
で、ポーリングがローカルで実施される。その後、補助
プロセッサ２２はパケット・ヘッダを読み取り、パケッ
ト・ヘッダを、ウィンドウ番号とキー（およびキーの区
画識別）について検査して、タスク／ソースが有効であ
るかどうか、および補助プロセッサがそのノードと通信
できるかどうかを決定する。キー（およびキーの区画識
別）と着信パケットおよび宛先のウィンドウ番号との間
に一致がない場合、パケットは破棄され、無効な受信と
記録される。ウィンドウは、メイン・プロセッサのメイ
ン・メモリ内の２組のパケットＦＩＦＯを区別するため
に使用される。

【００８２】一致する場合、補助プロセッサは、長さ
（補助プロセッサにおける）とデータに関するＤＭＡ書
込み要求を開始することによって、パケットをメイン・
プロセッサまで移動し、ＭＳＭＵ２７から両方向ＦＩＦ
Ｏ２６への右側ＤＭＡエンジンのデータ転送を開始す
る。（この動作は、長さとデータが一部は補助プロセッ
サによって移動され、残りはＤＭＡエンジンによって移
動される、前に簡単に述べた代替方式で都合よく実施さ
れる。）これにより、マイクロチャネルを横切るバスの
最適化がさらに可能になる。

【００８３】同時に（たとえば、両方向ＦＩＦＯ２６内
のパケットの到着と共に）、（メイン・プロセッサのメ
モリ内の）受信ＦＩＦＯを検査して満杯でないことを確
認する。すなわち、キャッシュされた「受信末尾」（＋
２）を「受信先頭」と比較して（たとえば、それらは等
しくない）、それらが等しくないことを確認する。満杯
の場合は、補助プロセッサでローカル・ポーリングが行
われる。ポーリングが行われている間、メイン・プロセ
ッサはアダプタを通じて新しい「受信先頭」を送り、そ
れによって補助プロセッサ２２内の「受信先頭」を更新
することができる。

【００８４】データが受信ＦＩＦＯに送られた後、補助
プロセッサのキャッシュ内の「受信末尾」が更新／増分
され、「受信末尾」がＤＭＡを経てメイン・プロセッサ
２まで転送される。「先頭」と「末尾」は、メイン・プ
ロセッサ・メモリ２ａ内のＦＩＦＯに関するもので、補
助プロセッサは、メイン・プロセッサのメモリ内にどん
なパケットが入っているかを制御している。メイン・プ
ロセッサは、どんなパケットがメイン・プロセッサ・メ
モリ（ＦＩＦＯ）から取り出されるかを制御する。メイ
ン・プロセッサは、パケット全体を受け取りパケットが
読取り可能になったと伝えられるまで、パケットを読み
取ろうとはしない。したがって、パケットが存在するか
どうか調べるためにマイクロチャネルを通ってポーリン
グする必要はなく、その代わりに、ローカル・ポーリン
グとローカル・メモリ（たとえば、補助プロセッサのメ
モリまたはメイン・メモリ）の検査だけでよい。

【００８５】上記の送信動作と受信動作は、理解しやす
いように逐次的に（たとえば、連続して）説明したが、
両方向ＦＩＦＯを使用して送信動作と受信動作を同時に
実行することもでき、両方の動作は任意にインターリー
ブできる。実際、本発明の構造により、送信動作の途中
で別のパケットを受けとることが可能になり、その逆も
可能である。

【００８６】メイン・プロセッサ受信動作メイン・プロセッサ受信動作では、メイン・プロセッサ
はその「受信末尾」をキャッシュされた（たとえば、メ
イン・プロセッサのキャッシュに記憶された）「受信先
頭」と比較する。「受信末尾」（＋１）が、キャッシュ
された「受信先頭」と等しくない場合、下記のように処
理が続行される。そうでない場合は、「受信末尾」（＋
１）がキャッシュされた「受信先頭」と等しくなくなる
まで、ローカル・ポーリングが実施される。その後、メ
イン・プロセッサはデータの長さ（補助プロセッサのメ
モリに記憶されている長さデータ）を読み取り、データ
がＦＩＦＯから取り除かれる。メイン・プロセッサは、
そのキャッシュと補助プロセッサのメモリ内の「受信先
頭」を増分または更新する。

【００８７】上記のように、（本発明によって可能にな
るような）動作の主な利点は、メイン・プロセッサと補
助プロセッサ２２のどちらも、低速のバスを通じてポー
リングしなくてもよいことである。その代わりに、それ
自体のメモリ内でローカル・ポーリング（たとえば、内
部検査）が行われる。これは、より効率的なシステムが
得られるので有利である。

【００８８】エラー検出データ・パリティとＣＲＣコード生成の独自の組合わせ
により、マイクロチャネルからＨＰＳを通る確実なデー
タ経路が提供される。

【００８９】図８を参照すると、アダプタが、マイクロ
チャネル・アドレスおよびデータ上に、パリティ生成／
検査機構５０を含むパリティ生成／検査構造を提供す
る。パリティは、以下に示すように生成され検査され
る。スレーブとマスタ、アドレスとデータの、すべての
パリティ検査を、単一ビットがエネーブル／ディスエー
ブルする。パリティは、マイクロプロセッサ２２にもＭ
ＳＭＵ２７にも支援されない。これらのチップからデー
タが出ているときは、パリティがそのデータ・バス上に
生成され、宛先でマイクロチャネルのパリティ検査回路
５１によって検査される。マイクロチャネルがパリティ
を生成すると、そのパリティは、マイクロプロセッサの
データ・バスのすぐ前で検査される。両方向ＦＩＦＯ２
６は、パリティ検査されたデータ経路の一部である。ア
ドレス・パリティは、スレーブのアクセスについて復号
器で検査され、パリティが不良であることがメイン・プ
ロセッサのマイクロチャネル・アーキテクチャによって
指定される場合は、カードはマイクロチャネル上に応答
を戻さない（ＣＤＳＦＤＢＫが非活動状態のまま）。
また、マイクロプロセッサ・バス上でサイクルは開始し
ない。

【００９０】マイクロチャネルのスレーブ書込みでは、
マイクロチャネル仕様によって指令されるようにイネー
ブルが活動状態であるバイトだけが検査される。マスタ
のアクセスでは、マイクロチャネルのアドレス・パリテ
ィは、データ・パリティと同様に、マイクロプロセッサ
・バス上で生成され、宛先でマイクロチャネル上のメイ
ン・プロセッサのパリティ回路によって検査される。マ
イクロプロセッサ・バス上のアドレス（右側ＤＭＡエン
ジン２５によって生成されたものなど）は、マイクロプ
ロセッサ２２でもＭＳＭＵ２７でも検査されない。

【００９１】アダプタは、各ＭＳＭＵメッセージ・パケ
ット上でＣＲＣコードを生成し検査する。これは、パケ
ット・ヘッダ、経路指定ワード（ノードＩＤ）およびメ
ッセージ本体のカバー範囲を含むことが好ましい。

【００９２】アダプタのＣＲＣ（たとえば、エラー検出
アルゴリズム）は、ＦＩＦＯＢデータ・バス上のデー
タを監視し、ＣＲＣコードを生成する（たとえば、１６
ビットが好ましい）。アダプタ・カードは、マイクロチ
ャネルからＦＩＦＯＢバスまで（それを含む）のデー
タのパリティ検査を提供し、ＦＩＦＯＢバスからＨＰ
Ｓを介して外に出るデータのＣＲＣ検査を提供する。こ
れにより、マイクロプロセッサからＨＰＳへ（両方向
に）のデータの完全なエラー検出が実現される。

【００９３】ＣＲＣ論理５１は、２つのアクセス可能な
レジスタを含む（たとえば、アダプタの初期設定時にコ
ードによってセットされるノードＩＤレジスタと、パケ
ット・ヘッダを送信または受信する前に事前設定される
ＣＲＣ検査レジスタ）。一実施例では、エラー検出は次
のように実施することが好ましい。

【００９４】ＭＳＭＵパケット送信では、マイクロプロ
セッサ２２は４バイトのパケット・ヘッダをＭＳＭＵヘ
ッダ・レジスタに書き込み、また宛先ノードＩＤをダブ
ルワードの高位部分に入れる。このノードＩＤは、ＭＳ
ＭＵ２７には無視されるがＣＲＣ検査生成の際に使用さ
れる。

【００９５】次に、マイクロプロセッサ２２は、経路を
ＭＳＭＵデータ・レジスタに書き込む。このダブルワー
ドはＣＲＣ論理５１には無視される。マイクロプロセッ
サは、メッセージ・パケット本体のＭＳＭＵデータ・レ
ジスタへの書込みを開始する。メッセージ本体は、マイ
クロプロセッサ、ＤＭＡ、またはマイクロプロセッサと
ＤＭＡの組合せによって直接書き込むことができる。Ｃ
ＲＣは、ＣＲＣ検査レジスタに転送されたすべてのメッ
セージ・データを符号化する。次に、マイクロプロセッ
サは、ＣＲＣ＿ＣＨＥＣＫレジスタを読み取り、検査ビ
ットをＭＳＭＵトレーラ・レジスタのバイト０と１に書
き込む。これらは、パケットの最後のバイトでなければ
ならない。

【００９６】ＭＳＭＵパケット受信では、マイクロプロ
セッサはＭＳＭＵヘッダ・レジスタから４バイトのパケ
ット・ヘッダを読み取る。ＣＲＣ論理は、ＣＲＣ検査の
ために、そのノードＩＤレジスタをダブルワードの高位
部分に書き込む。受信カードのノードＩＤレジスタが、
パケットを送るときに使用される宛先ノードＩＤと一致
しない場合は、ＣＲＣ障害が生じる。これが起こるの
は、たとえば、経路指定ビットが欠落し、パケットが間
違ったノードで終わる場合である。

【００９７】次にマイクロプロセッサ２２は、ＭＳＭＵ
データ・レジスタからメッセージ・パケット本体の読取
りを開始する。メッセージ本体は、マイクロプロセッ
サ、ＤＭＡ、またはマイクロプロセッサとＤＭＡの組合
せによって直接読み取ることができる。ＣＲＣ５１は、
転送されたすべてのメッセージ・データを検査する。

【００９８】次にマイクロプロセッサは、ＭＳＭＵトレ
ーラ・レジスタからトレーラを読み取る。マイクロプロ
セッサは、ＣＲＣ検査レジスタを読み取って、受信時の
エラーを検査する。エラーが検出された場合は、そのパ
ケットは破棄しなければならない。

【００９９】アダプタ・カードのパリティ・エラーにつ
いては、アダプタがパリティ・エラーを検出した場合、
ＣＲＣレジスタは、次のＣＲＣ検査レジスタが読み取る
まで、強制的に固定した値にされる。これにより、送信
ノードがパリティ・エラーを検出し、同時に、送信が進
行中でトレーラが読み取られた場合に、受信ノード上で
ＣＲＣエラーが保証される。受信ノードがＣＲＣエラー
を検出し、トレーラｃｒｃが送信時にパリティ・エラー
が検出されたときに送られた固定値であった場合は、送
信ノードにパリティ・エラーがあった可能性が高い。こ
の場合の他には、通常、コードにはトレーラｃｒｃを調
べる理由がない。

【０１００】もちろん、本発明の範囲内に含まれる他の
方法を使って、同じ効果を達成することもできる。

【０１０１】さらに、図９を参照すると、本発明による
装置は、欠落したクロックを検出し、それによってプロ
セッサ・ノードのハングアップを防ぐ機構を提供する。

【０１０２】一般に、このアダプタ（ならびに、システ
ムおよびＨＰＳ内で使用される複数のアダプタすべて）
用のクロックは、交換機を通ってメイン・プロセッサに
到るデータの同期のために、単一のソース・クロックに
よって提供される。ソース・クロックが失われた場合、
カードは、マイクロチャネルをハングアップし、その結
果としてノード全体をハングアップすることになる。図
９に示したように、本発明によるクロック検出回路は、
論理回路を使って、１対のカウンタ６１、６２を稼働す
る発振器を作成する。これらのカウンタは、所定の形状
（たとえば、波の形状が矩形）を有するソース・クロッ
ク生成波のハイ状態とロウ状態によって交互にリセット
される。欠落したクロックがあると、カウンタの少なく
とも１つが終了カウントに達して、カードの残りの部分
をリセット状態に保持するようになる。これによって、
ソフトウェアが検出可能なマイクロチャネルのバス・エ
ラーが生じることがあり、その場合は、ソフトウェアが
カードを詳細に調べて（プログラマブル・オプション選
択（ＰＯＳ）レジスタを使って）クロックが欠落してい
ることを確認する。

【０１０３】本発明によるクロック検出回路を詳細に見
ていくと、クロックは、データと共に外部ソースからく
る。クロックが割り込まれる可能性もあり、その場合は
メイン・プロセッサが無期限にハングアップされる。い
くつかのシナリオが想定されるか、従来システムでは問
題があった。そのような状態は回避すべきであり、その
ような状態の防止が、本発明のクロック回路によって肯
定的に実現される。

【０１０４】上記では、アダプタがスレーブとして実施
されるマイクロチャネル転送について述べた。スレーブ
・モード（たとえば、アダプタがメイン・プロセッサに
対するスレーブとして実施される）では、メイン・プロ
セッサは、マイクロチャネル・バス上にアドレスを置く
ことによって読取りまたは書込み動作を開始する。次
に、一連のハンドシェーク信号（上記および参照により
本明細書に合体されたマイクロチャネル仕様で定義され
る）を交換することによってデータ転送が達成される。
クロックが存在しない場合は、転送は開始できるが決し
て終了せず、そのため、マイクロ・プロセッサの、した
がってメイン・プロセッサ（固有のハンドシェークが行
われない）のハングアップが終了しなくなる。

【０１０５】本発明によれば、アダプタ上にクロックが
ない場合は、アダプタがリセットされ（それにより、サ
イクルが開始できなくなる）、したがってメイン・プロ
セッサはハングアップされない。

【０１０６】同様に、動作がトランザクション・サイク
ルの途中でありクロックが故障した場合は、カードがリ
セットされ、したがってトランザクションは即座に終了
する。メイン・プロセッサは、そのような状態を間違い
として認識し、エラーを記録し、回復状態になる（たと
えば、クロックがないことを示すＰＯＳレジスタを調べ
る）。

【０１０７】メイン・プロセッサは、スレーブとマスタ
の間のすべてのマイクロチャネル動作を指令するハンド
シェーク信号を通じて、トランザクション・サイクルの
終了を知る。これらの信号は、伝送用のクロックには依
存せず、カードがリセットされたときにその省略時状態
に駆動することができる。

【０１０８】上記のように、本発明の主な特徴の１つ
は、アダプタが、メイン・プロセッサに対するマスタま
たはスレーブとして動作できることである。アダプタが
マスタとして動作する場合は、クロックが故障した場
合、アダプタがリセットされたときにハンドシェーク信
号をその省略時状態に駆動することによって、そのクロ
ックは即座に終了する（たとえば、バスのハングアップ
がない）。メイン・プロセッサは、サイクルが異常終了
したことを認識し、エラーを記録し、回復状態になる。

【０１０９】図９を参照すると、クロック回路がより詳
細に示され、外部クロックとは無関係のローカル・クロ
ックによってそれぞれクロックされ外部クロックによっ
てそれぞれリセットされる第１と第２のカウンタを含
む。第１と第２のカウンタそれぞれの終了カウント信号
は、ＯＲゲート６３に結合される。第１と第２のカウン
タ６１、６２の終了カウント値はそれぞれ、外部クロッ
ク・ソースよりも大きい周波数にセットされる。第１の
カウンタ６１は低リセット値を有し、第２のカウンタ６
２は高リセット値を有する。外部クロックは、カードの
リセット端子に結合されている。外部クロックが誤動作
してハイになった場合、第１のカウンタが終了カウント
に達し、外部クロックが誤動作してロウになった場合
は、第２のカウンタが終了カウントに達する。この構造
が設けられているのは、外部クロックがどのように誤動
作するか分からないためであり、２つのカウンタ６１、
６２を設けるのは、両方の状況に備えるためである。同
じトークンによって、外部クロックが適切に動作してい
る場合、カウンタがその終了カウント値までカウントで
きる速度よりも速い速度でカウンタをリセットしている
ことになる。カウンタがその終了カウント値に達した場
合は、クロックは非常にゆっくりと動作しているか、ま
たは完全に停止していることになる。

【０１１０】ＯＲゲート６３の出力は、リセット状態を
アダプタに伝送するためのリセット伝送手段６４に結合
され、それによって、クロックが故障した場合にマイク
ロチャネルはハングアップ状態のままに留まらず、また
その出力はカード状況を記録する手段にも結合される。
したがって、カードをリセットし入力をＰＯＳレジスタ
に入れるためのドライバが提供される。より具体的に
は、ＰＯＳレジスタ内の"ＲＥＳＥＴ"ビットならびに"
ＣＬＯＣＫ"ビットがセットされる。

【０１１１】したがって、第１と第２のカウンタが終了
カウントに達した場合、カードがリセットされ、ＰＯＳ
レジスタ内に"ＮＯＣＬＯＣＫ"が記録される。アダプ
タがリセットされた場合は、ＰＯＳ内に"ＮＯＣＬＯ
ＣＫ"が記録される以外には、スレーブのアクセスは許
可されない。さらに、アダプタがリセットされているの
で、マスタのアクセスは開始されない。スレーブまたは
マスタのアクセスが進行中であれば、即座に終了され
る。メイン・プロセッサ２によるＰＯＳアクセスはクロ
ックを必要とせず、したがってクロックに何が起こった
かをクロックが決定できない場合でも、メイン・プロセ
ッサはＰＯＳレジスタにアクセスできる。

【０１１２】したがって、本発明によれば、メイン・プ
ロセッサはハングアップされず、この状態は、本発明の
構造によって肯定的に提供される。さらに、本発明の構
造は、その構造がバス上の状態を変えるという点で新規
かつ独特である。

【０１１３】したがって、本発明によれば、アダプタが
主にデータ転送タスクを実行している間にメイン・プロ
セッサが他のタスクを実行できるように、柔軟性を高
め、メイン・プロセッサが高性能交換機と通信するため
に待たなくてもよいようにするアダプタが提供される。
さらに、このアダプタは、データ転送動作においてスレ
ーブとしてもマスタとしても機能することができる。さ
らに、本発明は、比較的低速のバスを通じたポーリング
を行わず、また比較的高速のバスがデータ転送動作用に
保持される、アダプタによって高性能交換機の二重チャ
ネルに結合されたメイン・プロセッサのＦＩＦＯを管理
する方法を提供する。さらに、本発明の設計によって、
重複ＣＲＣとパリティ検査処理が提供されるような、転
送データの保全性を保証する方法および構造が提供され
る。本発明はまた、データ転送動作中にクロックが故障
した場合にメイン・プロセッサのハングアップが防止さ
れる、改良されたクロック・エラー検出回路を提供す
る。

【０１１４】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１１５】（１）メイン・プロセッサが、第１のバス
とそれに接続されたメイン・メモリを有し、アダプタ
が、通信補助プロセッサと、第２のバスと、それに接続
されたローカル・メモリと、前記メイン・メモリと前記
ローカル・メモリとの間のＤＭＡ転送を実施するための
直接メモリ・アクセス（ＤＭＡ）手段とを含む、前記ア
ダプタによって配布機構に結合された前記メイン・プロ
セッサの先入れ先出し（ＦＩＦＯ）バッファのデータを
管理する方法であって、各パケットＦＩＦＯが先頭ポイ
ンタおよびそれと関連する末尾ポインタを有し、前記メ
イン・メモリの任意のパケットＦＩＦＯと前記ローカル
・メモリのパケットＦＩＦＯが送信ＦＩＦＯであり、前
記メイン・メモリの他のパケットＦＩＦＯまたは前記ロ
ーカル・メモリのパケットＦＩＦＯが受信ＦＩＦＯであ
る、前記メイン・メモリと前記ローカル・メモリの両方
に記憶された１組のパケットＦＩＦＯを提供するステッ
プと、前記送信ＦＩＦＯから前記受信ＦＩＦＯへのパケ
ット・データのＤＭＡ転送を実行するステップとを含
み、前記ＤＭＡ転送が、前記先頭ポインタおよび末尾ポ
インタ情報に関する前記第１と第２のバスを通るポーリ
ングなしで、パケット・データのＤＭＡ転送をいつ開始
し終了するかを決定するために前記受信ＦＩＦＯにおい
て使用される、前記先頭ポインタと末尾ポインタの情報
を含むことを特徴とする方法。

【０１１６】

【発明の効果】上述のように、本発明によって、プロセ
ッサが高性能交換機との通信を待つ必要がなく、したが
ってアダプタが主にデータ転送タスクを実行する間にメ
イン・プロセッサが他のタスクを実行できる、アダプタ
が提供されることとなった。

【図面の簡単な説明】

【図１】プロセッサと高性能交換機の間のアダプタの全
体的位置付けを示す概略図である。

【図２】アダプタとその構成をより詳細に示す図であ
る。

【図３】メイン・メモリ内に数組のパケットＦＩＦＯを
含む本発明のシステムを示す図である。

【図４】補助処理機構およびメイン・プロセッサによる
本発明の送受信動作、ならびにメイン・プロセッサのパ
ケットＦＩＦＯの管理の流れ図である。

【図５】補助処理機構およびメイン・プロセッサによる
本発明の送受信動作、ならびにメイン・プロセッサのパ
ケットＦＩＦＯの管理の流れ図である。

【図６】補助処理機構およびメイン・プロセッサによる
本発明の送受信動作、ならびにメイン・プロセッサのパ
ケットＦＩＦＯの管理の流れ図である。

【図７】補助処理機構およびメイン・プロセッサによる
本発明の送受信動作、ならびにメイン・プロセッサのパ
ケットＦＩＦＯの管理の流れ図である。

【図８】本発明によるアダプタによって転送されるデー
タの保全性を保証するための構造を示し、より具体的に
は、パリティ／ＣＲＣエラー検出を実施するための構造
を示す図である。

【図９】本発明によるクロック回路を示す図である。

【符号の説明】

１アダプタ２メイン・プロセッサ・ノード２ａメイン・メモリ記憶装置２ｂ先入れ先出し（ＦＩＦＯ）記憶バッファ３高性能交換機２０アダプタ２１マイクロチャネル・インターフェース２２マイクロプロセッサ２３ダイナミック・ランダム・アクセス・メモリ２４左側直接メモリ・アクセス（ＤＭＡ）エンジン２５右側直接メモリ・アクセス（ＤＭＡ）エンジン２６先入れ先出し（ＦＩＦＯ）バッファ２６ｃ内部レジスタ２７交換管理装置（ＭＳＭＵ）２８マイクロプロセッサ・バス（アダプタ・バス）２９マイクロチャネル・バス（アダプタ・バス）

───────────────────────────────────────────────────── フロントページの続き (72)発明者ペーター・ハイナー・ホーホシルトアメリカ合衆国10009 ニューヨーク州ニューヨークイースト・フィフス・ストリート 512 アパートメント・ビー (72)発明者ユン＝ポン・ファンアメリカ合衆国12443 ニューヨーク州ハーリーフェアウェイ・ドライブ 112

Claims

【特許請求の範囲】

【請求項１】メイン・プロセッサが、第１のバスとそれ
に接続されたメイン・メモリを有し、アダプタが、通信
補助プロセッサと、第２のバスと、それに接続されたロ
ーカル・メモリと、前記メイン・メモリと前記ローカル
・メモリとの間のＤＭＡ転送を実施するための直接メモ
リ・アクセス（ＤＭＡ）手段とを含む、前記アダプタに
よって配布機構に結合された前記メイン・プロセッサの
先入れ先出し（ＦＩＦＯ）バッファのデータを管理する
方法であって、各パケットＦＩＦＯが先頭ポインタおよびそれと関連す
る末尾ポインタを有し、前記メイン・メモリの任意のパ
ケットＦＩＦＯと前記ローカル・メモリのパケットＦＩ
ＦＯが送信ＦＩＦＯであり、前記メイン・メモリの他の
パケットＦＩＦＯまたは前記ローカル・メモリのパケッ
トＦＩＦＯが受信ＦＩＦＯである、前記メイン・メモリ
と前記ローカル・メモリの両方に記憶された１組のパケ
ットＦＩＦＯを提供するステップと、前記送信ＦＩＦＯから前記受信ＦＩＦＯへのパケット・
データのＤＭＡ転送を実行するステップとを含み、前記ＤＭＡ転送が、前記先頭ポインタおよび末尾ポイン
タ情報に関する前記第１と第２のバスを通るポーリング
なしで、パケット・データのＤＭＡ転送をいつ開始し終
了するかを決定するために前記受信ＦＩＦＯにおいて使
用される、前記先頭ポインタと末尾ポインタの情報を含
むことを特徴とする方法。