JP5537919B2 - データ転送のためのシステムおよび方法 - Google Patents
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Description
ている。例えば2つのI/O完了は周辺コンポーネントインターフェース(PCI)側から来てもよく、これは33MHz、66MHz、または133MHzで動作している。2つのI/O完了はファイバチャンネルリンク側から来てもよく、これは106MHzまたは200MHzクロックに同期されてもよい。ARMプロセッサは200MHzクロックでI/O完了またはプロセッサ間メッセージをポストする。
種々の図面の同一の参照符号は同一のエレメントを示している。
データ転送は2ステッププロセスであってもよい。“送信パス”では、PCI DMAエンジン102Aまたは102Bの一方がPCIバスを介してPCI側のホストメモリ140から中間メモリ120へデータを転送する。リンクDMAエンジン104Aまたは104Bの1つはその後、中間メモリ120からファイバチャンネルリンク/インターフェース150へデータを転送する。
データがエンジン102A、102B、104Aまたは104Bの1つにより中間メモリ120に適切に記憶され、またはそこから検索されるとき、エンジン102A、102B、104Aまたは104Bは対応する“I/O完了”通知(通告)を対応する完了RAMインターフェース論理装置106Aまたは106Bへ出力する。
非スーパーチャージの“単一のチャンネル”モードでは、“送信”と“受信”パスは両者ともI/O完了通知を処理するために1“チャンネル”101で同時に動作している。したがって、ただ1つのプロセッサ114がI/O完了の処理全体を制御している。単一のチャンネルモードでは、1つのチャンネル101だけが動作可能であり、“他方のチャンネル”101は動作可能ではなく、すなわちアイドルである。“動作可能ではない”チャンネルは処理されるI/O完了がないチャンネル101として規定される。
“デュアルチャンネルモード”では、両チャンネル101A、101Bは送信および受信動作の両者を同時に独立して実行している。両チャンネルA 101AおよびB 101Bはまた同時にI/O完了を処理している。基本的に、“デュアルチャンネル”モードは単一のチャンネル動作が両チャンネルで行われているときである。
チャンネル101Aまたは101Bの1つだけが単一のチャンネルモードで動作しているとき、他方のチャンネルは動作可能ではない状態である。動作可能ではないチャンネルの処理リソースは使用されていない。
2つのプロセッサ114A、114Bとの間の通信は少なくとも2つの方法で行われる。第1に、ライン130A、130Bは2つのプロセッサ114A、114Bの間に高速度で効率的な通信交換機構を設けることができる。ライン130A、130Bはデータ処理速度を改善する。ライン130A、130Bは各プロセッサ114が単一のワードまたは8つのワードのバーストを他のプロセッサのゼロ待機状態完了RAM108へ書込むことを可能にする。
図2は、図1のシステム100の各側101A、101B中に設けられている完了制御論理装置200およびDTCM RAM214の1実施形態を示している。制御論理装置200は5つのデータパス、即ちファイバチャンネル受信パスFRxQ240、ファイバチャンネル送信パスFTxQ242、PCI受信パスDXBRx244、PCI送信パスDXBTx246、および他のARMプロセッサ114からの書込みパス130に結合されている。制御論理装置200はシステムクロックライン(sysclk)、システムリセットライン(sysrst)、“データが堅密に結合されたメモリ”(DTCM)ポート112、ARMプロセッサ114へのインターフェース262にもまだ結合されている。図1および2に示されているように、インターフェース/信号ライン262はRAMインターフェース論理装置(図1では106、図2では200)とARMプロセッサ114との間である。
システムのリセット後、完了RAM制御論理装置200は5つのデータパス240−248に結合するデータソースへ5つのREADY信号を発生する。セットREADY信号を検出するとき、各データソースはそれがDTCM RAM214へ書込むためのデータ(I/O完了)を有するならば、書込みエネーブル信号を発生する。5つのデータパス240−248は一度、書込みエネーブル信号が断定されると、5つの異なる“datain_reg”レジスタ250−257へ第1のデータを送信し始める。レジスタ250−257が満たされるとき、READY信号はデータソースがさらにデータを“datain_reg”レジスタ250−257へ書込まないように宣言を無効にする(deassert)。
図3は、図2のRAM214からのRAMブロック300、ファームウェア306、ゲットポインタフィールド302、プットポインタフィールド304、プットポインタ304のための制御論理装置308の1実施形態を示している。ファームウェア306はメモリに記憶され、図2の制御論理装置200の制御装置またはプロセッサにより実行される。代わりにファームウェア306は図2のプロセッサ114により実行されてもよい。制御論理装置308は図2の完了RAM制御論理装置200を表している。レジスタ310はゲット/読取りポインタ302とプット/書込みポインタ304を記憶するように構成されている。図3のRAMブロック300は図2のRAMブロック216−222の1つを表している。図2の各RAMブロック216−222はその固有のゲットおよびプットポインタ302、304に関連されている。
図2の第5のRAM区画/ブロック110は図1のメッセージ区域110A、110Bの1つを表している。第5のRAMブロック110は“他のプロセッサ”からのメッセージを記憶するように構成されている。例えば、図1のメッセージ区域110Aはプロセッサ区域114Bからのメッセージを記憶するように構成され、メッセージ区域110Bはプロセッサ区域114Aからのメッセージを記憶するように構成されている。図1のチャンネルBのプロセッサ114BはチャンネルAのRAM108Aの第5のRAM区画ブロック110(図1のメッセージ区域110A)へメッセージを書込むためにARMプロセッサインターフェース248のARMレジスタアクセスを使用する。
図6はスーパーチャージチャンネルモードで動作する2つのプロセッサ114A、114B、例えば単一のファイバチャンネルリンクを制御するため共に動作する2つのプロセッサ114A、114Bを有するシステム600の1実施形態を示している。システム600はPCI/Xインターフェース606、2つの完了RAM108A、108B、リンクRx/Tx DMAエンジン104、PCI Rx/Tx DMAエンジン102、2つのプロセッサ114A、114B、プロセッサ114A、114B間のドアベルレジスタおよび制御論理装置602A、602B、NL−ポートおよび並直列モジュール608、QDR RAM制御装置604、QDR外部メモリ605を含んでいる。
Claims (20)
- 第1のインタフェースに結合される第1のダイレクトメモリアクセス(DMA)エンジンと、
第2のインタフェースに結合される第2のDMAエンジンと、
前記第1のDMAエンジンからのI/O完了を記憶する第1の完了RAMと、
前記第1の完了RAMに記憶されているI/O完了を処理する第1のプロセッサと、
前記第2のDMAエンジンからのI/O完了を記憶する第2の完了RAMと、
前記第2の完了RAMに記憶されているI/O完了を処理する第2のプロセッサと
を有し、前記第1のDMAエンジンは前記第1及び第2の完了RAMの双方に第1のI/O完了を書き込み、前記第1のプロセッサ又は前記第2のプロセッサが前記第1のI/O完了にアクセスすることを可能にする、システム。 - 前記第1及び第2のプロセッサは、前記第1及び第2のプロセッサの間の通信を可能にするドアベルレジスタを利用する接続を有し、前記第1のプロセッサは、前記第2のプロセッサにより前記ドアベルレジスタに設定されたドアベルビットに応じて中断を生じさせる、請求項1記載のシステム。
- 前記第1及び第2のプロセッサは、前記第1及び第2のプロセッサの間の通信を可能にするメッセージを送受信するための接続を有する、請求項1記載のシステム。
- 前記第2のインタフェースはホストメモリに接続するためのインタフェースを備えている、請求項1記載のシステム。
- 前記第1及び第2のDMAエンジンは、ファームウェアの介入なしにDMAによるデータ転送を行う、請求項1記載のシステム。
- 用途特定集積回路(ASIC)又はフィールドプログラム可能ゲートアレイ(FPGA)により形成されている請求項1記載のシステム。
- 請求項1記載のシステムを具備するファイバチャネルネットワーク。
- 第1のインタフェースに結合された第1のダイレクトメモリアクセス(DMA)エンジンからのI/O完了を第1の完了RAMに記憶するステップと、
前記第1の完了RAMに記憶されたI/O完了を第1のプロセッサにより処理するステップと、
第2のインタフェースに結合された第2のDMAエンジンからのI/O完了を第2の完了RAMに記憶するステップと、
前記第2の完了RAMに記憶されたI/O完了を第2のプロセッサにより処理するステップと、
前記第1及び第2の完了RAMの双方に第1のI/O完了を前記第1のDMAエンジンにより書き込み、前記第1のプロセッサ又は前記第2のプロセッサが前記第1のI/O完了にアクセスできるようにするステップと
を有する方法。 - 前記第2のプロセッサによりドアベルレジスタにドアベルビットを設定することで、前記第1及び第2のプロセッサの間の動作を制御するためにドアベルレジスタを利用するステップと、
前記第2のプロセッサにより前記ドアベルレジスタに設定されたドアベルビットに応じて、前記第1のプロセッサにより中断を生じさせるステップと
をさらに含む請求項8記載の方法。 - 前記第1及び第2のプロセッサの間の動作を制御するためにメッセージを送受信するステップをさらに含む請求項8記載の方法。
- 前記第2のインタフェースはホストメモリに接続するためのインタフェースを備えている、請求項8記載の方法。
- 前記第1及び第2のDMAエンジンは、ファームウェアの介入なしにDMAによるデータ転送を行う、請求項8記載の方法。
- 前記第1のDMAエンジンは前記第1のインタフェース及び中間メモリの間でデータを転送し、前記第2のDMAエンジンは前記第2のインタフェース及び前記中間メモリの間でデータを転送する、請求項1記載のシステム。
- 前記第2の完了RAMに記憶された前記第1のDMAエンジンからの第1のI/O完了を前記第2のプロセッサが処理した後に、前記第2のプロセッサは前記第1のプロセッサにメッセージを送信する、請求項1記載のシステム。
- 前記メッセージは、前記第1のプロセッサに、前記第1のI/O完了に関するデータをさらに処理させる、請求項14記載のシステム。
- 前記第1の完了RAMは前記メッセージを記憶する、請求項15記載のシステム。
- 前記第1のDMAエンジンは前記第1のインタフェース及び中間メモリの間でデータを転送し、前記第2のDMAエンジンは前記第2のインタフェース及び前記中間メモリの間でデータを転送する、請求項8記載の方法。
- 前記第2の完了RAMに記憶された前記第1のDMAエンジンからの第1のI/O完了を前記第2のプロセッサが処理した後に、前記第2のプロセッサは前記第1のプロセッサにメッセージを送信する、請求項8記載の方法。
- 前記第1のプロセッサが、前記メッセージに応答して、前記第1のI/O完了に関するデータを処理するステップを更に有する請求項18記載の方法。
- 前記メッセージを前記第1の完了RAMに記憶するステップを更に有する請求項19記載の方法。
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Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6829660B2 (en) * | 2001-12-12 | 2004-12-07 | Emulex Design & Manufacturing Corporation | Supercharge message exchanger |
US7397768B1 (en) | 2002-09-11 | 2008-07-08 | Qlogic, Corporation | Zone management in a multi-module fibre channel switch |
US7152132B2 (en) * | 2003-07-16 | 2006-12-19 | Qlogic Corporation | Method and apparatus for improving buffer utilization in communication networks |
US7646767B2 (en) | 2003-07-21 | 2010-01-12 | Qlogic, Corporation | Method and system for programmable data dependant network routing |
US7234101B1 (en) | 2003-08-27 | 2007-06-19 | Qlogic, Corporation | Method and system for providing data integrity in storage systems |
US7225277B2 (en) * | 2003-09-04 | 2007-05-29 | International Business Machines Corporation | Proxy direct memory access |
US7093037B2 (en) * | 2003-09-22 | 2006-08-15 | Emulex Design & Manufacturing Corporation | Generalized queue and specialized register configuration for coordinating communications between tightly coupled processors |
US20050240727A1 (en) * | 2004-04-23 | 2005-10-27 | Shishir Shah | Method and system for managing storage area networks |
US7930377B2 (en) | 2004-04-23 | 2011-04-19 | Qlogic, Corporation | Method and system for using boot servers in networks |
US7669190B2 (en) | 2004-05-18 | 2010-02-23 | Qlogic, Corporation | Method and system for efficiently recording processor events in host bus adapters |
US9264384B1 (en) * | 2004-07-22 | 2016-02-16 | Oracle International Corporation | Resource virtualization mechanism including virtual host bus adapters |
US7401262B2 (en) * | 2004-08-05 | 2008-07-15 | International Business Machines Corporation | Method and apparatus for a low-level console |
US7577772B2 (en) * | 2004-09-08 | 2009-08-18 | Qlogic, Corporation | Method and system for optimizing DMA channel selection |
US7676611B2 (en) * | 2004-10-01 | 2010-03-09 | Qlogic, Corporation | Method and system for processing out of orders frames |
US7164425B2 (en) * | 2004-12-21 | 2007-01-16 | Qlogic Corporation | Method and system for high speed network application |
US7392437B2 (en) * | 2005-01-20 | 2008-06-24 | Qlogic, Corporation | Method and system for testing host bus adapters |
JP4606216B2 (ja) * | 2005-03-24 | 2011-01-05 | 富士通セミコンダクター株式会社 | 通信データ制御装置 |
US7231480B2 (en) * | 2005-04-06 | 2007-06-12 | Qlogic, Corporation | Method and system for receiver detection in PCI-Express devices |
US7281077B2 (en) * | 2005-04-06 | 2007-10-09 | Qlogic, Corporation | Elastic buffer module for PCI express devices |
US7428603B2 (en) * | 2005-06-30 | 2008-09-23 | Sigmatel, Inc. | System and method for communicating with memory devices via plurality of state machines and a DMA controller |
US9813283B2 (en) | 2005-08-09 | 2017-11-07 | Oracle International Corporation | Efficient data transfer between servers and remote peripherals |
US7461195B1 (en) | 2006-03-17 | 2008-12-02 | Qlogic, Corporation | Method and system for dynamically adjusting data transfer rates in PCI-express devices |
GB0622408D0 (en) * | 2006-11-10 | 2006-12-20 | Ibm | Device and method for detection and processing of stalled data request |
US7716397B2 (en) * | 2007-07-03 | 2010-05-11 | Lsi Corporation | Methods and systems for interprocessor message exchange between devices using only write bus transactions |
US9973446B2 (en) | 2009-08-20 | 2018-05-15 | Oracle International Corporation | Remote shared server peripherals over an Ethernet network for resource virtualization |
US8725931B1 (en) | 2010-03-26 | 2014-05-13 | Western Digital Technologies, Inc. | System and method for managing the execution of memory commands in a solid-state memory |
US8782327B1 (en) | 2010-05-11 | 2014-07-15 | Western Digital Technologies, Inc. | System and method for managing execution of internal commands and host commands in a solid-state memory |
US9026716B2 (en) | 2010-05-12 | 2015-05-05 | Western Digital Technologies, Inc. | System and method for managing garbage collection in solid-state memory |
US8635412B1 (en) | 2010-09-09 | 2014-01-21 | Western Digital Technologies, Inc. | Inter-processor communication |
US9164886B1 (en) | 2010-09-21 | 2015-10-20 | Western Digital Technologies, Inc. | System and method for multistage processing in a memory storage subsystem |
US9021192B1 (en) | 2010-09-21 | 2015-04-28 | Western Digital Technologies, Inc. | System and method for enhancing processing of memory access requests |
US9331963B2 (en) | 2010-09-24 | 2016-05-03 | Oracle International Corporation | Wireless host I/O using virtualized I/O controllers |
US9158670B1 (en) | 2011-06-30 | 2015-10-13 | Western Digital Technologies, Inc. | System and method for dynamically adjusting garbage collection policies in solid-state memory |
US9083550B2 (en) | 2012-10-29 | 2015-07-14 | Oracle International Corporation | Network virtualization over infiniband |
MY186464A (en) * | 2012-12-14 | 2021-07-22 | Mimos Berhad | System and method for optimal memory management between cpu and fpga unit |
US9665509B2 (en) * | 2014-08-20 | 2017-05-30 | Xilinx, Inc. | Mechanism for inter-processor interrupts in a heterogeneous multiprocessor system |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6426968A (en) * | 1987-07-23 | 1989-01-30 | Nec Corp | Multi-processor system |
US5130981A (en) * | 1989-03-22 | 1992-07-14 | Hewlett-Packard Company | Three port random access memory in a network bridge |
CA2009780C (en) * | 1989-05-17 | 1999-07-27 | Ernest D. Baker | Method and apparatus for the direct transfer of information between application programs running on distinct processors without utilizing the services of one or both operating systems |
JPH03110657A (ja) * | 1989-09-25 | 1991-05-10 | Tokyo Electric Co Ltd | マイクロプロセッサ間のデータ転送方法 |
JP2546901B2 (ja) * | 1989-12-05 | 1996-10-23 | 株式会社日立製作所 | 通信制御装置 |
JPH0675874A (ja) * | 1992-04-24 | 1994-03-18 | Texas Instr Inc <Ti> | ネットワーク・フロント・エンド回路をネットワーク・アダプター回路に結合するための信号インターフェース |
DE69316009T2 (de) | 1992-06-12 | 1998-04-23 | Dow Chemical Co | Sicheres frontendverbindungssystem und verfahren fur prozesssteuerungsrechner |
US5307459A (en) * | 1992-07-28 | 1994-04-26 | 3Com Corporation | Network adapter with host indication optimization |
US5828856A (en) | 1994-01-28 | 1998-10-27 | Apple Computer, Inc. | Dual bus concurrent multi-channel direct memory access controller and method |
US5961614A (en) | 1995-05-08 | 1999-10-05 | Apple Computer, Inc. | System for data transfer through an I/O device using a memory access controller which receives and stores indication of a data status signal |
JPH09102783A (ja) * | 1995-10-03 | 1997-04-15 | Mitsubishi Electric Corp | Atm端末装置及びatm端末装置における通信路決定方法 |
US5671365A (en) | 1995-10-20 | 1997-09-23 | Symbios Logic Inc. | I/O system for reducing main processor overhead in initiating I/O requests and servicing I/O completion events |
JP3018975B2 (ja) * | 1995-12-28 | 2000-03-13 | 株式会社日立製作所 | Atmプロトコル処理コントローラ |
US5894583A (en) * | 1996-04-09 | 1999-04-13 | International Business Machines Corporation | Variable timeout method for improving missing-interrupt-handler operations in an environment having I/O devices shared by one or more systems |
CA2194026C (en) | 1996-12-24 | 2001-05-01 | John V. Taglione | Method and apparatus for moving data packets between networks while minimizing cpu interventions using a multi-bus architecture |
US6067595A (en) * | 1997-09-23 | 2000-05-23 | Icore Technologies, Inc. | Method and apparatus for enabling high-performance intelligent I/O subsystems using multi-port memories |
US6434620B1 (en) * | 1998-08-27 | 2002-08-13 | Alacritech, Inc. | TCP/IP offload network interface device |
JPH11252150A (ja) * | 1998-02-27 | 1999-09-17 | Toshiba Corp | ネットワーク接続装置、及びネットワーク接続制御方法 |
US6185620B1 (en) * | 1998-04-03 | 2001-02-06 | Lsi Logic Corporation | Single chip protocol engine and data formatter apparatus for off chip host memory to local memory transfer and conversion |
US6434630B1 (en) * | 1999-03-31 | 2002-08-13 | Qlogic Corporation | Host adapter for combining I/O completion reports and method of using the same |
US6564271B2 (en) * | 1999-06-09 | 2003-05-13 | Qlogic Corporation | Method and apparatus for automatically transferring I/O blocks between a host system and a host adapter |
US6253250B1 (en) | 1999-06-28 | 2001-06-26 | Telocity, Incorporated | Method and apparatus for bridging a plurality of buses and handling of an exception event to provide bus isolation |
JP3987241B2 (ja) * | 1999-07-29 | 2007-10-03 | 株式会社東芝 | 系間情報通信システム |
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