JPH0675874A - ネットワーク・フロント・エンド回路をネットワーク・アダプター回路に結合するための信号インターフェース - Google Patents

Abstract

(57)【要約】 【目的】 最小のハードウェア変更と簡易な機構で、ま
た最小の経済的負担で、コンピュータ、あるいは類似の
周辺装置をイーサネットまたはトークン・リング・ネッ
トワークとインターフェース等がとれるようにできるイ
ンターフェース構成を提供する。 【構成】 上記目的を達成するために、ネットワーク
（２４２）と通信を行うためのネットワーク・フロント
・エンド回路（２４４）を、ネットワーク・アダプター
回路（２３０）に結合するための信号インターフェース
（２３４、２４０）が具備されている。この信号インタ
ーフェースは、複数の入力信号ラインを有し、この各入
力信号ラインはネットワーク・フロント・エンド回路か
らの入力信号をネットワーク・アダプター回路へ導くこ
とができるようになされている。信号インターフェース
は、さらに、複数の出力信号ラインを有しており、この
各出力信号ラインは、ネットワーク・アダプター回路か
らの出力信号をネットワーク・フロント・エンド回路に
導くことができるようになされている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にディジタル通信に
関し、さらに具体的にはネットワーク・フロント・エン
ド回路をネットワーク・アダプター回路に結合するため
の信号インターフェースに関するものである。

【０００２】

【従来の技術】コンピュータ技術が進歩するにつれて、
コンピュータ・ネットワークを用いることが非常に一般
的なこととなってきた。実際に、コンピュータ・ネット
ワークはあらゆる種類のビジネス、産業界、研究機関に
おいて用いられている。技術が進歩するにつれて、ネッ
トワーク市場においては２つの型のコンピュータ・ネッ
トワークが主要なものとなってきている。この２つと
は、すなわちトークン・リング・ネットワークと、イー
サネット・ネットワークである。現在、ローカル・エリ
ア・ネットワーク市場のおよそ９０％がトークン・リン
グ・ネットワークとイーサネット・ネットワークとで占
められているものと考えられている。従って、ほとんど
の場合は、一連のパーソナルコンピュータあるいはワー
クステーションは、トークン・リングか、あるいはイー
サネットのどちらかのローカル・エリア・ネットワーク
（ＬＡＮ）に接続して、ＬＡＮを通してこれらの装置の
各々のプロセッサが互いに通信ができるようになされ
る。また、その他のファイル・サーパ、専用プロセッ
サ、プリンタなどのいろいろな周辺装置も同様にしてＬ
ＡＮに接続して、当該技術として知られているような用
い方をすることが可能である。

【０００３】ネットワークの最新の用い方では、それぞ
れの周辺装置を選択されたネットワークに結合するため
の、物理的および電気的の両方のインターフェースが必
要とされる。どのような型のインターフェース構成を具
体的に選択すべきかは、単に選択したネットワークの型
だけでなく、ネットワークが使用する通信媒体の具体的
な型にも依存する。例えば、現在の技術では、トークン
・リング・ネットワークは、トークン・リング・プロト
コルと通信媒体の９つの異なる組み合わせの中から１つ
を選択して用いることができる。同様に、イーサネット
・ネットワークは３つの異なる通信媒体の中の少なくと
も１つを用いることができる。その結果、これまでは、
単にネットワークプロトコルの仕様（例えば、イーサネ
ットあるいはトークン・リングプロトコルに対する具体
的な仕様）だけでなく、そのネットワークに適合する具
体的な通信媒体についてインターフェース構成の型をユ
ーザ自身が選択しなければならなかった。

【０００４】上記のような理由で、コンピュータ製造業
者、あるいはユーザは具体的なネットワークおよびその
ネットワークが用いる通信媒体に適合するようにコンピ
ュータと、そのネットワークとを構成する必要があっ
た。従って、例えばパーソナルコンピュータを例にとる
と、コンピュータ製造業者はパーソナルコンピュータの
ハードウェアを特定の型のネットワークと相互作用でき
るようにするとともに、そのネットワークの通信媒体と
も相互作用できるように構成する必要があった。従来技
術においては、このような構成はパーソナルコンピュー
タの中のマザーボード上かあるいはカード上に、必要な
チップを備えさせて、プロトコルのレベルで実現するの
が通常であった。さらに、特定の型のメカニカル・コネ
クタをパーソナルコンピュータのキャビネットかまたは
コンピュータカードの外側端部に具備させて、ネットワ
ークが利用する通信媒体の型と適合するようになされて
いる。

【０００５】従来技術の例として、同軸ケーブル媒体
（ＡＵＩ）を用いたイーサネット・ネットワークに適合
させるためには、インターフェースカードにはイーサネ
ット回路を搭載したものを選択し、さらにＭＩＬ−Ｃ−
２４３０８−１９７２型のコネクタをパーソナルコンピ
ュータのキャビネットに取り付けるか、あるいはインタ
ーフェースカードの１つに付着させる。このようにする
ことによってコンピュータはイーサネット・ネットワー
クの同軸ケーブル媒体に物理的に接続される。しかし、
いったん、構成をこのように実現してしまうと、コンピ
ュータはその特定の同軸ケーブル通信媒体専用となって
しまい、他の型のネットワークおよび／あるいはケーブ
ル媒体で使用することは直ちにはできない。従って、上
記のような構成を実施したコンピュータのユーザが、例
えばシンネット・ケーブル媒体を用いたイーサネット・
ネットワークに変更したいと思ったときには、コンピュ
ータをそのネットワークの新しい型の媒体に適合できる
ように再構築する必要がある。このような再構築は通常
はコンピュータの中のインターフェースカードと交換す
ることによって実現される。従来技術の他の欠点は、上
記の例においてコンピュータのユーザが、もしコンピュ
ータをイーサネット・ネットワークではなくトークン・
リング・ネットワークに接続したいと思ったときには、
イーサネットのサポート用カードを交換する必要があ
り、また、もし、マザーボードがすでにイーサネット・
プロトコルを用いて通信するように構成されているので
あれば、マザーボードをトークン・リング・プロトコル
に適合するように変更する必要があることである。

【０００６】

【発明が解決しようとする課題】上記のことからわかる
ように、最小のハードウェア変更と簡易な機構で、また
最小の経済的負担で、コンピュータ、あるいは類似の周
辺装置をイーサネットまたはトークン・リング・ネット
ワークとインターフェースがとれるようにできるインタ
ーフェース構成が必要とされていることは明かであろ
う。さらに、イーサネットあるいはトークン・リング・
ネットワークシステムのためのいろいろな型の通信媒体
へ適合することができるように融通性をもたせることが
必要とされている。本発明は、ネットワーク周辺装置を
イーサネットおよびトークン・リング・ネットワークと
インターフェースをとる際の従来技術の欠点あるいは問
題を事実上なくすか、あるいは低減することができる、
ネットワーク・フロント・エンド回路をネットワーク・
アダプター回路に接続するための電気的なインターフェ
ースを提供するものである。

【０００７】

【課題を解決するための手段】本発明は、ネットワーク
・フロント・エンド回路をネットワーク・アダプター回
路に結合し、このネットワーク・フロント・エンド回路
がネットワークと通信ができるようになすための信号イ
ンターフェースを提供するものである。この信号インタ
ーフェースは複数の入力信号ラインを有しており、これ
らの各々の入力信号ラインがネットワーク・フロント・
エンド回路からの入力信号をネットワーク・アダプター
回路に導くように動作することが可能となっている。信
号インターフェースはさらに複数の出力信号ラインを有
しており、これらの各々がネットワーク・アダプター回
路からの出力信号をネットワーク・フロント・エンド回
路に導くようになされている。選択された入力信号ライ
ンおよび出力信号ラインは、第１および第２のネットワ
ーク・プロトコルの両方のネットワーク・プロトコルを
同一のラインにおいてサポートするように機能する。さ
らに、入力信号は選択された入力ラインにのみ入力さ
れ、また出力信号は選択された出力ラインからのみ出力
されるようになされている。

【０００８】また、ローカル・エリア・ネットワークに
適合できる回路が備えられており、これによってホスト
装置をネットワーク・フロント・エンド回路に結合し
て、ネットワークと情報をやりとりすることが可能とな
っている。この適合回路は、内部バスと、ホスト装置の
バスおよび内部バスと通信可能な第１のバスと、ネット
ワーク・フロント・エンド回路のバスおよび内部バスと
通信可能な第２のバス、とを有している。また、この適
合回路はさらにプロトコル・ハンドラを有している。こ
のプロトコル・ハンドラはモードがトークン・リング、
あるいはイーサネット・プロトコルのどちらになってい
るかに従って、それぞれトークン・リングあるいはイー
サネット・プロトコルによる第１のバス、第２のバス、
および内部バスとの通信が可能なようになされている。
また、この適合回路はさらに、第１、および第２の状態
を示す信号を受信するための構成入力ピンを有してお
り、第１の状態が示されているときにはローカル・エリ
ア・ネットワーク適合回路はトークン・リング・プロト
コルで動作するように構成され、また、第２の状態が示
されているときには、ローカル・エリア・ネットワーク
適合回路はイーサネット・プロトコルで動作するように
構成される。

【０００９】また本発明は、ネットワーク・インターフ
ェースを有するホスト装置を、あらかじめ定められた通
信媒体とあらかじめ定められた通信物理レイヤを有する
コンピュータ・ネットワークに結合するためのインター
フェース・デバイスを提供する。このインターフェース
・デバイスは、ホスト装置のネットワーク・インターフ
ェースに結合するための第１のコネクタを装着している
プラグ要素を有している。また、このインターフェース
・デバイスはプラグ要素の中に配備されたフロント・エ
ンド回路をさらに有しており、このフロント・エンド回
路はあらかじめ定められた通信媒体と結合し、あらかじ
め定められた物理レイヤと相互作用するように選択する
ことが可能である。本発明は従来技術と比較して多くの
技術的利点を提供する。例えば、１つの技術的利点とし
て、ホスト装置の立ち上げ動作中にネットワークでの干
渉が起こる確率を最小化する回路が取り入れられている
ことがある。第２の技術的利点は、周辺ネットワークデ
バイスを異なる型のネットワークあるいはネットワーク
媒体に適合できるように、最小のハードウェア変更で、
従ってユーザにとって最小の努力とコストで、容易に再
構成することができる能力である。さらに他の技術的利
点は、インターフェースが明確に定義されていることに
よって、周辺デバイスの中のハードウェアを再調整ある
いは再構築する必要なしに、周辺デバイスと通信するこ
とができる周辺デバイス外部デバイスを将来開発するこ
とが可能となるという、インターフェースの融通性であ
る。

【００１０】他の技術的利点は、ホストプロセッサある
いはこれと類似の周辺デバイスが、単にイーサネットお
よびトークン・リング・ネットワークでの通信が可能で
あるというだけではなく、これらのネットワークを用い
た通信において、いろいろな通信媒体を用いることを可
能とする構成を有していることである。ここで、さらに
第２の技術的利点として、周辺ネットワークデバイスを
異なる型のネットワークあるいはネットワーク媒体に適
合できるように、最小のハードウェア変更で、従ってユ
ーザにとって最小の努力とコストで、容易に再構成する
ことができる能力がある。さらに他の技術的利点は、ホ
ストコンピュータあるいはこれと類似の周辺デバイス
が、イーサネットあるいはトークン・リング・ネットワ
ークによる効果的な通信を行うことを可能とするデバイ
スの提供である。さらに、他の技術的利点は、本発明で
は好適には４Ｍビット／秒あるいは１６Ｍビット／秒の
トークン・リング・プロトコルに適合するように構成す
ることが可能なことである。さらに、他の技術的利点
は、いろいろな型のネットワーク・プロトコルに適合さ
せるためにコンピュータの内部部品に物理的操作を行う
ことの必要性がなくなるということである。好適な実施
態様において得られる、さらに他の技術的利点は、イー
サネットあるいはトークン・リング・ネットワークによ
るネットワーク相互作用を実現するのに、単に１つのチ
ップとそのハードウェアサポートとが必要なだけである
とうい点である。

【００１１】さらに、その他の多くの利点を有すること
が、特許請求範囲、以下の説明、および図から当業者に
は明らかであろう。

【００１２】

【実施例】図面を参照して、本発明の好適な実施例につ
いて説明する。なお、これらの図において、対応する同
様の部分は、別の図においても同様の参照番号で表わさ
れている。図１は、従来技術の構成を、本発明と関連を
有するいろいろな構成要素について一般的な形で表した
図である。具体的には、図１にはホストシステム１０、
ネットワーク・アダプター１２、およびネットワーク・
バス１４が示されている。この図１の具体例において
は、ホストシステム１０は通常はコンピュータをベース
としたシステムまたは周辺装置である。またバス１４は
任意の型のコンピュータ・ネットワークを代表して示し
たものである。図１には、ネットワークに適合された１
つのホストシステムのみが示されているだけであるが、
一連の異なったホストシステムを同一の共通ネットワー
クを通して互いに通信できるように接続して使用に供す
るようにできる。

【００１３】ホストシステム１０はバス１６を介してネ
ットワーク・アダプター１２に結合されている。さら
に、ネットワーク・アダプター１２はバス１８を介して
ネットワーク・バス１４に結合されている。ネットワー
ク・アダプター１２は２つのインターフェース、すなわ
ちネットワーク・アダプター１２をホストシステム１０
に接続するためのインターフェース２０と、アダプター
１２をネットワーク・バス１４に接続するためのインタ
ーフェース２２とを有している。さらに、ネットワーク
・アダプター１２は、インターフェース２０およびイン
ターフェース２２を、それぞれネットワーク・アダプタ
ー１２の内部構成要素に結合するための内部バス２０ａ
および内部バス２２ａとを有している。従って、バス１
６、１８、２０ａ、２２ａを介して、またネットワーク
・アダプター１２を通して、ホストシステム１０とネッ
トワーク・バス１４との間で通信が行われる。こうし
て、ネットワーク・アダプター１２は、ホストシステム
１０を、ネットワーク・バス１４を介して通信ができる
ように“適合”させる。

【００１４】図１は、従来技術における、コンピュータ
・ホスト・システムをネットワークに接続するための通
常の方法を、概括的に表したものである。ホストシステ
ム１０は、例えば、パーソナルコンピュータで構成する
ことができる。一方、ネットワーク・バス１４は、多く
のいろいろな型のコンピュータ・ネットワークの中の任
意の１つを代表的に示したものである。以下に好適な実
施例と結びつけて議論するように、本実施例はトークン
・リングまたはイーサネット・ローカル・エリア・ネッ
トワーク（ＬＡＮ）に適合するように仕立てられたもの
である。トークン・リングあるいはイーサネット以外の
他のネットワークを用いることも可能であるが、市場で
今日用いられているＬＡＮの少なくとも９０％がトーク
ン・リングかイーサネット技術を用いたものである。

【００１５】図示のネットワーク・アダプター１２は３
つの一般的な内部構成部品を有している。すなわち、具
体的には、アダプター・ハードウェア・ブロック２４、
ネットワーク・フロント・エンド回路２６、その他のハ
ードウェア・ブロック２８とを有している。アダプター
・ハードウェア・ブロック２４、ネットワーク・フロン
ト・エンド回路２６、およびその他のハードウェア・ブ
ロック２８は、一般的に内部バス３０によって接続され
ている。その結果、これらの３つの構成部品が互いに作
用し合って、ホストシステム１０とネットワーク・バス
１４との間での通信を可能となす。こうして、ネットワ
ーク・バス１４上のデータは、バス１８、インターフェ
ース２２、および内部バス２２ａを介して、ネットワー
ク・フロント・エンド回路２６に取り込まれる。その
後、このデータは、アダプター１２の構成部品によって
処理され、最終的にはバス２０ａ、インターフェース２
０、およびバス１６を介して、ホストシステム１０に転
送される。当然ながら、ホストシステム１０からネット
ワーク・バス１４への、逆方向のデータの転送も、同様
にして可能である。また、さらにアダプター・ハードウ
ェア・ブロック２４、ネットワーク・フロント・エンド
回路２６、およびその他のハードウェア・ブロック２８
の具体的な機能については、従来技術と、本発明の実施
態様との両方を比較することによって特徴づけることが
できる。従来技術の具体例としては、テキサス・インス
トルメント社に譲渡された米国特許および係属中の特許
出願に開示されているような構成がある。従って、以下
に示す米国特許および係属中の出願をここの参照併合
し、これらはすべてここに記述されているものとみなさ
れるものとする。

【００１６】 公告特許 特許番号 表 題 出願日 4,８６6,４２１ 外部アドレス復号化のためのインター ９月１２日 フェースを有する通信回路 （１９８９） 4,７７7,５９１ ＣＰＵ、ＲＡＭ、タイマ、バス・アー １０月１１日 ビターを集積化したデータ通信シス （１９８８） テム用のマイクロプロセッサ 4,６７4,０８６ トークン・リング・アクセス・コント ６月１６日 ロール・プロトコル回路 （１９８７） 4,６４6,２３２ ＣＰＵ、ＲＡＭ、タイマ、バス・アー ２月２４日 ビターを集積化したデータ通信シス （１９８７） テム用のマイクロプロセッサ 4,５７1,６７５ 集積化されたオート・ロード・タイマ ２月１８日 を有するマイクロプロセッサ・デバ （１９８６） イス 係属中米国特許出願シリアル 番号／整理番号 表 題 出願日 ０７／４４６５０５／ データ転送装置および方法 １２月５日 ＴＩ−１３２８４ （１９８９） ０７／４４５０６６／ ダウンロード・タスク制御通信 １２月４日 ＴＩ−１４６１３ プロセッサシステム （１９８９） ０７／４４６０１９／ データ通信システム １２月５日 ＴＩ−１２９５２ （１９８９） ０７／４４６３５２／ データ優先順位づけシステム １月１６日 ＴＩ−１３０１５ （１９９０） ０７／４４５５６２／ ディジタル・プロセッサ １２月５日 ＴＩ−１２９４０ （１９８９） 図２は、図１のアダプター・ハードウェア・ブロック２
４をブロック図として示したものである。具体的には、
好適な態様においては、アダプター・ハードウェア・ブ
ロック２４はシングルチップのローカル・エリア・ネッ
トワーク・プロセッサ・アダプター２４である。本発明
に実施例に用いるプロセッサ・デバイスは、テキサス・
インストルメント社から市販されているシングルチップ
のトークン・リング通信プロセッサ・デバイスであるＴ
ＭＳ３８０Ｃ１６トークン・リング通信プロセッサに基
づいて、これから導き作られたものである。具体的に
は、アダプター・チップ２４は一般に、ＴＭＳ３８０Ｃ
１６に用いられているのと同一の構成ブロックで表現で
きる。しかしながら、このデバイスは大きな改良および
アップグレードがなされており、元々のデバイスが単に
リング・ネットワーク専用としてのみ動作が可能であっ
たのに対して、本発明によるデバイスは図１の構成に用
いてトークン・リング・ネットワークまたはイーサネッ
ト・ネットワークのどちらかによる通信が可能なように
なっている。また、図８および図９と関連づけて後に記
述するように、アダプター・ハードウェア・ブロック２
４は本発明による物理的構成において、トークン・リン
グ・プロトコルあるいはイーサネット・プロトコルによ
る、いろいろな型の通信媒体をサポートするのに用いる
こともできる。

【００１７】元々のデバイスを改良したことによって、
本アダプター・チップ２４は、元々のＴＭＳ３８０Ｃ１
６が有していた利点に加えて、さらに、いろいろな利点
が得られるようになっている。元々のＴＭＳ３８０Ｃ１
６が有していた利点のいくつかは以下のようなものであ
る。すなわち、第１には、プロトコル・ハンドリング、
ホストシステム・インターフェース、メモリ・インター
フェース、および通信処理がシングル・チップに集積化
して実現されているので、これはさらに附加部品とし
て、アダプター・メモリと、他の発振器などの最小の附
加部品（すなわち、その他のハードウェア２８）を附加
するだけで、完全にホストシステムをネットワークとイ
ンターフェースをとらせることが可能である。さらに、
ＴＭＳ３８０Ｃ１６は高速バス・マスタＤＭＡインター
フェースによる３２ビットのシステム・メモリのアドレ
ス範囲を有し、ホストシステムとの高速通信をサポート
することができる。さらには、ＴＭＳ３８０Ｃ１６は直
接Ｉ／Ｏおよび低価格８ビット疑似ＤＭＡインターフェ
ースをサポートしており、単にチップ・セレクトを行う
だけで、８０×８×８ビットのスレーブＩ／Ｏインター
フェースとして動作する。最後に、インテル８０＊８＊
あるいはモトラーラの６８＊＊＊型のいずれかのバスお
よびメモリ構成を選択することが可能であり、従って、
柔軟な設計を行うことが可能となっている。

【００１８】また、ＴＭＳ３８０Ｃ１６は２メガバイト
までのメモリ・アドレス指定をサポートしている。メモ
リ容量が、このように拡張されているので、大きなブロ
ック情報を一度に２者間で転送させることが可能とな
り、ホストシステムからネットワーク・アダプターへの
通信周波数を最小化することができ、アダプターの特性
向上が得られる。このように、メモリへの大容量インタ
ーフェースがサポートされているということは、大容量
データ転送を必要とする応用、例えばグラフィックスや
データベースの転送、および／あるいは、データバッフ
ァのためのメモリを追加してホストシステムによる処理
がなされるまでデータのストアを行うようにされた大容
量ロードのネットワークなどの応用において重要なこと
である。さらに、ＴＭＳ３８０Ｃ１６の独特の通信プロ
セッサ（“ＣＰＵ”）を有しており、これによりプロト
コル・ソフトウェアをＲＡＭのダウンロードすなわちＲ
ＡＭおよびデバイスの空きメモリにストアすることがで
きるようになっている。これらのダウンロードが可能な
プロトコルについては、先に併合した米国特許出願０７
／４４5,０６６に、さらに詳細に記述されている。プロ
トコルをチップに移動することによって、システム特性
が改善される。これは、処理がホストシステムからＴＭ
Ｓ３８０Ｃ１６に移されるためであり、また、アダプタ
ーとホストとの間の通信も減少させることができる。

【００１９】また、ＴＭＳ３８０Ｃ１６は、リアルタイ
ムでエラーの検出を行うとともに、自動フレーム・バッ
ファ管理を行うためのハードウェア・カウンタを有して
いる。これらのカウンタはシステム・バスの再試行およ
びバースト・サイズの制御を行うとともに、ホストおよ
びアダプター・バッファの状態を追尾する。従来は、こ
れらのカウンタはソフトウェアで実現されていたもので
あり、これをハードウェアに集積化したことによってソ
フトウェアのオーバヘッドが取り除かれ、アダプターの
インターフェース動作が改善されている。再び図２に戻
る。この図においては、説明の都合上、アダプター・チ
ップ２４は５つの内部機能ブロックを有しているものと
している。すなわち、具体的には通信プロセッサ３２、
システム・インターフェース３４、アダプター支援機能
ブロック３６、プロトコル・ハンドラ３８、およびメモ
リ・インターフェース４０である。メモリ・インターフ
ェース４０は、情報の書き込み・読みだし用のメモリ
（図示せず）に結合されている。アダプター・チップ２
４の各内部ブロックは内部システム・バス４２を介し
て、互いに通信することができる。ここで、プロセッサ
チップ２４がこれらの５つのブロックを有しているよう
に示したのは、単なる１つの例であって、このように５
つの異なるブロックに分割する必要は必ずしもなく、適
当に選択された他の回路によって、これらの５つのブロ
ックのそれぞれの機能を実現することが可能であること
は、当業者には明かであろう。従って、本発明の範囲
は、このようなアダプター・デバイス２４が５つのブロ
ックを有する場合にのみ限定されるわけではない。

【００２０】すでに述べたように、アダプター・チップ
２４の中の５つのブロックはテキサス・インストルメン
ト社のＴＭＳ３８０Ｃ１６において従来用いられていた
ものを記述したものである。しかし、本発明による実施
例においては、チップが単にトークン・リング・プロト
コルだけでなく、イーサネット・プロトコルでも通信が
可能なようになすために、これらのブロックの中の選択
されたいくつかのブロックに対していろいろな改良を施
して、アダプタ・チップ全体としての技術的利点をさら
に附加させている。トークン・リング・プロトコルだけ
でなく、イーサネット・プロトコルでも通信が可能なよ
うにするための、キーとなる重要な具体的改善は主にプ
ロトコル・ハンドラ３８に対してなされている。従っ
て、以下の５つの各ブロックについての基本的説明にお
いては、プロトコル・ハンドラ３８の特性について、特
に強調して説明を行う。

【００２１】一般に、アダプター・チップ２４の５つの
内部構成要素は以下のように動作する。アダプター・チ
ップ２４の通信プロセッサ３２は、キャッシュ・ワーク
スペース・レジスタ・アーキテクチャを採用している。
最も簡単な命令は、もし、その命令のオペランドがキャ
ッシュの中にある場合には、単に１メモリ・サイクルを
必要とするに過ぎないので、キャッシュ・ワークスペー
ス・レジスタ・ファイルを用いることによって特性が改
善される。通信プロセッサ３２は、アダプターの動作を
制御し、診断テストを実行し、またシステム割り込みに
応答する。さらに、通信プロセッサ３２上で実行される
コードによって、トークン・リング・プロトコルで必要
なフレームレベルでの媒体アクセス制御（“ＭＡＣ”）
プロトコルが実行される。

【００２２】プロトコル・ハンドラ３８は、ネットワー
ク・アクセス・データのフレーミングおよびディフレー
ミング、周期的冗長性チェック（“ＣＲＣ”）の機能を
担っている。また、プロトコル・ハンドラ３８は、トー
クン・リング、あるいは、イーサネット規格において必
要となるネットワークの特定の状態の実現と制御とを行
う。さらに、プロトコル・ハンドラ３８は、ネットワー
ク・データの直列化および非直列化を行い、ビットレベ
ルおよびフレームレベルでの、トークン・リングおよび
イーサネット・ローカル・エリア・ネットワーク・プロ
トコルを実行する。情報を受信するときには、プロトコ
ル・ハンドラ３８は、ネットワークからのデータを非直
列化してから、このデータをアダプター・メモリ４４に
リンクされたバッファのリストとして転送する。データ
を送信するときには、プロトコル・ハンドラ３８はデー
タをアダプター・メモリ４４から取り出して、これをシ
リアルの形に変換してから、上述した図１のネットワー
ク・フロント・エンド回路２６を経由してネットワーク
に送り出す。

【００２３】また、プロトコル・ハンドラ３８はＲＡＭ
（図示せず）へのデータの入出力の流れの制御も行う。
具体的には、プロトコル・ハンドラ３８は自動的にバッ
ファの間を連鎖させて連続的なＤＭＡ動作をさせるため
のＤＭＡコントローラを有している。４つのＤＭＡ状態
マシーンが保持され、受信側、送信側のそれぞれでデー
タＤＭＡとバッファ管理ＤＭＡのための状態マシーンを
有するようになっている。バッファ管理ＤＭＡ状態マシ
ーンは受信・送信のためのデータＤＭＡ状態マシーンの
再初期化を行い、自動的にこれらのバッファの連鎖を、
それぞれが満ちるごとにステップダウンさせる。この動
作は十分に高速であるので、フレームがネットワークに
次々に現れたような場合においてでも、状態マシーンの
動作を保証することができる。フレームの最後、バッフ
ァの最後、あるいはバッファ連鎖の最後に達したときに
は、プロトコル・ハンドラ３８は通信プロセッサ３２へ
の割り込みを実施する。

【００２４】上記のように、アダプター・チップ２４に
おける、本発明のキーとなる重要な変更・改良は、その
ほとんどがプロトコル・ハンドラ３８に関するものであ
る。一般には、トークン・リング・プロトコルとイーサ
ネット・プロトコルとの両方に適合できるようにするた
めに、プロトコル・ハンドラは、さらにその他のプロト
コル論理回路を有している。プロトコル・ハンドラ３８
についての、上記の、あるいは、さらにその他の改良に
ついては、図４−図６と関連させて後にさらに詳細に述
べる。システム・インターフェース３４は図１に示され
たホストシステム１０をアダプター・チップ２４へイン
ターフェースさせる。さらに、システム・インターフェ
ース３４は、ホストシステム１０とメモリ４４との間の
直接メモリアクセス（“ＤＭＡ”）動作の制御を行う。
さらに、システム・インターフェース３４によって、ホ
ストシステム１０のメモリ４４への直接アクセス（“Ｄ
ＩＯ”）が可能となる。

【００２５】システム・インターフェース３４は２つの
変位したコントローラ（それぞれを別個には図示してい
ない）を有している。第１のコントローラは直接Ｉ／Ｏ
コントローラである。この直接Ｉ／Ｏコントローラは、
アダプター・チップ２４によって示されたホストシステ
ムのコントローラ・レジスタへの参照の管理を行う。第
２のコントローラはシステムＤＭＡコントローラであ
る。このコントローラは、ホストシステム１０とアダプ
ター・チップ２４のデータ・バスとの間でのＤＭＡ転送
を実行する。また、ソフトウェアによって、これらのマ
シーンを用いて、ホストシステム１０とアダプター・チ
ップ２４とが互いに通信ができるようになされる。“Ｄ
ＩＯ”および“ＳＤＭＡ”という用語はホストシステム
の側から見たときのデータ転送メカニズムを意味するも
のであり、ホストシステム・バス上に現れる“ＤＩＯ”
レジスタをアダプター・メモリ・マップに現れるレジス
タと混同してはならない。

【００２６】ＤＩＯにおいては、アダプター・チップ２
４は、ホストシステム１０にとっては１６バイト境界の
連続した１６バイトアドレスのように見える。ＤＩＯレ
ジスタはホストシステム１０をアダプター・メモリにア
クセスさせてコードをダウンロードし、またアダプター
の状態情報をホストシステム１０が利用できるようにし
て、ホストシステム１０がアダプター・チップ２４を制
御することが可能となるようにする。ホストシステムが
アダプター・メモリ４４から読み取り、あるいは、書き
込みを行っている間は（ＤＩＯ）、通信プロセッサ３２
はアダプター・メモリ４４からロックアウトされる。こ
のようにすることによって、コマンドおよび状態タスク
・ブロックがホストシステム１０によって書き込まれ、
通信プロセッサ３２によって非同期的に検査される。ま
た、直接Ｉ／Ｏコントローラは、システム・バス割り込
み応答サイクルの間、プログラム可能な割り込みベクト
ルをシステムバス上に置く。

【００２７】また、システム・インターフェース３４は
通信プロセッサ３２がアダプター・メモリ４４とホスト
システム１０のメモリとの間で、フレームデータあるい
はコマンド／状態の交換を行うためのＤＭＡの開始許可
を与える。好適な実施態様においては、ＤＭＡは完全に
アダプター・チップ２４の制御下にあることに注意すべ
きである。また、システム・インターフェース３４はさ
らにＣＭＤ／ＳＴＳレジスタも有している。ホストシス
テム１０がフレームを送る必要があるときには、ＣＭＤ
／ＳＴＳレジスタのＡＩＲＱビットを書き込むことによ
って、アダプター・チップ２４に対して割り込みを発生
させる。この点からは、アダプター・チップ２４に関す
るソフトウェアが送信の制御を行っているということに
なる。メモリ・インターフェース４０は内部システム・
バス４２に対するコントローラを有しており、これによ
ってメモリ４４（図示せず）へのインターフェースおよ
び制御を行う。さらに、メモリ・インターフェース４０
はパリティ・チェッカーおよびパリティ・ジェネレー
タ、メモリ・マッピング・レジスタ、バス使用決定回
路、およびクロック・ジェネレータをも有している・メ
モリ・インターフェース４０はコントローラとして動作
し、内部システム・バス４２の使用決定を行う。また、
好適な実施態様においては、メモリ・インターフェース
４０は柔軟なバス・インターフェースを備えていて、２
メガ・バイドのＤＲＡＭ、ＳＲＡＭあるいはＥＰＲＯＭ
をメモリ４４として使用できるようになっており、これ
により価格とチップ数とを低減できる。メモリ・インタ
ーフェース４０は、また、通信プロセッサ３２の論理ア
ドレス空間を２メガバイトまで増大するのに用いるため
の、コード、データ、スタックおよびバッファのマッピ
ング・レジスタとを有している。

【００２８】アダプター支援機能ブロック３６によっ
て、さらにその他の特徴がアダプター・チップ２４に附
加される。テストを容易に実行できるようにするため
に、好適にはアダプター支援機能ブロック３６はその他
のアダプター・チップ機能から分離されている。具体的
には、アダプター支援機能ブロック３６は、汎用タイマ
ー、割り込み優先順位づけ回路およびマルチプレクサ、
ＤＲＡＭリフレッシュ・コントローラ、およびアダプタ
ーの制御および状態用に選択されたいくつかのレジスタ
とを有している。具体的な実施態様の構造および方法に
進む前に、トークン・リングおよびイーサネットによる
通信のフレーム・フォーマットについて説明する。フレ
ーム・フォーマットはネットワークを通して送信される
データのパケットを表すもので、一般にこのデータパケ
ットは１つのネットワーク周辺装置から他のネットワー
ク周辺装置へ送られる情報を含んでおり、この情報を受
け取ったネットワーク周辺装置は、この情報に応答して
何らかのタスクを実行する。好適な実施態様はトークン
・リング・ネットワークおよびイーサネット・ネットワ
ークに関するものであるから、トークン・リングおよび
イーサネットによる通信のフレームおよびデータのフォ
ーマットがどのようなものであるのかをそれぞれ図３
（ａ），（ｂ）に示す。

【００２９】図３（ａ）はトークン・リング・データ・
フレーム４６を示したものである。フレーム４６は開始
区切り記号で開始される。この開始区切り記号はフレー
ムの始まりを示すものであり、８ビット列から構成され
ており、これを認識することにより、どこからフレーム
が開始されるのかがわかる。開始区切り記号の後には、
物理制御フィールド０が続く。物理制御フィールド０は
４つのビットの組から成る１バイト情報で構成されてお
り、これらのビットの組はそれぞれが異なる表示を担っ
ている。具体的には０から２までのビットはトークンの
優先順位レベルを表す。物理制御フィールド０のビット
３はトークン・インディケータである。このトークン・
インディケータは使用中のトークンに対しては１にセッ
トされ、使用されていないトークンに対しては０にセッ
トされる。物理制御フィールド０のビット４はモニタ・
カウント・ビットである。監視端末が反復モードとなっ
ているときに、通常とは違った使用されていないトーク
ンを受け取ると、監視端末はモニタ・カウント・ビット
を調べる。もしそのビットが０であれば、監視端末はト
ークンを反復して、モニタ・カウント・ビットを１にセ
ットする。また、もし、ビットが１であるときには、ト
ークンにエラーが発生したことが検出される。物理制御
フィールド０のビット５からビット７までは優先順位用
として予約確保されている。これらのビットは、特定の
優先順位の異常ではない使用されていないトークンをリ
クエストするためのフレーム・アルゴリズムに使用され
る。

【００３０】物理制御フィールド０の後には物理制御フ
ィールド１が続く。物理制御フィールド０と同様に、物
理制御フィールド１はいろいろなビットの組を含んでお
り、これらのビットの組によって様々な表示が行われ
る。例えば、すでに説明したアダプター・チップ２４は
２つの異なる型のトークン・リング・フレーム・フォー
マットの認識を行う。物理制御フィールド１の最初の２
つのビットは、これらの２つの型のフレーム・フォーマ
ットのうちのどちらが使用されているのかを示すのに用
いられる。第１のフォーマットでは、フレームのデータ
部分とともに、フレーム・アドレス部分（いわゆるフレ
ーム・ヘッダ）における周期的冗長性チェック（“ＣＲ
Ｃ”）が行われる。第２の型のフォーマットはエスケー
プ・フォーマットである。このエスケープ・フォーマッ
トは将来のフレーム・フォーマットとして準備されてい
るもので、物理制御フィールド１の最初の２つのビット
と後に論議する終了区切り記号までの間の任意のフレー
ム・フィールドを再定義することが可能である。

【００３１】トークン・リング・フレーム４６の物理制
御フィールドの後には宛先アドレスおよび発信元アドレ
スが置かれる。宛先アドレス・フィールドは、フレーム
をどの装置に対して送ろうとしているのかを指定する４
８ビットのアドレスから成っている。宛先アドレスおよ
び発信元アドレスの次には情報フィールドが続く。情報
フィールドは通常はネットワークに接続されているいず
れかの装置によって実行される情報を含んでいる。情報
フィールドは、各フレームについて、最小１バイトを送
る必要があるが、必要ならば数バイトの情報を送ること
が可能である。どのような演算処理が要求されているに
せよ、これらの情報バイトはホストシステム１０によっ
て処理することが可能である（例えば、テキスト・メッ
セージを１つのホストから他へ送るとか、あるいは情報
を印刷のためにプリンタへ送る）。

【００３２】情報に続いて、フレーム・チェック・シー
ケンスと終了区切り記号とが置かれる。フレーム・チェ
ック・シーケンスは、情報が正しく受信されたことを確
認するためのエラー・チェックを行うためのものであ
る。終了区切り記号はフレームも末端が送信および受信
されたことを示すためのものである。終了区切り記号に
続いて、すべてのフレーム・フォーマットに対して同一
である１バイトの拡張物理制御フィールドが置かれる。
この拡張物理制御フィールドは、データおよびアドレス
の応答などの機能をＭＡＣフレームに対してさらに提供
する。ＩＥＥＥ８０2.５（すなわちトークン・リング）
の規格に従って、使用されていないトークンのフォーマ
ットをトークン・リング・フレーム４６の代わりに送る
ことも可能である。使用されていないトークン・フォー
マットは単に開始区切り記号とそれに続く物理制御フィ
ールドと、最後に終了区切り記号とを含むだけである。
これらの３バイトの情報はＩＥＥＥによって指定された
特定の設定によって、ネットワークを使用されていない
トークンが送られていることが示される。

【００３３】図３（ｂ）はイーサネット・ネットワーク
・フレーム４８について示したものである。フレーム４
８は８つの異なる副構成要素から成っており、これらの
多くはトークン・リング・フレーム４６と関連して上に
説明したものと同様のものである。具体的には、フレー
ム４８はプリアンブルで開始される。特に、イーサネッ
ト・ネットワークはマスター・クロックを有していない
から、フレームは必ずプリアンブルで開始する必要があ
り、これによって受信端末を送信端末のクロックにロッ
クすることができるようになされている。プリアンブル
の後には、プリアンバルとフレームとを区別するための
データ・パターンである開始区切り記号が置かれ、この
開始区切り記号を用いて受信端末はフレームの開始に同
期した動作を行う。また、開始区切り記号は、１０１０
１０１１からなるバイナリパターンであるが、一方、プ
リアンブルは１と０を交互に５６個並べて構成するよう
に指定されている。このように、開始区切り記号は実際
上は、プリアンブルの１バイト分の最後の１ビットを１
としたものとなっている。従って、受信端末はプリアン
ブルの後の１１の部分を見つけて、さらにそれに続いて
入力されるフレームとの同期をとる必要がある。送信端
末は必ずプリアンブルと開始区切り記号とを完全に送る
必要があるが、一方、ＭＡＣ受信端末はすべてのプリア
ンブルについて調べるわけではなく、受信端末を送信側
のクロックにロックする際にプリアンブルの一部は失わ
れる。同様の消失がネットワーク・セグメントの反復に
おいても発生し、実際にはＭＡＣ受信端末からは、プリ
アンブルは減少して見える。受信端末が、開始区切り記
号が終わるまでに入力フレームに対して完全にロックを
行うことができる限りにおいては、このような消失は予
期された許容できるものである。

【００３４】開始区切り記号の次には宛先アドレスと発
信元アドレスとが続く。さらに、この発信元アドレスの
後のイーサネット・フレーム中に情報が続く。トークン
・リングにおけるのと同様に、情報は受信端末がそれに
応答して動作することが可能なデータである。情報フィ
ールドの仕様はブルーブック・イーサネットとＩＥＥＥ
８０2.３イーサネットとでは異なっている。ブルーブッ
ク・イーサネットにおいては、情報は２バイト型のフィ
ールドに続くＬＬＣデータで構成されている。一方、Ｉ
ＥＥＥ８０2.３イーサネットでは、情報は２バイト長フ
ィールド、およびデータ・フィールドと、さらに必要な
らばパッディングとから成っている。本実施態様におい
ては、送信あるいは受信されるデータ・フィールドの内
容については何も仮定していない。ブルーブックおよび
ＩＥＥＥ８０2.３の両方の基準とも、データ・フィール
ドの長さは最小４８バイト、最大１５０２バイトに規定
されている。これらのデータは最小のときで６４バイト
のフレーム、最大のときには１５１８バイトのサイズの
フレームに対応する。イーサネットのスロットサイズは
５１２ビットの倍数であるので、衝突によるフレームの
断片は常に６４バイト長よりも小さい。従って、受信端
末は、フレームの長さによって、これらの望ましくない
送信を除去することができる。

【００３５】イーサネット情報の後には、フレーム・チ
ェック・シーケンスが置かれる。このフィールドは、フ
レームのアドレスおよびデータ・フィールドについて算
出された４バイトの周期的冗長チェックサムを有するＣ
ＲＣフィールドを含んでいる。使用されるアルゴリズム
はすべてのＩＥＥＥ８０２ＭＡＣ層に対して共通であ
る。ここで、イーサネット・フレームには終了区切り記
号がないことを注意しておこう。フレームの終わりはネ
ットワークにキャリア・センス信号（ＣＲＳ）が欠落し
ていることによって見分けられる。しかし、フレームは
１バイト境界において終了する必要があり、このために
ドリブル・エラーを発生する可能性が起こる。すなわ
ち、ＣＲＳが１バイト境界上からはずれているとフレー
ムにドリブル・エラーを生じる。一般に、ＣＲＳを１つ
手前のバイト境界上に補正することによって、ドリブル
・エラーを割り引くことができる。

【００３６】図４−図６は、図２に示したプロトコル・
ハンドラ３８を機能ブロック図として示したものであ
る。図４−図６に示されたこれらのブロックはプロトコ
ル・ハンドラのいろいろな機能を実行するためのもので
あり、一般にシリアル・データ系統と、パラレル・デー
タ系統とに分けられる。さらに具体的には、トークン・
リングあるいはイーサネット・ネットワークから受信す
るデータはシリアルの形で受信されるが、これがネット
ワーク・アダプター１２内で動作を行うために、あるい
はホストシステム１０に送信を行うためにパラレルの形
に変換される。図４−図６において破線は一般にシリア
ル動作とパラレル動作との境界を表しており、破線の下
の部分のブロックはパラレル動作を実行するためのもの
で、残りのブロックはシリアル動作のためのものであ
る。すでに述べたように、アダプター・チップ２４がト
ークン・リング・プロトコルに加えて、さらにイーサネ
ット・プロトコルでも通信ができるように、プロトコル
・ハンドラ３８には、本発明によるいろいろな特徴が附
加されている。そこで、これらの附加されたイーサネッ
ト機能について以下に説明する。

【００３７】図４を参照する。ＦＥＲＣＬＫ／ＲＸＣ信
号が受信／送信クロック・ジェネレータ・ブロック５０
に入力される。この入力信号は、マンチェスタ・遷移復
号（“Ｍ／Ｔ”）ブロック５２を制御するのに使用され
る。Ｍ／Ｔブロック５２は入力信号としてＦＥＲＣＶＲ
／ＲＸＤ信号を受信する。Ｍ／Ｔブロック５２の出力は
区切り記号復号器５４の入力に接続されている。区切り
記号復号器５４は３つの出力を有している。第１の出力
はボー・サンプル・ラッチ・ブロック５６、非直列化回
路５８、ＣＲＣチェックカー６０、およびフラッグ・ロ
ジック・ブロック６２のそれぞれの入力に接続されてい
る。さらに、非直列化回路５８はこれらの１８ビットの
データを第１の受信ＦＩＦＯバッファの対６４および６
６に転送する。受信ＦＩＦＯバッファ６４、６６はＦＩ
ＦＯコントローラ６７に接続されている。このＦＩＦＯ
コントローラ６７については、後にさらに詳細に説明す
る。

【００３８】区切り記号復号器５４の第３の出力は、デ
ータ挿入マルチプレクサ６８の５つの入力のうちの１つ
に接続されている。また、データ挿入マルチプレクサ６
８には、その２つの入力端子にＳＴＳＭ（シリアル遷移
状態マシーン）信号およびＭＳＭ（監視状態マシーン）
信号が、それぞれ入力される。マルチプレクサ６８の第
４の入力端子にはシリアル受信状態マシーン７０の出力
が加えられる。マルチプレクサ６８の最後の入力端子は
ＴＸ ＤＡＴＡ信号が入力されるように接続されてい
る。このＴＸ ＤＡＴＡ信号は後に図６と関連づけて説
明する回路から入力される。さらに、マルチプレクサ６
８の出力信号ＩＮＳＥＲＴ ＤＡＴＡを、後に図５と関
連づけて説明する回路へ出力する。シリアル受信状態マ
シーン７０は、また、ボー・サンプル・ラッチ・ブロッ
ク５６、ＣＲＣチェックカー６０、およびフラッグ・ロ
ジック・ブロック６２から入力信号を受け取る。受信ス
ロット・タイマ７２もシリアル受信状態マシーン７０と
関連して受信したイーサネットフレームが少なくとも５
４バイトの長さを有することを確認するための機能を果
たす。

【００３９】非直列化回路５８の１８ビットデータ出力
からの１６ビット情報はフレーム・アドレス比較ロジッ
ク７４に入力として加えられる。これらの１６ビットは
ＲＶＣ ＤＡＴＡ信号を表す。フレーム・アドレス比較
ロジック７４の出力はアドレス比較状態マシーン７６に
結合されており、一方このアドレス比較状態マシーン７
６からはフィードバック出力信号がフレーム・アドレス
比較ロジック７４へ戻される。フレーム・アドレス比較
ロジック７４に入力されたＲＣＶ ＤＡＴＡ信号はアド
レス比較レジスタ７８へ出力される。さらに、アドレス
比較状態マシーン７６の入力端子はアドレス比較レジス
タ７８の出力端子に接続されている。また、アドレス比
較レジスタ７８は１６ビットＲＣＶ ＤＡＴＡ信号を内
部データ・バス８０に出力する。

【００４０】受信ＦＩＦＯバッファ６４および６６の出
力端子からは１８ビットデータ信号が内部データ・バス
８０へ供給される。さらに、内部データ・バス８０は一
連の受信ＤＭＡレジスタ８２に双方向に結合されてい
る。具体的には、受信ＤＭＡレジスタ８２は第１および
第２の長さレジスタ８４および８６、第１および第２の
アドレス・レジスタ８８および９０、受信一時ポインタ
ー（“ＲＴＰ”）レジスタ９２、および受信連鎖ポイン
タ（“ＲＣＰ”）レジスタ９４を有している。長さレジ
スタ８４、８６およびアドレス・レジスタ８８、９０は
すべて特定の受信バス９６に接続されている。受信バス
９６はＣＯＮＳＴブロック９８からの入力信号に加え
て、さらにＲＴＰレジスタ９２およびＲＣＰレジスタ９
４からも入力信号を受信する。ＲＴＰレジスタ９２およ
びＲＣＰレジスタ９４の出力、およびアドレス・レジス
タ８８、９０の出力は内部アドレス・バス１００に接続
されている。受信バッファ・マネージャ１０２もまた受
信ＤＭＡレジスタと関連するデータバッファ管理機能を
果たす。

【００４１】さて、図５を参照する。図中において図４
からのＩＮＳＥＲＴ ＤＡＴＡ信号が公正遅延ブロック
１０４の入力に接続されている。論理ブロック１０６は
公正遅延ブロック１０４と関連して優先トークン・プロ
トコルに必要となるビット直列化動作と優先トークン・
スタック動作を実行する。また、公正遅延ブロック１０
４へのＩＮＳＥＲＴ ＤＡＴＡ信号入力は、派生信号Ｒ
ＥＰＥＡＴ ＤＡＴＡして分割されて、図６と結び付け
て後に議論する回路に供給される。また公正遅延ブロッ
ク１０４の出力は遅延監視ブロック１０８の入力に接続
されている。さらにこの公正遅延ブロック１０４の出力
はＦＡＩＲ ＤＡＴＡとして分割されて、図６と結び付
けて後に議論する回路に供給される。また、遅延監視ブ
ロック１０８の出力は柔軟バッファ１１０に供給され
る。この柔軟バッファ１１０はさらに第２の入力として
ＦＥＲＣＬＫ信号を入力する。柔軟バッファ１１０の動
作はＰＸＴＡＬＩＮと表されたクロック入力によって制
御される。柔軟バッファ１１０は出力信号としてＤＤＢ
ＤＡＴＡを生成し、この出力は図６と結び付けて後に
議論する回路に供給される。

【００４２】図５に示されているその他の多くの機能ブ
ロックの中には、相互の物理的接続が示されていないも
のがあり、これらについては後に詳細に機能の意味を説
明するが、当業者にはこれらの機能を有効に実現するた
めに必要となるいろいろなブロックへの接続が必要であ
ることは明かであろう。図５に示されているこのような
ブロックとしては、シリアル送信状態マシーン１１２、
送信トークン・マネージャ／裁定状態マシーン１１４、
受信データ・マネージャ１１６、公正状態マシーン１１
８、および監視状態マシーン１２０がある。さらに、図
５にはトークン・リングＰＴプリスケーラ１２２、イー
サネット送信スロット・タイマ１２４、および送信デー
タ・マネージャ１２６が図示されている。また送信動作
は送信タイミングブロック１２８によってタイミングを
とって実行される。また、トークン・リングＰＴプリス
ケーラ１２２からの出力信号はトークン・リングＰＴタ
イマ１３０を制御するのに用いられる。同様に、イーサ
ネット送信スロット・タイマ１２４からの出力信号はイ
ーサネット再試行・後退ブロック１３２を制御するのに
用いられる。トークン・リング・ギャップ・タイマ１３
４、イーサネット指数選択１３６、およびイーサネット
乱数発生器１３８とが、トークン・リングＰＴタイマ１
３０およびイーサネット再試行・後退ブロック１３２と
関連して動作する。これらのブロックは全体としてそれ
ぞれ１つのブロックで示されているが、好適な実施態様
においては、同一のハードウェアでこれらの各ブロック
のいろいろな機能を実行するように構成することができ
る。

【００４３】図５の残りのブロックには、レジスタ復号
１４０、およびその他のいろいろな型のレジスタが含ま
れている。具体的には、これらのレジスタとしては、デ
ータ保持レジスタ（“ＤＨＲ”）１４２、およびリング
命令レジスタＲＩＮＧＣＭＤ０（１４４）およびＲＩＮ
ＧＣＭＤ１（１４６）がある。レジスタ１４２、１４
４、１４６は、好適な実施態様においては類似のハード
ウェアとして構成されるので、これらの図では共通のブ
ロックで表してある。これらのレジスタ１４２、１４
４、１４６は、それぞれ、データ・バス８０に接続さ
れ、そこからデータを取得するようになされている。図
５に示されているその他のレジスタとして、リング状態
レジスタ１４８、送信状態レジスタ１５０、受信状態レ
ジスタ１５２、およびＰＣＦＥ一時記憶レジスタ１５４
がある。レジスタ１４８、１５０、１５２、１５４は、
好適な実施態様においては単一構造として作られるの
で、これらのレジスタは図においては単一のブロックで
表示されている。これらのレジスタはデータ・バス８０
に接続されて、そこに情報を出力するようになされてい
る。

【００４４】図６を参照する。ＲＥＰＥＡＴ ＤＡＴＡ
信号およびＦＡＩＲ ＤＡＴＡ信号は出力マルチプレク
サ１５６の３つの入力端子のうちの２つに接続されてい
る。出力マルチプレクサ１５６の残りの第３番目の入力
端子は遅延監視ブロック１５８の出力端子に接続されて
おり、この遅延監視ブロック１５８は入力されたＤＤＢ
ＤＡＴＡ信号を遅延させて遅延監視ブロック１５８に
出力する。出力マルチプレクサ１５６の出力は遷移／マ
ンチェスタ（“Ｔ／Ｍ”）変換器１６０の入力に接続さ
れている。Ｔ／Ｍ変換器１６０の出力端子からは後に議
論するＦＥＤＲＶＲ信号が出力される。３入力型の出力
マルチプレクサ１６２が備えられており、この出力マル
チプレクサ１６２からは出力信号としてＴＸ ＤＡＴＡ
が供給される。出力マルチプレクサ１６２の第１の入力
端子ばバイオレーション発生器１６４に接続されてい
る。また、マルチプレクサ１６２の第２の入力端子は、
負荷論理１６８のサポートを受けて動作する直列変換器
１６６に接続されている。出力マルチプレクサ１６２の
第３の入力端子はＣＲＣ発生器１７０の出力端子に接続
されている。ＣＲＣ発生器１７０の入力端子はマルチプ
レクサ１６２の出力端子に接続されている。ここで、マ
ルチプレクサ１６２からの出力信号ＴＸ ＤＡＴＡは送
信制御ブロック１７２に入力信号として供給されている
ことを注意しておこう。送信制御ブロック１７２は２つ
の出力信号、すなわちＴＸＤとＴＸＥＮとを出力する
が、これらについては後に詳細に説明する。直列変換器
１６６および負荷論理１６８は２つの８ビット入力信号
を一連のハードワイヤによる一定値としてあるいはレジ
スタから受け取り、これらは送信すべき情報を形成する
のに用いられる。具体的には、プリアンブル定数値１７
４、開始区切り記号定数値１７６、終了区切り記号定数
値１７８、が負荷論理１６８の一方の８ビット入力に対
して供給される。同様にして、ジャム定数値１８０と、
ＰＣＦＥレジスタ１８２、ＦＴＯＫレジスタ１８４の出
力が負荷論理１６８の第２の８ビット入力端子に供給さ
れる。レジスタ１８２、１８４は双方向的にデータ・バ
ス８０に結合されている。また、送信パリティ・チェッ
ク・ブロック１８６の出力が負荷論理１６８の２つの８
ビット入力端子に対して供給される。送信パリティ・チ
ェック・ブロック１８６の入力端子は一連の送信ＦＩＦ
Ｏ１８８、１９０、１９２に接続されている。また、こ
れらの送信ＦＩＦＯ１８８、１９０、１９２はＦＩＦＯ
制御ブロック１９４によって制御される。外部アドレス
・インターフェース１８５はアドレス比較ロジック７４
と関連してフレーム・アドレスが外部整合するようにす
るための機能を実行する。

【００４５】送信ＦＩＦＯ１８８、１９０、１９２の入
力端子は一連の送信ＤＭＡレジスタ１９６に接続される
とともに、データ・バス８０にも接続される。さらに具
体的には、ＤＭＡレジスタは第１および第２の長さレジ
スタ１９８および２００、第１および第２のアドレス・
レジスタ２０２および２０４、一時的送信ポインタ
（“ＴＴＰ”）レジスタ２０６、および送信連鎖ポイン
タ（“ＴＣＰ”）レジスタ２０８とを有している。さら
に詳細にはＴＣＰレジスタ２０８はＴＣＰ０からＴＣＰ
７の符号で表された８つのレジスタを有しており、これ
らによって特定のアドレスがアドレス・バス１００に対
して指し示される。また、送信ＤＭＡレジスタ１９６は
双方向的にデータ・バスに結合されている。さらに、専
用送信バス２１０からレジスタ１９８、２００、２０
２、２０４に出力が供給され、レジスタ２０６およびブ
ロック２０８からは送信バス２１０へ信号が供給され
る。ＣＯＮＳＴブロックからは、その出力が送信バス２
１０に対して供給される。アドレス・レジスタ２０２、
２０４の出力および、ＴＴＰレジスタ２０６、ＴＣＰレ
ジスタ・ブロック２０８からの出力はアドレス・バス１
００に出力される。

【００４６】また、図６には送信バッファ・マネージャ
２１４が示されているが、これは送信ＤＭＡレジスタと
関連して、送信データ・バッファ管理機能の実行を行う
ためのものである。さらに、割り込み制御論理ブロック
２１８が図示されているが、これは後に説明する割り込
み機能を実施するためのものである。また、２つの状態
レジスタ、割り込み状態レジスタ２２０および送信／受
信状態レジスタ２２２がデータ・バス８０に双方向的に
接続されている。以上に一般的な内部接続と、本発明に
よる好適態様におけるブロックがどのようなものかにつ
いて説明したので、次にプロトコル・ハンドラ３８の機
能についてさらに詳細に説明を行う。しかし、その前
に、次のことを指摘しておこう。すなわち、図４から図
６のブロックは、これらの多くが、これらを参照するこ
とによってこれらの機能を示すための目的のために示し
たものであり、また同様の目的で、いくつかのブロック
についてはデバイス構造をも示したものである。従っ
て、これらの機能ブロックを実現するための、いろいろ
な型の構成、回路および／あるいは内部接続のやり方
が、本発明の範囲から逸脱することなく可能であること
は、当業者にとっては明かなことであろう。さて、図４
に戻って、プロトコル・ハンドラ３８は上述した従来の
ＴＭＳ３８０トークン・リング・チップが有する各機能
をも具現している。従って、これらの機能の多くは、す
でに上述したので再度詳細な説明はしない。その代わ
り、以下では、本発明の実施態様に従ってトークン・リ
ングとイーサネットの両方で動作するようにするために
必要となる特徴的な点について主として説明を行う。こ
れらのいろいろな特徴について以下に説明しよう。

【００４７】受信／送信クロック・ジェネレータ・ブロ
ック５０はＦＥＲＣＬＫ信号を用いて、シリアル・バス
・シフトレジスタおよび状態マシーンへのクロックを発
生させる。ただし、例外としてリング命令レジスタ１４
６にクリスタル送信（ＣＸＭＴ）ビットがセットされて
データが送信されるときには、クロックをかけるのにＰ
ＸＴＡＬＩＮ信号が用いられる。イーサネットモードに
おいては、ＴＸＣがすべての送信ロジックに対するクロ
ックとして、またＲＸＣがすべての受信ロジックに対す
るクロックとして用いられる。また、トークン・リング
・シリアル・バス・ブロックはＲＸＣによってクロック
がかけられる（ただし、ダイナミック・ロジックとして
構成されていてクロックをかける必要があるとき以外に
は、クロックは用いられない）。

【００４８】マンチェスタ／遷移復号ブロック５２はリ
ングに送信された微分マンチェスタ・コードを“遷移”
コードと呼ばれる内部フォーマットに変換する。この遷
移コードという名前は、前のボーから遷移に基づいて、
ボーの符号化が行われることに由来している。マンチェ
スタ符号化においては、データ・ビットは互いに極性を
異とする２つの連続したボーによって送信される。情報
の内容およびビット同期は、物理的信号レベルにおいて
遷移が存在するか、あるいは存在していないかによって
導出される。データのリングへの送信は、ＩＥＥＥ８０
２の微分マンチェスタ符号化に関する規格に従って行わ
れる。フロント・エンド回路２６は、アナログ・フェー
ズ・ロックド・ループによって入力されるデータ・スト
リームに対して同期をとり、ボー周波数クロックをデー
タから導出する。ボー・データはＦＥＲＣＶＲピン信号
を介してプロトコル・ハンドラ３８に供給される。ま
た、ボー・クロックはＦＥＲＣＬＫ（受信クロック）ピ
ン信号を介してプロトコル・ハンドラ３８に供給され
る。このＦＥＲＣＬＫ信号はＦＥＲＣＶＲの入力データ
がＦＥＲＣＬＫの立ち下がりにおいて変化するように同
期がとられ、かくしてＦＥＲＣＬＫの立ち上がり時点に
おいてデータが有効となるようになされている。

【００４９】遷移コードは次の表１に定義されている。 表１ 遷移符号化 直前のボー極性 現在のボー極性 現在の遷移コード ＋ ＋ １ − − １ ＋ − ０ − ＋ ０ プロトコル・ハンドラ３８は現在のボーと直前に受信し
たボーの値との排他的ＮＯＲを算出することによって遷
移コードの生成を行う。第１のボーに遷移が存在する場
合にはデータ・ビットとして０が選択され、第１のボー
に遷移が存在いないときには１がデータ・ビットとして
選択される。マンチェスタ符号構成においては、有効な
データ・ビットは第１のボーと第２のボーとの間で必ず
遷移を有している。もし、そのような遷移が存在しなけ
れば、コードに違反を生じている。次の表２に示したよ
うな組み合わせがあり得る。

【００５０】 表２ マンチェスタ符号化 遷移コード 記号 摘要 第１ボー 第２ボー ０ ０ ０ 有効な“０”データビット ０ １ Ｖ０ 違反した“０”データビット １ ０ １ 有効な“１”データビット １ １ Ｖ１ 違反した“１”データビット イーサネット・モードにおいては、マンチェスタ／遷移
復号化ブロック５２は単に入力されるデータのサンプリ
ングを行うだけである。従って、イーサネット・モード
では、復号器５２は、コード変換を全く実行しない。Ｒ
ＸＤは、すでに認識可能なデータとなっているのでその
ような変換は必要がないのである（コード変換はイーサ
ネット・フロント・エンド回路で実行される）。

【００５１】区切り記号復号器５４は、プロトコルで定
義された開始区切り記号（ＳＤＥＬ）シーケンスおよび
終了区切り記号（ＥＤＥＬ）シーケンスの検出を行う。
また、区切り記号復号器５４は、プロトコル・ハンドラ
３８の他の部分において用いられる“ＢＵＲＳＴ４”検
出信号を出力する。ＢＵＲＳＴ４は、遷移を有しない４
つの連続したボーから成る１つのバーストに対応する、
遷移コードで表わされた３つの連続した１つのシーケン
スでる。トークン・リング・モードにおけるボー・サン
プル・ラッチ５６は２つの信号を出力する。すなわち、
ＩＤ（サンプルされたデータ）およびＩＣＶ（サンプル
されたコード違反）であり、これらは、各々のビットに
対して第１および第２のボーを遷移的に符号化した値で
ある。イーサネット・モードにおいては、ＩＤは各ビッ
トのサンプルされたデータの値となっており、一方、Ｉ
ＣＶは常に０である。

【００５２】非直列化回路ブロック５８は、好適には１
６ビットシリアル入力パラレル出力シフトレジスタであ
る。非直列化回路への入力はボー・サンプル・ラッチ５
６からのＩＤ（サンプルされたデータ）出力が供給され
る。シリアル・パリティ・チェック・ユニットはシフト
インされたデータに対して８ビットごとにパリティの算
出を行い、このパリティをパラレル・データとともにス
トアする。その後、パリティを含めて１８ビットのデー
タは受信ＦＩＦＯバッファ６４、６６にパラレルにロー
ドされる。周期的冗長性コードチェッカ６０は、３２ビ
ットフィードバックシフトレジスタ（図示せず）を有し
ており、これを用いて受信フレームおよび送信フレーム
の両方に対してフレームの中のＣＲＣフィールドの算出
を行う。アダプター２４によってコピーされた各フレー
ムは、フレーム・ヘッダー情報あるいはフレーム・デー
タのための３２ビット・チェック・シーケンスを含んで
いる。

【００５３】ＣＲＣチェックカー６０の２６−３１のビ
ットは、宛先アドレスの最後のビットの処理が終了する
と、ラッチに保存される。ラッチされたこれらの６ビッ
トの値は、宛先アドレス全体の関数となっており、ＣＲ
Ｃアルゴリズムに従ってハッシュされる。この値は、６
４ビットハッシュ突き合わせ表においてインデックスと
して用いられ、グループ・アドレス・フレームの一致判
定が行われる。受信ＦＩＦＯバッファ６４、６６（ＲＸ
ＦＩＦＯ（０）およびＲＸＦＩＦＯ（１）と記されてい
る）はパラレルデータをストアする。さらに詳細には、
これらのバッファは２ワードまでの非直列化されたデー
タを、ＤＭＡによってアダプタ・メモリ４４に転送する
前にストアするためのものである。ＦＩＦＯコントロー
ラ６７の制御の下に、データはデータ・バス８０に送り
出される。さらに具体的には、データは非直列化回路５
８からＲＸＦＩＦＯ（０）へ入力され、さらに、ＲＸＦ
ＩＦＯ（１）にシフトされてから、データ・バス８０を
介してＤＭＡデータとしてアダプター・メモリ４４に転
送される。好適な実施態様においては、パラレル受信Ｆ
ＩＦＯは２つのデータ・ロード入力を有しており、その
うちの１つは、最上位ビットを最初とするデータのため
のものであり、他方は最下位ビットを最初とするデータ
のためのものである。これによって、ネットワーク・プ
ロトコルのビット順序の差異に対して対応することが可
能となり、イーサネット・プロトコルおよびトークン・
リング・プロトコルのどちらに対しても正しい動作が可
能となる。データ挿入マルチプレクサ６８はトークン・
リング動作においてだけ用いられる。マルチプレクサ６
８は反復されたデータ、一定０（バイナリ）、あるいは
アダプター２４によって送信されようとしているデータ
のいずれかを選択する。その、選択入力はシリアル受信
状態マシーン７０、シリアル送信状態マシーン１１２、
監視状態マシーン１２０、あるいは送信待機制御状態マ
シーンから供給される。

【００５４】好適な実施態様におけるシリアル受信状態
マシーン７０はトークン・リングおよびイーサネットの
両方において動作するようになされている。トークン・
リングおよびイーサネットのどちらの動作に対しても、
シリアル受信状態マシーン７０は、シリアル経路の受信
器部分の動作の制御を行う、有限状態マシーンとなって
いる。イーサネット・フロント・エンド回路は通常は単
に、キャリアを受信したときに受信クロック（ＲＸＣ）
の供給を行うだけである。従って、アダプター・チップ
２４の受信ロジックは、ＣＲＳ信号に応じて、動的にク
ロックをＲＸＣとＴＸＣとの間で切り替える必要があ
る。これによって、ＣＲＳがアクティブであるときの最
初のＲＸＣサイクルから、入力データのサンプルを行う
最初のＲＸＣクロックまでの間に、本質的なクロック切
り替え遅延が発生する。この遅延は前のフレームのクロ
ックの終了に応じて、２ないし３クロック・サイクルと
なる（後にさらに説明する）。フレームの受信を行うた
めには、この最初のサンプル・ビットから、以下の２つ
のデータ・パターンのうちのいずれかが受信されなけれ
ばならない。

【００５５】０．ｎ（１０）．１１ または １０．ｎ（１０）．１１ （ただし、ｎは３以上の整数） 形式ばらない、もっとくだけた言い方をすれば、これは
プリアンブルには少なくとも１つの“０”のビットが必
要で、その後に開始区切り記号が続くということであ
る。もし、これと異なるその他のデータ・パターンが受
信されたときには、フレームの同期化はキャリヤ・セン
ス信号の欠落が検知されるまで据え置かれる。イーサネ
ット・フレームの最後の部分は、キャリヤ・センス信号
が欠落されている。ＣＲＳの欠落の後にＲＸＣクロック
サイクルがある場合でも、またこれがない場合でも、ど
ちらにおいても、アダプター・チップ２４はフレームの
終わりと、バイト配列とを正しく検知することができる
が、しかし、これは、アダプター・チップ２４で用いら
れるクロック切り替え手法の結果として、次のフレーム
の立ち上がりに対して影響を与える。もし、ＣＲＳ欠落
の後にＲＸＣクロックサイクルが存在しないならば、次
のフレームに対してのクロック切り替え遅延は２クロッ
ク・サイクルであるが、そうでない場合においては３ク
ロック・サイクルを要する。

【００５６】フレームの同期が正しくなされると、プロ
トコル・ハンドラ３８はフレーム・データのメモリへの
転送を開始する（ただし、フレーム・バッファが利用可
能状態となっていることが必要）、一方、内部および外
部アドレス・チェッカはフレームをコピーする必要があ
るかどうかの判定を行う。どちらのネットワーク（トー
クン・リングおよびイーサネット）に対しても、外部ア
ドレス・チェッカに正しいアドレス・フォーマットを与
えることができるようにするために、イーサネット・ア
ドレス・フィールドはメモリにストアされる際には、最
上位ビットを最初にしてストアすることが必要である。
このことは、いろいろなアドレス比較レジスタにおける
最上位ビットを最初とするフォーマットと整合する。フ
レームの残りの部分（データおよびＣＲＣ）は最下位ビ
ットを最初とするフォーマットでストアされる。

【００５７】破片となっているフレームを拒否すること
ができるように、通常は、アダプター・チップ２４はア
ドレスが一致したフレームのコピーを行うかどうかの決
定を、最小フレーム長さを受け取るまでは行わない。ア
ドレスが一致しており、かつ、少なくとも６４バイト以
上の長さであるときにのみ限って、フレームのコピーが
行われる。フレームが、そのようになっていない場合に
はバッファはクリアされる。ただし、このような機能を
行わない受信オプションも可能であり、アドレスが一致
するもっと小さなフレームを受信するようにもできる。
このようなオプションは、通常スニッファ機能として
“すべてのフレームにコピーを行う”コピー・オプショ
ンに使用される。受信スロット・タイマ７２は好適には
疑似ランダムカウンタであり、受信信号（レジスタ１８
０）のスロット・タイムを決定するのに用いられる。受
信状態マシーン７０はタイマ７２を用いて受信バッファ
のクリア制御を行う。

【００５８】フレーム・アドレス比較ロジック７４は現
在受信している１６ビットのデータを所望の１６ビット
アドレス比較レジスタ７８と比較する。ビットごとの比
較、あるいは最大１５ビットまでを無視する同値性比較
のいずれかが、実行される。なお、比較ロジック７４は
アドレス比較状態マシーン７６によって制御される。ア
ドレス比較状態マシーン７６は、好適にはフレーム発信
元および宛先アドレスの認識の制御を行う有限状態マシ
ーンである。イーサネット・アドレスおよびトークン・
リング・アドレスのどちらも状態マシーン７６によって
チェックが行われる。各１６ビット・ワードのアドレス
を受け取るごとに、状態マシーン７６は、これを所要の
アドレス制御レジスタとともにアドレス比較ロジック７
４に転送する。すると、アドレス比較ロジック７４は、
組み合わせ論理による比較・取消動作を実行する。ま
た、アドレス比較ロジック７４は、アドレス一致出力フ
ラッグをセットし、１フレームをさらに続けてコピーす
べきであることを受信バッファ・マネージャ１０２に示
す。トークン・リング・モードにおいては、受信バッフ
ァ・マネージャ１０２は正ストリップ・アドレス・フラ
ッグをシリアル送信状態マシーン１１２に対して生成
し、正いいフレームがストリップされたことを示す。

【００５９】すでに述べたように、アドレス比較状態マ
シーン７６はフレームの宛先アドレスのハッシュ関数と
ハッシュ表との比較も行う。ハッシュ関数を発生するに
は、ＣＲＣチェッカが用いられる。宛先アドレスに対す
る処理が終了すると、ＣＲＣフィードバック・シフトレ
ジスタからの下位の６ビットがラッチされる。これらの
ビットはさらに６４ビットにデマルチプレクッスされて
から、ユーザが設定することができる（４つのハッシュ
・マッチ・レジスタの）６４ハッシュ・マッチ・ビット
と比較される。アドレス比較レジスタ７８は好適には、
通信プロセッサ３２のソフトウェアによってロードされ
たデータのストアを行うための１６ビットのレジスタで
あり、フレーム・アドレスの比較に用いられる。従っ
て、アドレス比較レジスタ７８は、６４ビットのハッシ
ュ一致表を保持するための４つのレジスタを有してい
る。この表は、対応するアドレス・ハッシュを有するフ
レームのコピーができるように、ビットのセットが行わ
れる。なお、ハッシュ・マッチングはグループ・アドレ
スされたフレームに対してのみ許される。

【００６０】受信ＤＭＡレジスタ８２は、受信バッファ
・マネージャ１０２によって初期化されるレジスタであ
る。これらのレジスタへのロードはデータ・バス８０か
らなされるようになっている。また、これらのレジスタ
は専用受信バス９６に接続されており、このバスによっ
て互いにデータを１つの受信レジスタから別の受信レジ
スタへと転送できるようになされている。受信ＤＭＡレ
ジスタ８２の好適な動作においては、受信連鎖ポインタ
（“ＲＣＰ”）レジスタ９４だけが機能動作の間にアク
セスすることができるようになっている。これ以外の他
のすべてのレジスタは、工場テストのときにみアクセス
が可能である。受信ＤＭＡレジスタ８２の各々のレジス
タについては、以下に、さらに詳細に説明する。ＲＣＰ
レジスタ９４は、現在データで満たされているバッファ
のアドレスを保持している。通信プロセッサ３２のソフ
トウェアによって、利用可能なバッファについてのリン
クされたリストの頭部がレジスタ９４にロードされる。
レジスタ９４はリセットによってクリアされる。

【００６１】受信一時ポインター（ＲＴＰ）レジスタ９
２は、現在のバッファが満ちてしまったときに、受信Ｄ
ＭＡチャンネルからのデータをストアすべきバッファの
開始アドレスの保持を行う。受信チャンネル・アドレス
・レジスタ（ＡＤＤＲ１およびＡＤＤＲ２）８８、９０
は２つのＤＭＡチャンネルに応答して受信動作を行うた
めのものである。これらのうちの第１のものは、データ
を現在の受信バッファに記憶させるためのセットアップ
を行い、第２のものは、現在のバッファが満ちたときに
直ちに引き継ぐべき次のバッファ・アドレスのセットア
ップを行うためのものである。それぞれのＤＭＡチャン
ネルはＡＤＤＲ０レジスタ８８、およびＡＤＤＲ１レジ
スタ９０と称される専用アドレス・レジスタを有してい
る。各受信ＤＭＡチャンネルのアドレス・レジスタはそ
のチャンネルによってアクセスされるワードのバス・ア
ドレスの保持を行う。これらのレジスタＡＤＤＲ０およ
びＡＤＤＲ１は受信データ・マネージャ１１６および受
信バッファ・マネージャ１０２の制御の下に動作する。

【００６２】２つの受信ＤＭＡチャンネルの、受信チャ
ンネル長さレジスタ８４、８６（ＬＥＮ０およびＬＥＮ
１）は、現在チャンネルからデータが送られているバッ
ファの、まだ空いている残りのバイト数の記憶保持を行
う。レジスタＬＥＮ０およびＬＥＮ１は受信バッファ・
マネージャ１０２および受信データ・マネージャ１１６
の完全な制御の元に動作を行う。受信バッファ・マネー
ジャ１０２は、バッファの受信連鎖に対する連鎖動作の
制御を行う。受信バッファ・マネージャ１０２は、好適
には、バス・サイクルに対してＤＭＡチャンネル制御レ
ジスタのセットアップを行うようにリクエストを行う有
限状態マシーンである。受信および送信バッファ連鎖に
ついては以下にさらに詳細に説明する。送信状態マシー
ン１１２はシリアル送信経路を動作を制御する有限状態
マシーンである。

【００６３】送信状態マシーン１１２はいずれのネット
ワーク・プロトコル（すなわち、トークン・リングある
いはイーサネットのいずれ）において用いられるにし
ろ、そのネットワーク・プロトコルで用いられるフレー
ム・フォーマットの生成を担う。トークン・リング・モ
ードにおいては、送信状態マシーン１１２は通常リング
上のトークンを用いてフレームの開始部分を形成し、こ
れにさらに物理制御フィールド、アドレス・フィール
ド、およびデータ・フィールドを添加し、フレームの最
後をチェックサム、終了区切り信号、および拡張物理制
御フィールドで終了させる。ある環境下においては、送
信状態マシーン１１２が、フレームのすべてを生成する
必要が起こる。そのような場合においては、送信状態マ
シーン１１２は直列変換器１６６にロードされた開始区
切り記号定数値１７６を用いて、区切り記号のデータ・
パターンを生成し、また、バイオレーション・ジェネレ
ータ１６４を用いてコード・バイオレーション・パター
ンの形成を行う。イーサネット・モードにおいては、送
信状態マシーン１１２はデータ・バッファからアドレス
・フィールドとデータ・フィールドとを送る前に、プリ
アンブルと開始区切り記号とを送る。送信状態マシーン
１１２は、強制的にプリアンブルの最後のデータ・ビッ
トを“１”にする（すなわち、ＡＡＡＡに１ビットを足
すとＡＡＡＢとなる）ことによって、開始区切り信号パ
ターンの生成を行う。アドレスとデータ・フィールドと
では異なった処理が行われる。すなわち、アドレス・フ
ィールド・バイトは最上位ビットが最初に送られるが、
これに対してデータ・フィールド・バイトでは最下位ビ
ットが最初に送られる。さらに具体的には、直列変換器
１６６は、送信ＦＩＦＯ１８８、１９０、１９２からの
ロードに対して、２つの異なる型のデータ・フォーマッ
トをサポートしている。これらの型にはＩＥＥＥ８０2.
３の標準（イーザネット）とＩＥＥＥ８０2.５の標準
（トークン・リング）とでは、一方が最上位ビット先頭
／バイトであり、他方が最下位ビット先頭／バイトであ
って、互いに相反するフォーマットであるが、これらの
２つのデータ・フォーマットをサポートするものであ
る。アダプター・チップ２４はアドレスについてはどち
らのネットワークに対しても、必ず最上位フォーマット
でこれを保持する。また、フレーム・チェックサムは自
動的に生成されるか、あるいはバッファから供給され
る。後者の場合においては、バイトは最下位ビット先頭
フォーマット（データ・フィールド同様：受信器がデー
タ・フィールドをストアするときのフォーマットと同じ
である）。

【００６４】イーサネット・モードにおいては、送信状
態マシーン１１２は、アルゴリズムに従って、必ず特定
のバイトを境界とするようにして、可能な限りの高速度
でフレームの送信を行う。内部的には、バイト・カウン
タを用いて、このようなデータの整列が行われる。送信
は必ずこのカウンタの同じ点において開始される。この
カウンタによる整列は衝突が発生した時にのみ変更さ
れ、このような場合にはカウンタを用いて、ジャム長さ
が確実に訂正される。送信条件がこれ以外の何らかの整
列と最初に出会った時に、フレーム送信が開始される。
このようにすることによる効果は、アダプターからのフ
レームは、必ず整数個のバイト間隔で送り出されること
になるということである。トークン・リング・モードに
おいては、アダプターのアドレスが増加する順序で、オ
クテット（８ビット・シーケンス）ごとに、リングへの
送信が行われる。各オクテットは最上位ビットを先頭に
して送信される。

【００６５】さらに、ワードのビットは“０”のビット
を先頭して送信される。すなわち、最上位バイトの最上
位ビットは“０”で開始される。ビットの順に（ビット
１、ビット２、・・・・）ビット７まで送信が続けら
れ、最後にビット８の最下位バイトの送信が続く。送信
は、さらにビットの順で（ビット９、ビット１０、・・
・・）ビット１５まで続けられ、ここで、メモリの次の
残りの半分のワードのデータ送信が開始される。送信さ
れるデータは左から右に送信されるかのように表され
る、すなわち、最も左側にあるビットが最初に送信され
る。送信されるデータのすべてのビットは、メモリ中に
おいて１バイトの番号づけがされるときと同様に、０か
ら７までの番号が付けられる。すなわち、送信されるバ
イトに対しては、ビットは０から７までの番号づけがさ
れることに注意せよ。

【００６６】イーサネット・モードにおいては、トーク
ン・リングにおけるのと同様に、オクテットはバイト・
アドレスが増加する順序で送られる。これに対して、バ
イトの中のビットの送信では、最上位ビットを先頭とし
て送信が行われるのは、アドレスの送信の間だけであ
り、フィールド、およびデータの送信はこのようにはな
されない。すなわち、アドレス以外のフレームの残りの
部分は、最下位ビットを先頭にして送信される。延期状
態マシーン１１４はイーサネット・モードにおいてのみ
用いられる。イーサネット・モードにおいて延期状態マ
シーン１１４は、キャリアが検知される度に送信の開始
を、フレーム間の間隙時間である９６ビット分だけ延期
する役割を担っている。アダプター・チップ２４は、何
も送信されていない時でさえも、連続的にトラフィック
媒体のモニタを行う。媒体が使用中である時には、必
ず、アダプター・チップ２４はそれ自身の未処理となっ
ているすべてのフレームの送信を遅延させることによっ
て、フレーム送信を延期する。フレームの最後のビット
の送信が終了すると（キャリア・センスが“真”から
“偽”に変化する）、アダプター・チップ２４は、フレ
ーム間隔の間、延期を続ける。フレーム間隙の最後の部
分に至ったときに、もし待機しているフレームが存在す
るときには、キャリア・センスの値がどのようになって
いるかにかかわらず、送信が開始される。送信が完了す
ると（あるいは、送信すべきフレームが何も存在しない
ときには）、キャリア・センスのモニタが再開される。

【００６７】延期状態マシーン１１４はＩＥＥＥ８０2.
３と整合し、ネットワーク上のフレームが確実に最小９
６ビットの間隔を有するように、端末の送信タイミング
を制御する。延期状態マシーン１１４は、両方のネット
ワークの（ＣＲＳを介しての）連続的な送信監視、およ
び送信動作とは、独立して動作する。フレームの衝突を
正しく処理するために、また、衝突の結果として生じる
フレームの破片を正しく処理するために、９６ビットの
遅延は２つの連続した時間間隔ＩＦＧ１およびＩＦＧ２
とに分割される。ここで、ＩＦＧ１はキャリア・センス
で再トリガをかけることが可能である。衝突の間、キャ
リアを空白とすることは全く可能である。ＩＦＧ１を再
トリガ可能とすることによって、そのような空白が、ネ
ットワーク上の動作の真の終了と間違えられてしまうこ
とを防止できる。

【００６８】また、延期状態マシーン１１４はハート・
ビートを検出するのにも用いられる。通常の送信が終了
する度に、送信器は短いバーストを衝突検知信号として
送り出し、その信号経路の確認を行う。プロトコル・ハ
ンドラ３８はフレーム間隔の前半の間（ＴＥＸＮの終わ
りからＩＦＧ１の終わりまで）、この“ハート・ビー
ト”のモニタを行う。もし、ハート・ビートが検出され
なかったときには、ハート・ビート・エラー割り込みが
発せられる。オプションとして、ハート・ビートを発し
ないような送信器に対しては、この割り込みを発生させ
ないようにすることも可能である。受信データ・マネー
ジャ１１６は、好適にはＤＭＡサイクルによって受信デ
ータをメモリに書き込むためのバス・サイクルのリクエ
ストと応答を行う有限状態マシーンである。また、受信
データ・マネージャ１１６は、受信データをメモリに実
際に転送する役割も担っている。

【００６９】イーサネット送信スロット・タイマ１２４
は、好適には疑似ランダム・カウンタであり、送信状態
マシーンの５１２ビットのイーサネット・スロット・タ
イムのタイミングを取るために用いられる。このスロッ
ト・タイムは送信バッファのクリア時間の決定と、また
バイナリ指数後退アルゴリズムに用いられる後退時間の
決定に用いられる。フレーム・サイズ限界はソフトウェ
アによって決定されるものであるが、サイズ限界違反を
検出するために送信スロット・タイマ１２４の一部が用
いられる。スロット・タイムよりも短いフレームの送信
が試みられると、サイズ限界違反であることが検出され
て、チャンネルは閉塞され、“短フレーム”状態が発せ
られる。一方、長いフレームについてはキャリア・セン
ス検出失敗によって検出される。長過ぎるフレームの送
信を防止するためのウオッチ・ドッグ・タイマを有する
送信器ではネットワークへの送信を防止するだけでな
く、キャリア・センスを消失させる。プロトコル・ハン
ドラ３８はスロット・タイムの最後におけるＣＲＳのモ
ニタを行う。もし、ＣＲＳが低レベルであることが検知
されると、送信が中止され、また、チャンネルが閉塞さ
れて“ＣＲＳ失敗”状態が発せられる。

【００７０】送信データ・マネージャ１２６は、好適に
はＤＭＡサイクルによって送信すべきデータをメモリか
ら読み取るための、バス・サイクルのリクエストと応答
とを行う、有限状態マシーンである。また、送信データ
・マネージャ１２６は送信すべきデータをメモリ４４か
らプロトコル・ハンドラ３８のシリアル・インターフェ
ースに転送する役割をも担う。イーサネット指数選択１
３６は、好適には、バイナリ指数後退アルゴリズムに必
要な、後退値を発生するために用いられるＮ−１０ビッ
ト選択回路である。このアルゴリズムは、０＝＜Ｒ＜２
＊＊ｎの範囲の乱数Ｒを必要とする。乱数発生器１３８
が生成した値の下位のｎビットを選択することによっ
て、指数的に変化する関数が決定される。

【００７１】プロトコル・ハンドラ３８は、送信状態マ
シーン１１２に直接に結合されたハードウェアにおい
て、イーサネット衝突後退に用いられるバイナリ指数乱
数後退アルゴリズム（ブロック１２８、１３２、１３
６、１３８）を実行する。衝突が検知されると、送信状
態マシーン１１２は直ちに３２ビットＪＡＭパターンの
送信を開始する。ただし、プリアンブル／ＳＦＳが送信
されているときは例外的に、ＳＦＳの終了後に開始され
る。１つのフレームが出会う衝突の数は、送信バッファ
のフレーム・フィードによって直接に示される。１つの
フレームが１５回の衝突に出会うと、あるいは再試行が
１５回拒否されると、送信チャンネルは閉塞され、その
フレームは中止されて、“再試行過多”状態となる。ス
ロット・タイム後の衝突はイリーガルであり、この場
合、ジャミングが起こるのが通常であるが、再試行は試
みられない。送信チャンネルは閉塞され、フレームは中
止されて、“後衝突”状態となる。

【００７２】プロトコルハンドラ３８は、最小のＣＰＵ
介入による独立イーサネット操作のサポートを行う。衝
突後退および従属アルゴリズムがハードウェアによって
実行されて、過多再試行や、後衝突などの異常な状況に
よるチャンネル閉塞が実施される。イーサネット再試行
・後退カウンタ１３２はプロトコル・ハンドラ３８のバ
ッファ・リカバリ・システムの一部であり、これによっ
て自動的に、衝突したフレームの再試行が可能となされ
ている。フレームの第１のバッファのバッファ連鎖動作
は送信スロット・タイムの終了まで延期される。このス
ロット・タイムの前に、タイム衝突が起こる可能性もあ
り、従って、フレームを再開始させることが必要となる
こともある。この点以後は、衝突は発生しないから、バ
ッファ連鎖を許可することが可能である。送信ＦＩＦＯ
の待ち時間のために、マルチ・バッファ送信フレームの
最小バッファ・サイズを７０バイト以下とすることはで
きない。

【００７３】イーサネット再試行・後退カウンタ１３２
は、好適には、ある１つのフレームについての送信再試
行回数をカウント・ダウンするための、４ビット減算器
である。この値を用いて、再試行後退遅延の制御が行わ
れ、また一部の送信状態の形成が行われる。イーサネッ
ト後退カウンタ１３２は、指数選択１３６が生成した後
退値を減算するのに用いられる。このカウンタの値が０
に達すると、あるいは開始値が０であると、後退時間は
終了する。カウンタの内容が０でないときには、カウン
タの値は（スロット・タイマ１２４によって示される）
スロット・タイムごとに減算される。イーサネット乱数
発生器１３８は、好適には、バイナリ指数後退アルゴリ
ズムに必要な乱数を発生するのに用いられる１０ビット
疑似乱数カウンタである。このカウンタはリセットされ
た後はフリー・ラン状態となる。

【００７４】データ保持レジスタ１４２は、好適には、
ＲＩＮＧＣＭＤ０レジスタ１４４、およびＲＩＮＧＣＭ
Ｄ１レジスタ１４６に対して書き込まれるデータの同期
を取るためのラッチである。ＲＩＮＧＣＭＤ１レジスタ
１４６はシリアル状態クロックに対して同期が取られ
る。従って、データ・バス８０から書き込まれるデータ
の保持を行うためには、ＬＢＣＬＫ入力に対して同期が
取られた一時的レジスタが必要である。ＲＩＮＧＣＭＤ
０レジスタ１４４は、プロトコル・ハンドラ３８の受
信、送信モードを指定してイネーブルとするのに用いら
れる。また、ＲＩＮＧＣＭＤ０レジスタ１４４は、チッ
プ・テストの際に、どのプロトコル・ハンドラ・レジス
タをアクセスするかを選択するためのビットを有してい
る。ＲＩＮＧＣＭＤ０レジスタ１４４の各ビットは通信
プロセッサ３２によってのみ変更される。ここで、アダ
プター・チップ２４がトークン・リングとあるいはイー
サネットのどちらのモードとなっているかによって、Ｒ
ＩＮＧＣＭＤ０レジスタ１４４のビットは異なる意味を
有することに注意すべきである。

【００７５】ＲＩＮＧＣＭＤ１レジスタ１４６は、プロ
トコル・ハンドラ３８のマスター・コントロール・レジ
スタとなっている。このＲＩＮＧＣＭＤ１レジスタ１４
６によって、プロトコル・ハンドラ・リセットおよびア
ドレス認識などの動作の制御が行われる。ＲＩＮＧＣＭ
Ｄ１レジスタ１４６の各ビットは通信プロセッサ３２に
よってのみ変更される。受信状態レジスタ１４８は受信
動作に関する状態報告の保持を行う。これは受信フレー
ムの最後のＤＭＡバッファのヘッダーに書き込まれるの
と同じ状態情報である。送信状態レジスタ１５０は、送
信動作に関する状態情報の保持を行う。これは送信フレ
ームの最後のＤＭＡバッファのヘッダーに書き込まれる
のと同じ状態情報である。通常の動作においては、送信
状態レジスタ１５０にはプロトコル・ハンドラ３８だけ
がアクセス可能である。

【００７６】ＲＩＮＧＳＴレジスタ１５２はフロント・
エンド回路状態、エラー・ログ、およびトークンの妥当
性を含む一般的なネットワーク状態情報の保持を行う。
ＲＩＮＧＳＴＳレジスタ１５２は、その個々のビットの
定義に依存して、通信プロセッサ３２またはプロトコル
・ハンドラ３８のどちらかによって、あるいはこれらの
両方によって変更される。出力マルチプレクサ１６２
は、送信状態マシーン１１２の制御の下にＣＲＣ発生器
１７０あるいは直列変換器１６６のどちらかを選択し
て、その出力を送信データ・バス（すなわちＴＸ ＤＡ
ＴＡ）上に出力する。直列化回路１６６は、好適には、
１６ビット・パラレル入力・シリアル出力のシフトレジ
スタである。この１６ビットには、先頭の送信バッファ
ＴＸＦＩＦＯ（０）１８８、レジスタ１７６からの開始
区切り信号とレジスタ１８４からのＦＴＯＫＲＥＧとの
連結、レジスタ１７８からの終了区切り信号とレジスタ
１８２からのＰＣＦＥＲＥＧとの連結、プリアンブル・
レジスタ１７４からのＡＡＡＡ（１６進）パターン、あ
るいはレジスタ１８０からのジャム信号がロードされ
る。また、ＰＣＦＥＲＥＧレジスタ１８２には、フレー
ムの最後に送信されたバッファのＴＸＳＴＡＴワードの
最下位バイトがロードされる。ＦＴＯＫＲＥＧレジスタ
１８４は通信プロセッサ３２のソフトウェアがデータ・
バス８０を介してロードされるか、あるいは、シリアル
送信状態マシーン１１２によってロードが行われる。開
始区切り記号レジスタ１７６および終了区切り信号レジ
スタ１７８は、ハードワイヤによって実現されたトーク
ン・リングの開始区切り記号および終了区切り記号デー
タ・ビットパターンの提供を行う。また、開始区切り記
号および終了区切り記号に対するコード・バイオレーシ
ョン・シーケンスが送信コード・バイオレーション・ジ
ェネレータ１６４によって生成される。

【００７７】ＣＲＣ発生器１７０は、送信に際してプロ
トコル・ハンドラ３８によって挿入されるＦＣＳ／ＨＣ
Ｓ（フレーム／ヘッダー・チェック・シーケンス）の発
生を行う。前にすでに説明したＣＲＣチェッカー６０は
ＣＲＣ発生器と等価である。好適な実施態様のデータ送
信においては、ＣＲＣ発生器１７０は、入力ビットの流
れを制御するための１ビットの制御信号を受け取る。そ
して、この制御ビットが１にセットされているときに
は、入力ビットがシフトインされ、また直接にリングに
シフトアウトされる。また、制御ビットが０にセットさ
れているときには、フィードバック・パスが閉塞され、
チェッカー６０の中のシフトレジスタはレジスタの内容
を反転して出力する。なお、シフトインが開始される前
に、初期化ロジック（図示せず）によってすべてのレジ
スタに１が置かれる。データを受信するためには、送信
ＦＣＳがシフトインされた後において、チェッカー６０
中のシフトレジスタの値が以下のようになっている必要
がある。

【００７８】 1101 1110 1011 1011 0010 0000 1110 0011 >D >E >B >B >2 >0 >E >3 ここで、最も左のビットはビットＸ０に対応し、また、
最も右側のビットはビットＸ３１に対応している。後に
非常に詳細に議論するように、チャンネルでの受信およ
び送信には、別個の独立したＣＲＣ回路が用いられる。
好適な実施態様においては、プロトコル・ハンドラ３８
は、適当なビット・ゲーティング・ロジックを備えた、
別個のＣＲＣチェッカーおよびＣＲＣ発生器回路を有し
ている。ＴＸＣＴＬ（送信制御）ブロック１７２は、直
列化されたデータを出力マルチプレクサ１６２から受け
取り、送信状態マシーン１１２の適当な制御の下にイー
サネット・フロント・エンド信号を駆動する。また、Ｔ
ＸＣＴＬブロック１７２は、送信状態マシーン１１２に
データ“１”を置き、ＪＡＭおよび開始区切り記号パタ
ーンを発生させることができるようになす。

【００７９】トークン・リング・モードにおいては、フ
ァイア・トークン・レジスタ１８４を用いて、ＰＣＦＯ
をアダプター・チップ２４によって生成されるトークン
中に保持させて、リングに送出する。このレジスタはプ
ロトコル・ハンドラのワーキング・レジスタとして使用
される。プロトコル・ハンドラ３８がアクティブ状態に
なっていない時には、通信プロセッサ３２によってＦＴ
ＯＫＲＥＧレジスタ１８４への書き込みが可能である。
プロトコル・ハンドラ３８がアクティブ状態になってい
ない時に、通信プロセッサ３２によってＦＴＯＫＲＥＧ
レジスタ１８４へ書き込みが行われると、プロトコル・
ハンドラ３８は瞬時に（すなわち“ファイア”）開始区
切り記号、ＦＴＯＫＲＥＧレジスタ１８４のＰＣＦＯバ
イトのデータ、および終了区切り信号とを含むフリー・
トークンをリングに送出する。こうして、通信プロセッ
サ３２は任意のトークンをリングに送出することが可能
となされている。

【００８０】また、ＦＴＯＫＲＥＧレジスタ１８４はイ
ーサネット後退セルフ・テスト・モードにおいて、シミ
ュレート送信衝突を発生させるのに使用される、すなわ
ち診断の目的に使用される。このレジスタに何かデータ
を書き込むと、そのデータの種類にかかわらず衝突を発
生させることができる。外部アドレス・インターフェー
ス１８５はアダプター・チップ２４が外部のハードウェ
アと連携動作してネットワーク・アドレスの認識能力を
拡張できるようにするための手段を提供する。好適な実
施態様においては、この外部ハードウェアは外部アドレ
ス・チェッカーである。この外部アドレス・チェッカー
はプロトコル・ハンドラ３８の中の通常のアドレス・チ
ェッカーと並列に動作してどのフレームをコピーすべき
かを決定するのに用いることができる。また、外部アド
レス・チェッカーは外部アドレスを認識して、ブリッジ
・ルーチンあるいはライン・モニタ動作を実行するのに
用いることができる。

【００８１】送信パリティ・チェッカー１８６はＴＸＦ
ＩＦＯ（０）１８８から送信直列変換器１６６へ転送さ
れるデータのパリティ・チェックを行う。また、送信パ
リティ・チェッカー１８６はデータを直列変換器１６６
に入力する前に、最終データ・チェックを実行する。こ
の最終チェックの後、データの妥当性は、ＣＲＣ発生器
１７０によって生成されるフレーム・チェック・シーケ
ンス・コードによって保護される。送信バッファＦＩＦ
Ｏ１８８、１９０、１９２は３つの１６ビット・ワード
を供給して、プロトコル・ハンドラ３８が送信データを
送信直列変換器１６６に対して常に一定に流し続けるこ
とができるようになす。バスから読み取ったパリティは
ＦＩＦＯに保持される。データ転送動作においては、Ｄ
ＭＡを介して送信フレームの最初のワードがＴＸＦＩＦ
Ｏ（０）に、第２のワードがＴＸＦＩＦＯ（１）に、第
３のワードがＴＸＦＩＦＯ（２）に、第４のワードがＴ
ＸＦＩＦＯ（０）に、以下同様にして転送される。次
に、データが各ＴＸＦＩＦＯから取り出されて、直列化
される。このように、好適な実施態様においては、ある
ＴＸＦＩＦＯから別のＴＸＦＩＦＯへのデータのシフト
は起こらない。

【００８２】送信ＦＩＦＯ制御ポインタ１９４は２つの
３状態ポインタから構成されている。第１のポインタは
３つのＴＸＦＩＦＯ１８８、１９０、１９２のうちのど
れが、次に送信データ・マネージャ１２６によってロー
ドされるべきなのかを指し示すのに用いられる。もう１
つのポインタは、現在どのＴＸＦＩＦＯから直列変化器
への転送・送信が行われているのかを指し示す。送信Ｄ
ＭＡレジスタ１９６は送信バッファ・マネージャ２１４
によってロードが実行されるレジスタである。送信連鎖
ポインタ（ＴＣＰ）２０８だけが機能動作中においてロ
ード可能である。その他のすべての送信ＤＭＡレジスタ
は工場テストにおいてのみ、アクセスが可能である。送
信連鎖ポインタ（ＴＣＰ０からＴＣＰ７まで）２０８は
８つの優先順位づけされたＴＣＰレジスタであり、ＴＣ
Ｐ７の優先順位が最も高く、ＴＣＰＯが最も低くなって
いる。ＴＣＰレジスタはバッファの開始アドレスを記憶
しており、この開始アドレスから送信されるのを待機し
ているフレーム・データが適当な送信チャンネルへ取り
出される。これらのレジスタの内容はプロトコル・ハン
ドラ３８あるいは通信プロセッサ３２によって変更可能
である。バッチＴＣＰレジスタは、先頭に、送信すべき
バッファのリンク・リストを有する通信プロセッサのソ
フトウェアによってロードすることができる。プロトコ
ル・ハンドラ３８は、必ず、アクティブとなっているＴ
ＣＰレジスタの中の優先順位が最も高いレジスタが指し
示しているフレームの送信を試みるようになされてい
る。従って、データは優先順位に従って送出される。送
信バッファ・マネージャ２１４は、使用中の特定のＴＣ
Ｐレジスタが指し示すリストをステップ・ダウンさせ、
次のバッファに連鎖されると新たなアドレスをロードす
る。

【００８３】一時的送信ポインタ（ＴＴＰ）２０６は、
現在のバッファが送出される時に、送信ＤＭＡチャンネ
ルがどのアドレスからデータの読み取りを開始すべきか
を示すバッファの開始アドレスを保持する。この一時的
送信ポインタ２０６は送信バッファ・マネージャ２１４
の完全な制御の下に動作する。プロトコル・ハンドラ３
８は送信動作のために２つのＤＭＡチャンネルを保持し
ている。すなわち、第１のものはデータを現在の送信バ
ッファからリングへ移動するようにセットアップされて
おり、第２のものは次の現在のバッファが空となったと
きに、連鎖されたバッファが直ちに引き継ぐことができ
るようにセットアップされている。それぞれの送信ＤＭ
Ａチャンネルは専用アドレス・レジスタを有している。
すなわち、ＡＤＤＲ０レジスタ２０２、ＡＤＤＲ１レジ
スタ２０４である。各送信ＤＭＡチャンネル用のチャン
ネル・アドレス・レジスタはそのチャンネルがアクセス
すべきワードのバス・アドレスの保持を行う。ＡＤＤＲ
０レジスタ２０２、およびＡＤＤＲ１レジスタ２０４は
送信データ・マネージャ１２６および送信バッファ・マ
ネージャ２１４の制御の下に動作する。

【００８４】２つの送信ＤＭＡチャンネル用の送信チャ
ンネル長さレジスタＬＥＮ０（１９８）およびＬＥＮ１
（２００）は、現在のバッファからさらに送信されるべ
きバイト数の保持を行う。レジスタＬＥＮ０およびＬＥ
Ｎ１は送信バッファ・マネージャ２１４および送信デー
タ・マネージャ１２６の完全な制御の下に動作する。送
信バッファ・マネージャ２１４は、好適には、フレーム
送信連鎖に沿って、自動的にバッファ連鎖を行う有限状
態マシーンである。送信バッファ・マネージャ２１４は
送信ＤＭＡチャンネル・レジスタ１９６を初期化する。
送信バッファ・マネージャ２１４の動作については、後
にさらに説明する。図７は本発明の実施例によるアダプ
ター・チップ２４について、チップのいろいろなピン表
示を示した図である。チップ２４のいくつかのピンは、
トークン・リング通信モードでも、またもう１つのイー
サネット・モードにおいても用いられる。従って、これ
らのピンは“／”で区切られた２つの異なる記号で示さ
れている。これらの２重の記号表示において、最初の記
号はトークン・リング動作に対応し、また２番目の記号
はイーサネット動作に対応するものである。これら以外
に、他にいろいろな２重の機能に対応させて２重の記号
表示がされているピンがあり、これらについては、それ
ぞれについて後に説明を行う。例えば、システム・イン
ターフェース・ピンはインテルとモトローラのそれぞれ
のモードに対応する２つの名前を有しており、この場合
ではインテル・モードに対する名前が最初に示されてい
る。さらに他のピンは、以下の示されるように、１つの
信号を受信あるいは供給するようになっている。

【００８５】各ピンの具体的な記号は次のようなもので
ある。 Ｓ１／Ｍ− システム・インテル／モトローラ・モード選択。この入
力を高レベルにストラップすると、２つのインテルに整
合するマイクロプロセッサ・インターフェース・モード
が選択される。低レベルストラップされたときには、モ
トローラと整合するインターフェース・モードが選択さ
れる。このピンは、外部から何も駆動されないときに
は、内部ブルアップ・デバイスによって高電位に維持さ
れるようになっている。 Ｓ８／ＳＨＡＬＴ− システム８／１６ビット・バス選択およびホールト／バ
スエラー再試行。イーテル・モードにおいては、このピ
ンへの入力信号によって、８ビットかまたは１６ビット
かの、どちらかのデータ・バス・インターフェースが選
択される。モトローラ・モードにおいては、この信号は
ＳＨＡＬＴ信号となる。バス・エラー（ＳＢＥＲＲ）か
ら、この信号が与えられると、アダプター・チップ２４
は最後のＤＭＡサイクルを再試行する。これは、モトロ
ーラの６８０００仕様に定義されている再実行動作であ
る。ＳＨＡＬＴが入力されたとき、ＳＢＥＲＲ−によっ
てはＢＥＲＥＴＲＹカウンタの減算は行われない。この
ピンに対して、外部から何も駆動を行わないと、このピ
ンは内部プルアップ・デバイスによって高電位に維持さ
れるようになっている。ＳＩ／Ｍ−とＳ８／１６モード
の組み合わせは以下に示すようになる。

【００８６】 ＳＩ／Ｍ− Ｓ８／１６ モード ０ ＳＨＡＬＴ モトローラ １６ビット（６８０００） １ ０ インテル １６ビット（８０８６） １ １ インテル ８ビット（８０８８） ＳＲＥＳＥＴ− システムリセット。この入力はアダプター・チップ２４
を既知の初期状態にする。ハードウェア・リセットによ
ってアダプター・チップ２４のほとんどの出力ピンをＨ
ｉ−Ｚとし、すべてのブロックをリセット状態とする。 ＳＣＳ− システム・チップ状態。このチップ選択入力信号によっ
てアダプター・チップ２４のＤＩＯ読み取りあるいは書
き込みのためのシステム・インターフェースがアクティ
ブにされる。このピンは、外部から何も駆動されないと
きには、内部プルアップ・デバイスによって高電位に維
持されるようになっている。 ＳＲＳＸ 拡張システム・レジスタ選択。この入力ピンへの信号に
よってＤＩＯレジスタをアクセスする際に用いられる最
上位ビットが決められる。 ＳＲＳ（０−２） システム・レジスタ選択。これらの入力およびＳＲＳＸ
とによって、システムＤＩＯアクセスにおいて参照すべ
きワードあるいはバイトの選択を行う。インテル・８ビ
ット・モードあるいはインテル・１６ビット・モードの
バイト・アクセスにおいては、ＳＲＳ２のピンによって
参照バイト選択が行われる。一方、モトローラ・モード
においては、ＳＲＳ２は以下に定義されているようなＳ
ＢＥＲＲ−信号のために用いられる。 ＳＲＳ２／ＳＢＥＲＲ− バス・エラー。インテル・モードにおいては、この入力
信号は、上に定義されたようなＳＲＳ２信号である。モ
トローラ・モードにおいては、この入力が、アクティブ
・ローに駆動されると、アダプター・チップ２４にＤＭ
Ａサイクルを異常終了すべきであることを示す。これは
６８０００マイクロプロセッサのバス・エラー信号対応
している。また、この信号は内部的にはＳＢＣＬＫに対
して同期がとられる。このピンは、外部から何も駆動さ
れないときには、内部プルアップ・デバイスによって高
電位に維持されるようになっている。 ＳＢＨＥ−／ＳＲＮＷ システム・バイト・ハイ・イネーブル、あるいは読み取
り／否定書き込み。インテル・モード（ＳＩ／Ｍ−＝
１）においては、この入出力ピンはアクティブ・ロー・
バイト・ハイ・イネーブル信号ＳＢＨＥ−として機能す
る。ＳＢＨＥ−はＤＭＡにおいては３状態出力が出力さ
れ、その他の場合においては入力ピンとなる。モトロー
ラ・モード（ＳＩ／Ｍ−＝０）においては、このピンは
システム制御ピンとして働き、これが高レベルのときは
読み取りサイクルを、また低レベルであるときには、書
き込みサイクルを意味する。システム・バスへのＤＭＡ
動作においては、システム・インターフェース３４から
このピンに信号が出力される。ＤＩＯサイクルにおいて
は、このピンは入力ピンとなる。このピンは、外部から
何も駆動されないときには、内部プルアップ・デバイス
によって高電位に維持されるようになっている。 ＳＷＲ−／ＳＬＤＳ− システム・ライト・ストローブ、あるいはロー・データ
・ストローブ。インテル・モードにおいては、この入出
力ピンはアクティブ・ロー・ライト・ストローブとして
働く。モトローラ・モードにおいてはアクティブ・ロー
・ロー・データ・ストローブとして働く。このピンはＤ
ＩＯにおいては、入力ピンとなり、またＤＭＡにおいて
は出力ピンとなる。このピンは、外部から何も駆動され
ないときには、内部ピルアップ・デバイスによって高電
位に維持されるようになっている。 ＳＲＤ−／ＳＵＤＳ− システム・リード・ストローブ、またはアッパー・デー
タ・ストローブ・インディケータ。インテル・モードに
おいては、この入出力ピンは、システム・バスへの読み
込みサイクルが実行されていることを示すモトローラ・
モードにおいては、この入出力ピンはデータがシステム
・バスの最上位バイトに転送されていることを示すアク
ティブ・ロー・ストローブである。ＳＲＤ−／ＳＵＤＳ
−はＤＩＯにおいては入力ピンであり、ＤＭＡにおいて
は出力ピンとなる。このピンは、外部から何も駆動され
ないときには、内部プルアップ・デバイスによって高電
位に維持されるようになっている。 ＳＲＡＳ／ＳＡＳ− システム・レジスタ・アドレス・ストローブ、またはメ
モリ・アドレス・ストローブ。インテル・モードにおい
ては、この入出力ピンはＳＣＳ−、ＳＲＳＸ、ＳＲＳ
（０−２）、およびＳＢＨＥ−をラッチするためのシス
テム・レジスタ・アドレス・ストローブとして働く。最
小チップ構成システムにおいては、ＳＲＡＳはユーザ・
プロセッサのＡＬＥ出力に結合される。このラッチの機
能は容易に無効とすることができ、マルチプレクスされ
たアドレスおよびデータ・バスをサポートしていない拡
張インテル８０８６／８０８８システムにおいては通常
はこの機能は用いられない。これらの入力に対する内部
ラッチはＳＲＡＳが高レベルである限り透過である。従
って、このピンを高レベルにストラップし、ユーザ・プ
ロセッサからのＡＬＥとは独立にＳＣＳ−、ＳＲＳＸ、
およびＳＲＳ（０−２）入力に信号を入力することがで
きる。インテルＤＭＡにおいては、この信号ピンは入力
ピンとなる。モトローラ・モードにおいては、このピン
はアクティブ・ロー・アドレス・ストローブであり、Ｄ
ＩＯにおいては入力ピン（アドレス・ストローブとして
は無視される）となり、ＤＭＡにおいては出力ピンとな
る。このピンは、外部から何も駆動されないときには、
内部プルアップ・デバイスによって高電位に維持される
ようになっている。 ＳＲＤＹ−／ＳＤＴＡＣＫ− システム・バス・レディ、またはデータ・トランスファ
・アクノリッジ。インテル・モードにおいては、この入
出力ピンはアクティブ・ロー・レディ信号として働く。
モトローラ・モードにおいては、この入出力ピンはアク
ティブ・ロー・データ・トランスファ・アクノリッジ信
号として働く。ＳＲＤＹ−およびＳＤＴＡＣＫ−信号の
役割は、データ転送が終了したことをバス・マスタに示
すことである。ＳＲＤＹ−／ＳＤＴＡＣＫ−は内部的に
はＳＢＣＬＫと同期がとられる。ＤＭＡサイクルにおい
ては、ＳＲＤＹ−／ＳＤＴＡＣＫ−は状態Ｔ２のＳＢＣ
ＬＫの立ち下がりに行使されて、待機状態が確保され
る。ＳＲＤＹ−／ＳＤＴＡＣＫ−はアダプター・チップ
２４がＤＩＯの動作を行っているときには出力ピンとな
り、その他の場合には入力ピンとなる。このピンは、外
部から何も駆動されないときには、内部プルアップ・デ
バイスによって高電位に維持されるようになっている。 ＳＡＬＥ システム・アドレス・ラッチ・イネーブル。ＤＭＡサイ
クルの各サイクルの開始毎に、このピンからマルチプレ
クスされたアドレス／データ・ラインからのアドレスの
下位１６ビット（ＬＳＢ）を外部でラッチするのに用い
るためのイネーブル・パルス出力が供給される。アドレ
スにパリティを有しているシステムでは、このＳＡＬＥ
を、ＤＭＡアドレスの下位１６ビットに対するパリティ
・ビット（ＳＰＨおよびＳＰＬ）を外部でラッチするた
めに用いることができる。 ＳＸＡＬ システム拡張アドレス・ラッチ。この出力ピンからは、
ＤＭＡにおいて、３２ビット・システム・アドレスのう
ちの１６ビット拡張アドレスを外部でラッチするのに用
いるイネーブル・パルスが供給される。ＳＸＡＬ信号
は、各ブロックＤＭＡ転送の最初のサイクルの前に発せ
られる。その後においては、必要に応じて発せられる
（ＤＭＡアドレス・カウンタが増大するごとに、下位１
６ビットが出力される）。アドレスにパリティを有して
いるシステムでは、このＳＸＡＬを、ＤＭＡ拡張アドレ
スワードに対するパリティ・ビット（ＳＰＨおよびＳＰ
Ｌ）を外部でラッチするのに用いることができる。 ＳＤＤＩＲ システム・データの方向。このピン出力は、外部データ
・バッファへ、データがどの方向へ移動するかを示す信
号を供給する。ＤＩＯ書き込み、およびＤＭＡ読み出し
においては、ＳＤＤＩＲは低レベル（入力モード）とな
り、ＤＩＯ読み出し、およびＤＭＡ書き込みにおいて
は、ＳＤＤＩＲは高レベル（出力モード）となる。これ
らの動作を、すぐ下の表１に示す。

【００８７】

【表１】 表１ ＳＤＤＩＲ 方向 ＤＩＯ ＤＭＡ ０ 入力 書き込み 読みだし １ 出力 読み出し 書き込み システム・インターフェースがＤＩＯ動作あるいはＤＭ
Ａ動作と関係しないときのＳＤＤＩＲのデフォルト値は
高レベルである。 ＳＤＢＥＮ− システム・データ・バス・イネーブル。この出力ピンは
アダプター・チップ２４の外部データ・バッファを高イ
ンピーダンス状態に保つようにさせるアクティブ・ロー
・イネーブル信号をデータ・バッファに対して供給す
る。この出力はＤＩＯおよびＤＭＡの両方において発せ
られる。 ＳＯＷＮ− システム・バス・オウン。この出力はＤＭＡサイクルの
間、アクティブ・ローとなり、アダプター・チップ２４
がホスト・バス１６の制御を行っていることを外部デバ
イスに対して示す。ＳＯＷＮ−はアドレスおよびバス・
コントロール信号を発するためのバス・トランシーバ・
チップのイネーブル信号を出力する。 ＳＢＣＬＫ システム・バス・クロック。これはアダプター・チップ
２４が、ＤＩＯおよびＳＤＭＡ転送のためにバス・タイ
ミングの同期をとるために必要となる外部入力クロック
信号である。非同期式バスに対しては、任意のＴＴＬ発
振器信号を印加可能である。 ＳＨＲＱ／ＳＢＲＱ− システム・ホールド・リクエスト、またはバス・リクエ
スト。この出力は、ＤＭＡ転送の準備のためにホスト・
バス１６の制御をリクエストするのに用いられる。イン
テル・モードにおいては、これは、８０８６／８０８８
インターフェース標準に定義されているようにアクティ
ブ・ハイ・ホールド・リクエストである。モトローラ・
モードにおいては、これは、６０００インターフェース
標準に定義されいるようにアクティブ・ロー・バス・リ
クエストである。 ＳＨＬＤＡ／ＳＢＧＲ− システム・ホールド・アクノリッジ、またはバス・グラ
ンド。インテル・モードにおいては、このアクティブ・
ハイ入力信号は、８０８６／８０８８インテル・モード
標準に従って、ＤＭＡホールド・リクエストがアクノリ
ッジされたことを示す。モトローラ・モードにおいて
は、この信号は６８０００インターフェース標準に定義
されたようなアクティブ・ロー・バス・グラントであ
る。どちらのモードにおいても、内部的にはＳＢＣＬＫ
に同期される。 ＳＢＢＳＹ−／ＳＣＡＮ１ システム・バス・ビジー。この入力信号は、モトローラ
６８０００型のバス・グラント・アクノリッジ（ＢＧＡ
ＣＫ）信号の値のサンプルを行う。アダプター・チップ
２４はシステム・バスへの出力を行う前にＳＢＢＹ−ハ
イ信号をサンプルする。この動作は、インテル・モード
およびモトローラ・モードの両方に対して定義されてい
るものの、インテル・システムでは通常は同等な信号が
存在しない。インテル・モードのユーザの便宜のため
に、このピンに何も接続しないときには、このピンは内
部デバイスによって高レベルに保持されるようになって
いる。また、このピンはシリアル・テスト・モードにお
ていスキャン１入力として用いられる。 ＳＢＲＬＳ− システム・バス・リリース。ＤＭＡの最中にこの入力ピ
ンに、アクティブ・ローが入力されると、より優先順位
の高いデバイスがシステム・バスの使用を要求している
ことが示され、アダプター・チップ２４は可能な限りす
ぐにバスを解放しなければならない。アダプター・チッ
プ２４がＤＭＡを実行していないときには、この入力信
号は無視される。この動作はインテル・モードおよびモ
トローラ・モードの両方に対して定義されてはいるもの
の、インテル・システムは通常はこれと同等の信号を有
していない。この入力は内部的にはＳＢＣＬＫと同期さ
れる。このピンは、外部から何も駆動されないときに
は、内部プルアップ・デバイスによって高電位に維持さ
れるようになっている。 ＳＩＮＴＲ／ＳＩＲＱ− システム割り込みリクエスト。アダプター・チップ２４
は、割り込みリクエストをユーザ・プロセッサに対して
送出するためにこの出力ピンをアクティブにする。イン
テル・モードにおいては、このピンはアクティブ・ハイ
であり、またモトローラ・モードにおいてはアクティブ
・ローである。 ＳＩＡＣＫ− システム割り込みアクノリッジ。この入力ピンは、アダ
プター・チップ２４からの割り込みリクエストをアクノ
リッジするために、ホスト・プロセッサによってアクテ
ィブ・ローにされる。アダプター・チップ２４はこの信
号に応答して割り込みベクトルを内部システム・バス４
２にゲーティングする。割り込みサイクルを必要としな
いシステム・バスはＳＩＡＣＫ・ハイにストラップする
ことができる。このピンは、外部から何も駆動されない
ときには、内部プルアップ・デバイスによって高電位に
維持されるようになっている。 ＳＡＤＨ（０−７） システム・アドレス／データ・バス−−ハイ・バイト。
この入出力は１６ビット・アドレス・／データ・バスの
最上位バイトである。インテル・モードおよびモトロー
ラ・モードの両方において、このピンからはアドレス・
バスのビット３１から２４までと１５から８まで、デー
タ・バスのビット１５から８まで（インテル／モトロー
ラ標準のビットについての番号づけ規約に基づいてい
る）がマルチプレックス出力される。システム・インタ
ーフェース３４においては、最上位ビットはＳＡＤＨ
（０）であり、また最下位ビットはＳＡＤＨ（７）であ
る。これらのピンは外部から何も駆動されないときに
は、内部プルアップ・デバイスによって高電位に維持さ
れるようになっている。 ＳＡＤＬ（０−７） システム・アドレス／データ・バス−−ロー・バイト。
この入出力は１６ビット・アドレス・／データ・バスの
最下位バイトである。インテル・モードおよびモトロー
ラ・モードの両方において、このピンからはアドレス・
バスのビット２３から１６までと７から０まで、データ
・バスのビット７から０まで（インテル／モトローラ標
準のビットについての番号づけ規約に基づいている）が
マルチプレックス出力される。システム・インターフェ
ース３４においては、最上位ビットはＳＡＤＬ（０）で
あり、また最下位ビットはＳＡＤＬ（７）である。これ
らのピンは外部から何も駆動されないときには、内部プ
ルアップ・デバイスによって高電位に維持されるように
なっている。 ＳＰＨ システム・パリティ・ハイ。ＳＡＤＨ（０−７）を介し
て送信される各データあるいはアドレス・バイト奇数パ
リティ・ビットである。この入出力ピンは外部から何も
駆動されないときには、内部プルアップ・デバイスによ
って高電位に維持されるようになっている。 ＳＰＬ システム・パリティ・ロー。ＳＡＤＬ（０−７）を介し
て送信される各データあるいはアドレス・バイト奇数パ
リティ・ビットである。この入出力ピンは外部から何も
駆動されないときには、内部プルアップ・デバイスによ
って高電位に維持されるようになっている。 ＭＢＣＬＫ１ アダプター・バス・クロック１。 ＭＢＣＬＫ２ アダプター・バス・クロック２。ＭＢＣＬＫ１およびＭ
ＢＣＬＫ２はすべてのアダプター・バス転送のための出
力クロック基準である。ＭＢＣＬＫ２はＭＢＣＬＫ１よ
りも９０°だけ遅れている。これらのクロックはメモリ
・サイクル・レートの２倍のレートで出力される。 ＭＡＤＨ（０−７） アダプター・メモリ・アドレス、データおよび状態入出
力信号。メモリ・サイクルの最初の１／４の期間、これ
らの信号はアドレス・ビットＡＸ４およびＡ０からＡ６
までを出力し、第２番目の１／４期間においては状態ビ
ットを出力する。第３番目の１／４期間および第４番目
の１／４期間においてはデータ・ビット０−７が出力さ
れる。 ＭＡＤＬ（０−７） アダプター・メモリ・アドレス、およびデータ入出力信
号。メモリ・サイクルの最初の１／４の期間、これらの
信号はアドレス・ビットＡ７からＡ１４までを出力し、
第２番目の１／４期間においてはアドレス・ビットＡＸ
４およびＡ０からＡ６までを出力する。第３番目の１／
４期間および第４番目の１／４期間においてはデータ・
ビット８から１５までが出力される。 ＭＡＸＰＨ アダプター拡張メモリ・アドレスおよびパリティ入出力
信号。メモリ・サイクルの最初の１／４の期間、これら
の信号は拡張アドレス・ビット（ＡＸ１）を出力し、第
２番目の１／４期間においては拡張アドレス・ビット
（ＡＸ０）を出力する。第３番目の１／４期間および第
４番目の１／４期間においてはＭＳデータ・バイトに対
するパリティ・ビットを出力する。 ＭＡＸＰＬ アダプター拡張メモリ・アドレスおよびパリティ入出力
信号。メモリ・サイクルの最初の１／４の期間、これら
の信号はアドレス・ビット（ＡＸ３）を出力し、第２番
目の１／４期間においては拡張アドレス・ビット（ＡＸ
２）を出力する。第３番目の１／４期間および第４番目
の１／４期間においては最下位データ・バイトに対する
パリティ・ビットを出力する。 ＭＡＸ０ 拡張アドレス入出力ビット。この信号ピンはすべてのサ
イクルに対して、ＲＯＷ時にＡＸ０を、ＣＯＬおよびＤ
ＡＴＡ時にＡ１２を出力する。Ａ１２を出力することに
よってＢＩＡ ＲＯＭへのインターフェースが容易とな
る。 ＭＡＸ２ 拡張アドレス入出力ビット。この信号ピンはすべてのサ
イクルに対して、ＲＯＷ時にＡＸ２を、ＣＯＬおよびＤ
ＡＴＡ時にＡ１４を出力する。Ａ１２を出力することに
よってＢＩＡ ＲＯＭへのインターフェースが容易とな
る。 ＭＲＡＳ− ＤＲＡＭのための行アドレス・ストローブ。行アドレス
はメモリ・サイクルの最初の５／１６の間、出力され
る。この出力信号は行アドレスがＭＡＤＬ（０−７）、
ＭＡＸＰＨ、ＭＡＸＰＬ、ＲＡＭ、ＥＰＲＯＭのサイク
ルに対して有効であるときに、また、リフレッシュ・ア
ドレスがＭＡＤＬ（０−７）に対して有効となっている
ときのリフレッシュ・サイクルにおいて、低レベルとし
て出力される。裁定ロジックが外部バス・マスターへの
アクセスを許可したときには、このピンは高インピーダ
ンスとなって任意の外部デバイスが信号の制御を行うこ
とを可能となす。 ＭＣＡＳ− ＤＲＡＭのための列アドレス・ストローブ。この列アド
レスは行アドレスに対する期間の後のメモリ・サイクル
の３／１６の間、有効である。この出力信号は列アドレ
スがＭＡＤＬ（０−７）、ＭＡＸＰＨ、ＭＡＸＰＬに対
して有効であるときに、低レベルとして出力される。た
だし、以下の条件のうちのいずれかが成立しているとき
を除く。 （1) アドレスがＢＩＡ ＲＯＭのために予約確保され
ているとき（＞００．００００−＞００．０００Ｆ） （2) アドレスがＥＰＰＲＯＭに割り当てられていると
き（すなわちシステム・インターフェース３４のＡＣＴ
Ｌレジスタのブート・ビットが“０”であり、かつ、ア
クセスが＞００．ＸＸＸＸまたは１Ｆ．ＸＸＸＸに対し
てなされたとき） （3) アドレスがオン・チップ・アドレスの中のどれか
であるとき（通常モードにおいて ＞０１．０１００−
＞０１．０１ＦＦ、またＣＰレス・モードにおいて
＞０１．０１００− ＞０１．０７ＦＦ） （4) サイクルが、サイクルの開始時点においてＭＲＡ
Ｓ−の前にＭＣＡＳ−が出力されるようなリフレッシュ
・サイクルであるとき（これはＲＡＳリフレッシュの前
のＣＡＳをサポートをしていないＤＲＡＭに対して発生
する。ＲＡＳリフレッシュの前のＣＡＳをサポートをし
ていないＤＲＡＭでは、ＭＲＥＦによってＭＣＡＳを不
能としておく必要がある。） （5) サイクルが外部バス・マスターの制御の下にある
とき。この場合には、こ出力は外部デバイスが信号を制
御することが可能となるように３状態となる。 ＭＲＥＦ 進行中のＤＲＡＭリフレッシュ・サイクル。マスター動
作においては、メモリ・インターフェース４０がリフレ
ッシュ・サイクルを実行しているとき、この出力は高レ
ベルとなる。この出力は、ＲＡＳの前のＣＡＳリフレッ
シュを用いないすべてのＤＲＡＭに対するＭＣＡＳ−を
不能とするのに用いられる。スレーブ動作においては、
この信号は、バス・コントローラに対してリフレッシュ
・マシーンがバスの使用を求めていることを示す、バス
・リクエスト要求に用いられる。 ＭＷ− アダプター・メモリ・ライト。この出力ピンには、書き
込みの間は低レベルの出力信号が、また読み込みの間は
高レベルの出力信号が出力される。ＭＡＤＨ（０−７）
ピンおよびＭＡＤＬ（０−７）バスへのデータはＭＷ−
出力が低レベルであるときに有効である。ＭＷ−出力信
号の立ち下がり時にＤＲＡＭはデータをラッチする。一
方、ＳＲＡＭはＭＷ−出力信号の立ち上がり時にデータ
をラッチする。このピンは、アダプター・チップ２４が
バス・マスターではないときには高インピーダンスとな
る。 ＭＡＬ− メモリ・アドレス・ラッチ。この出力はメモリ・サイク
ルの開始時点においてアドレスをサンプルするためのス
トローブ信号である。この信号はＳＲＡＭおよびＥＰＲ
ＯＭによって用いられる。ＭＡＬ−信号の立ち下がり時
において、ＭＡＸ０、ＭＡＸＰＨ、ＭＡＸ２、ＭＡＸＰ
Ｌ、ＭＡＤＨ（０−７）、およびＭＡＤＬ（０−７）の
全２０ビット・ワード・アドレスが有効である３つの８
ビット透過ラッチを用いて、２０ビット・スタチック・
アドレスを、全サイクルの間、保持することができる。
このピンは、アダプター・チップ２４がバス・マスター
ではないときには高インピーダンスとなる。 ＭＤＤＩＲ データ方向。この入出力信号は、アダプター・チップ２
４がバス・マスターであるときには出力信号となり、そ
の他の場合には入力信号となる。この入出力信号は、双
方向バス・ドライバの方向制御信号として用いられる。
読み込みの場合には低レベルであり、書き込みの場合に
は高レベルとなる。また、ＭＷ−信号の前に有効とな
る。このピンは、アダプター・チップ２４がバス・マス
ターではないときには高インピーダンスとなる。 ＭＢＥＮ− バッファ・イネーブル。この出力信号は、ＭＤＤＩＲと
結び付けられて用いられ、ＭＡＤＨおよびＭＡＤＬバス
の双方向バッファ出力をデータ・フェーズの間ＤＤＩＲ
によって選択された方向にイネーブルとする。このピン
は、アダプター・チップ２４がバス・マスターではない
ときには高インピーダンスとなる。 ＭＲＯＭＥＮ− ＲＯＭイネーブル。この出力信号はメモリ・サイクルの
最初の５／１６におけるＲＯＷ期間においてのみアクテ
ィブとなる。この出力信号はシステム・インターフェー
ス３４のＡＣＴＬレジスタのＢＯＯＴビットが“０”で
あるときに（すなわち、コードがＲＡＭではなく、ＲＯ
Ｍに存在するとき）、ＥＰＲＯＭに対してチップ・セレ
クト信号を供給するのに用いられる。この出力信号は、
ＲＯＷ期間において残りのアドレスとともにＭＡＬ−に
よってラッチされる。この出力は＞００．００１０−
＞００．ＦＦＦＦ、あるいは＞１Ｆ．００００− ＞１
Ｆ．ＦＦＦＦのアドレスから読み出しを行うときには低
レベルとなる。これらのアドレスへの書き込みがなされ
る間、またはこれら以外のアドレスへのアクセスがなさ
れる間、または、ＢＯＯＴビットが“１”であるときに
は任意のアドレスへのアクセスがなされる間、ＭＲＯＭ
ＥＮ−出力信号は、高レベルを維持する。ＣＯＬＵＭＮ
およびＤＡＴＡ期間においては、この出力信号はＢＩＡ
ＲＯＭへインターフェースするためにＡ１３を駆動す
る。このことはＭＢＩＡＥＮ−、ＭＡＸ０、ＲＯＭＥＮ
−、およびＭＡＸ２が、ともにグルーレスなインターフ
ェースを形成することを意味する。このピンは、アダプ
ター・チップ２４がバス・マスターではないときには高
インピーダンスとなる。 ＭＢＩＡＥＮ− バーント・イン・アドレス・イネーブル。この出力信号
はアダプター・チップ２４のバーント・イン・アドレス
（ＢＩＡ）を有するＲＯＭに対してチップ・セレクト信
号を供給するのに用いられる。この出力信号は、＞０
０．００００から＞００．０００Ｆの間の任意のアドレ
スからの読み出しに対しては低レベルとなる。また、こ
れらのアドレスへの書き込み、またはその他のアドレス
へのアクセスに対しては高レベルを維持する。このピン
は、アダプター・チップ２４がバス・マスターではない
ときには高インピーダンスとなる。 ＭＯＥ− 出力イネーブル。この出力信号は２４４−型回路を用い
た“１”のオリエンテーションを有する（すなわち、テ
キサス・インストルメント社から市販品として入手可能
なＴＭＳ４１６４；６４Ｋ ｘ １）ＤＲＡＭ出力をイ
ネーブルとするのに用いられる。書き込みサイクルにお
いては、ＤＲＡＭのＱ出力は変則的な信号を発生するの
で、このＭＯＥ−信号が必要となる。ｘ４ＤＲＡＭ（す
なわち、ＴＭＳ４１６４ ６４Ｋ ｘ ４）において
は、ＭＯＥ−は直接にＤＲＡＭ出力イネーブル・ピンに
接続される。この出力信号は、ＭＣＡＳ−が低レベルと
なるのと同一条件下において、読み出しサイクルの間低
レベルとなる。このピンは、アダプター・チップ２４が
バス・マスターではないときには高インピーダンスとな
る。 ＭＡＣＳ− アダプター・チップ・セレクト。この入力は、すべての
内部チップ選択に対して用いられる。この入力がなされ
ないと、オン・チップ・アクセスは起こらない。この入
力がなされていないときに、アダプター・チップ２４が
オン・チップ・アクセスを試みると、そのアクセスはオ
フ・チップとして実行される。この入力がなされている
ときには、オン・チップ・アクセスが起こりえる。アダ
プター・チップ２４が、オン・チップ・アクセスの実行
に成功すると、データはテストのためにアドレス・バス
から出力される。 ＭＢＲＱ− アダプター・メモリ・バス・リクエスト。この入力ピン
は、外部デバイスがローカル・バスのリクエストを行う
ときに、低レベルに駆動される。この入力がＭＢＧＲ−
によってアクノリッジされると、外部デバイスはバスを
制御することが可能となる。 ＭＢＧＲ− メモリ・バス・グランド。アダプター・チップ２４から
出力されて、外部デバイスがバス・マスターとなるのを
許可する。 ＭＲＥＳＥＴ− メモリ・バス・リセット。ＡＣＴＬレジスタのＡＲＥＳ
ＥＴビットがセットされているか、または、ＳＲＥＳＥ
Ｔ−が行使されているときに発生されるアクティブ・ロ
ー・出力信号である。この信号はシステム・インターフ
ェース３４のバッファ・インターフェースなどの外部グ
ルー・ロジックをリセットするのに用いられる。 ＣＬＫＤＩＶ クロック・デバイダ・セレクト。このピンは予約確保さ
れている。 ＯＳＣＩＮ 外部発振器入力。この入力ラインによって、クロック周
波数がアダプター・チップ２４に供給される。４ＭＨz
内部バスに対しては、このクロック周波数は６４ＭＨz
である必要がある。 ＳＹＮＣＩＮ− クロック同期入力。この入力ピンは、２つ以上のアダプ
ター・チップ２４を有するシステムにおいて、内部クロ
ック同志を確実に同期させるのに用いられる。ＯＳＣＩ
Ｎが動作している限りに、アクティブ・ロー・パルスに
よって、すべてのアダプター・チップの同期がとられ
る。ＳＹＮＣＩＮ−が高レベルとなった時には、内部ク
ロックは再スタートする。 ＶＤＤＬ２ピン ロジック回路電源。すべてのＶＤＤピンは共通のシステ
ム電源に接続しなければならない。 ＶＳＳＬ３ピン ロジック回路のアース接続。すべてのＶＳＳピンはシス
テム・アームに接続しなければならない。 ＶＤＤＯ（１−６） 出力バッファ電源。すべてのＶＤＤピンは共通のシステ
ム電源に接続しなければならない。 ＶＳＳＯ（１−６） 出力バッファのアース接続。すべてのＶＳＳピンはシス
テム・アースに接続しなければならない。 ＶＤＤＩ１ピン 入力バッファ電源。すべてのＶＤＤピンは共通のシステ
ム電源に接続しなければならない。 ＶＳＳＩ２ピン 入力バッファのアース接続。すべてのＶＳＳピンはシス
テム・アースに接続しなければならない。 ＶＳＳＣ２ピン 入力バッファのクリーン・アース接続。すべてのＶＳＳ
ピンはシステム・アースに接続しなければならない。 ＦＥＤＲＶＲ フロント・エンド回路トランスミッタ（ドライバ）デー
タ・ポジティブ。これは、トークン・リング送信ペア線
に送出すべきデータの正の出力である。ＦＥＤＲＶＲお
よびＦＥＤＶＲ−から供給されるデータはフロント・エ
ンド・回路２６によって電流増幅されて、送信信号出力
が発生される。リングに送出されるデータの非対称性を
最小とするために、正と負の両方の型のＦＥＤＲＶＲが
供給される。これにより、フロント・エンド回路２６は
必ず信号の立ち上がり部分で動作するので、ＦＥＲＣＬ
Ｋの立ち上がり時間と立ち下がり時間の差異によって発
生するエラーを除去できる。このピンはイーサネット・
モードには適用できない。 ＦＥＤＲＶＲ− フロント・エンド回路トランスミッタ（ドライバ）デー
タ・ネガティブ。これは、トークン・リング送信ペア線
に送出すべきデータの負の出力であり、この出力はＦＥ
ＤＲＶＲ出力と一緒に使用される。このピンはイーサネ
ット・モードには適用できない。 ＦＥＮＳＲＴ／−ＦＥＬＰＢＫ／ＳＣＡＮ１ −ＦＥＮＳＲＴ：トークン・リング・インサート。この
出力ラインが、低レベルになると、フロント・エンド回
路２６が適当なリング・インサーション・メカニズムを
アクティブにさせる。

【００８８】−ＦＥＬＰＢＫ：イーサネットＳＮＩルー
プバック。（ＳＮＩはシリアル・ネットワーク・インタ
ーフェース、あるいはイーサネット・フロント・エンド
・デバイスである。）この出力ラインが、低レベルにな
ると、イーサネットＳＮＩはデータをトランスミッタと
レシーバとの間でループバックする。アダプター・チッ
プ２４からのデータはネットワークへ送信されることな
く、アダプター・チップ２４に直接に戻ってくる。 ＳＣＡＮ１：スキャン・アウト。この出力ピンは、シリ
アル・テスト・モードにおいてＳＣＡＮ１出力として使
用される。 ＦＥＲＣＬＫ／ＦＥＲＸＣ ＦＥＲＣＬＫ：トークン・リング受信クロック。これは
入力されるトークン・リング・データのためのクロック
入力である。この入力端子は、ネットワーク・フロント
・エンド回路２６のＶＣＯ出力に接続される。これは、
拡張ＶＩＨ、ＶＩＬ規格の“ＴＴＬレベル”信号であ
る。

【００８９】ＦＥＲＸＣ：イーサネット受信クロック：
受信クロック入力は、コントローラをフロント・エンド
回路２６からのデータに対して同期をとらせるのに用い
られる。ＦＥＲＸＣは、フレームが受信されている間の
みフロント・エンド回路２６から供給される。アダプタ
ー・チップ２４は、キャリア・センス（ＣＲＳ）の状態
に応じて内部受信クロックをＲＸＣとＴＸＣとの間で自
動的に切り替える。 ＦＥＲＣＶＲ／ＦＥＲＸＤ ＦＥＲＣＶＲ：トークン・リング・フロント・エンド受
信データ。この入力信号は、トークン・リングからの受
信データを含んでおり、フロント・エンド回路２６によ
って検出される。これは、拡張ＶＩＨ、ＶＩＬ規格の
“ＴＴＬレベル”信号である。データは、このラインか
らフロント・エンド回路２６によってＦＥＲＣＬＫに同
期させて受信される。

【００９０】ＦＥＲＸＤ：イーサネット・モードにおけ
るＦＥＲＸＤ受信データ入力。アクティブ・ハイであ
る。データは、このラインからフロント・エンド回路２
６によってＲＸＣに同期させて受信される。 ＦＥＲＥＤＹ−／ＦＥＣＳＮ ＦＥＲＥＤＹ−：トークン・リング・フロント・エンド
・レディ。この入力ラインは、下記の両方の条件が成立
しているときに、フロント・エンド回路２６から低レベ
ル信号が入力される。（１）最小限以上の信号エネルギ
ーが入力信号ペア線に検出されている。（２）フロント
・エンド回路２６のフェーズ・ロックド・ループ（ＲＬ
Ｌ）がこの入力信号に対してロックされている。 ＦＥＣＳＮ：イーサネット・モードにおけるキャリア・
センス。この入力信号は、チャンネルにデータが存在す
ることを示すのに用いられる。この信号（高レベル）は
データ・フレーム・プリアンブルの第１のビットが受信
されたときに印加され、また、そのフレームの最後のビ
ットが受信された後に印加が停止される。 ＦＥＷＦＬＴ−／ＦＥＣＯＬＬ ＦＥＷＦＬＴ−：トークン・リング・ライト・フォール
ト・ディテクト。ＦＥＮＳＲＴが出力されているとき
に、フロント・エンド回路２６がＤＣ送信ラインの少な
くとも１がアースに対してＤＣ的に低インピーダンスと
なっていることが検出された場合、あるいは送信ライン
の少なくとも１つが高インピーダンスとなっていること
が検出された場合に、このＦＥＷＦＬＴ入力ラインに対
してフロント・エンド回路２６から低レベルの信号が入
力される。

【００９１】ＦＥＣＯＬＬ：イーサネット衝突検出。こ
の入力信号は、フロント・エンド回路２６が衝突を検出
したことを、アダプター・チップ２４に通知する。この
信号が受領されるには、ＦＥＣＯＬＬは２シリアル・ク
ロック・サイクルの間アクティブとなっていなければな
らない。 ＦＥＷＲＡＰ−／ＦＥＴＸＥＮ／ＳＣＡＮ０ ＦＥＷＲＡＰ−：トークン・リング・フロント・エンド
・インターナル・ラップ・セレクト。このラインに入力
（低レベル）がなされると、フロント・エンド回路２６
は、送信データ（ＦＥＤＲＶＲ）から受信データ（ＦＥ
ＲＣＶＲ）への内部減衰フィードバック経路をアクティ
ブとする。さらに、このラインに入力がなされたときに
は、フロント・エンド回路２６は、送信ペア線への現在
の出力を切断する。

【００９２】ＳＣＡＮ０：たのピンはシリアル・テスト
・モードにおいてＳＣＡＮ０出力を供給する。 ＦＥＴＸＥＮ：イーサネット・モードにおける送信イネ
ーブル。この出力信号は送信のためのイーサネット・フ
ロント・エンド回路をアクティブにするのに用いられ
る。この出力信号（高レベル）はプリアンブルの最初の
ビットの送信がなされた時に発せられ、フレームの最後
のビットが送信されたときにこの出力信号は停止され
る。 ＰＸＴＡＬＩＮ／−ＦＥＴＸＣ ＰＸＴＡＬＩＮ：トークン・リング・モニタ・クロッ
ク。このクロック入力は、アダプター・チップ２４がア
クティブ・モニタとして機能しているとき、プロトコル
・ハンドラ３８がデータに再クロックをかけるのに用い
られる。また、このクロックは自動周波数獲得の基準と
しても用いられる。４Ｍｂ／ｓ（すなわち８MHz ）のリ
ング速度に対しては、この入力はＦＥＯＳＣの８MHz 出
力から供給することができる。しかし、１６Ｍｂ／ｓ
（すなわち３２MHz ）のリング速度に対しては、この入
力は別の独立した３２MHz クリスタル発振器から供給す
ることが必要である。

【００９３】−ＦＥＴＸＣ：イーサネット・送信クロッ
ク。イーサネット・モードにおいてアダプター・チップ
２４からイーサネット・フロント・エンド回路へ送出す
る送信データの同期をとるための１０MHz 入力クロック
である。−ＦＥＴＸＣはフロント・エンド回路２６から
供給される。このクロックは連続して加えられる。 ＦＥＯＳＣ トークン・リング・フロント・エンド・デバイスへの発
振器出力である。これはＯＳＣＩＮを８分の１に分周し
たものである。 ＦＥＦＲＡＱ／ＦＥＴＸＤ ＦＥＦＲＡＱ：周波数獲得選択。これが出力されると
（高レベル）、この出力信号によって、ＰＸＴＡＬＩＮ
信号（フロント・エンド回路２６のＦＥＸＴＡＬ入力
に、ＰＸＴＡＬＩＮ信号源からのゲート制御されたＦＥ
ＯＳＣを介して接続されている）が、フロント・エンド
回路２６のフェーズ・ロックド・ループ（“ＰＬＬ”）
の基準周波数として選択される。この出力信号が停止レ
ベル（低レベル）となると、この信号によって入力マン
チェスタ・データがＰＬＬの基準として選択される。Ｐ
ＬＬをリセットするには、このＦＥＦＲＡＱを高レベル
とする。

【００９４】ＦＥＴＸＤ：イーサネット送信データ。こ
の出力信号はイーサネット・フロント・エンド・デバイ
スへのシリアル・データ出力である。データはＴＸＣと
同期がとられる。 ＥＸＴＩＮＴ−（０−３） 外部割り込みリクエスト入力。これらの入力により、こ
れらの４つのピンは、未処理の外部割り込みの符号化優
先順位レベルを負論理で示す。ビット０は最上位ビット
である。これらの入力は、ＭＢＣＬＫ１の立ち下がり時
にラッチされる。１１１１（すなわちゼロ）のコードは
未処理となっている割り込みが存在しないことを示す。
レベル０の割り込みはリセットおよびＮＭＩピンを介し
て直接供給される。これらのピンが、どこにも接続され
ていないときには、内部プルアップによってデフォルト
の状態に維持されるようになっている。これらのピン
は、ＣＰレス・モードの動作においては出力ピンとな
る。 ＮＭＩ− マスク不可の割り込み（ＮＭＩ）リクエスト。ＮＭＩ−
入力の立ち下がりでＮＭＩリクエストのトリガがかけら
れる。その後、ＮＭＩ−は高レベルとなるか、あるいは
次のＮＭＩリクエストをトリガすることなく低レベルに
留まる。このピンの使用はデバッグの目的のみに限られ
る。また、システムＲＥＳＥＴが実行されたときにも、
ＮＭＩリクエストが発せられる。このピンがどこにも接
続されていないときには、アダプター・チップ２４がＮ
ＭＩ−を無効状態とするように、内部においてプルアッ
ブされる。 ＴＥＳＴ（０−５） マスターまたはスレーブ動作、あるいはモジュール・イ
ン・プレース・モードのテスト・モードを選択し、個々
のモジュールをイネーブルあるいはディスエーブルとす
るためのテスト・ピン入力である。またＴＥＳＴピン
は、トークン・リング・モードとイーサネット・モード
との間の選択を行うのにも用いられる。これらのピンが
どこにも接続されないときには、これらは浮遊高レベル
となり、通常動作が選択される。テスト・ピン０、１、
２の値はＣＰＳＴＳレジスタと読み取らせることができ
る。これによって、ユーザは直接これらのピンを介して
データをアダプターに渡すことが可能である。テスト・
ピンの信号構成と、それに対応する具体的な機能は以下
の通りである。

【００９５】ＴＳＴ５ ＴＳＴ４ ＴＳＴ３ ＴＳＴ２
ＴＳＴ１ ＴＳＴ０＝１，０，０，Ｘ，Ｘ，Ｘ のと
き 正規位置モジュール・テスト・モードである。すべての
出力ピンは高インピーダンスとなる。 ＴＳＴ５ ＴＳＴ４ ＴＳＴ３ ＴＳＴ２ ＴＳＴ１
ＴＳＴ０＝１，１，１，ｃ，ｂ，ａ のとき 通常アダプター動作。ａ、ｂ、およびｃはＣＰＳＴＳレ
ジスタのビット５−７に、およびＡＣＴＬ ＴＥＳＴ
（０−２）に読み取り可能である。アダプター・リセッ
トがなされている間（ＭＲＥＳＥＴがアクティブ）にＴ
ＳＴ１がサンプルされて、トークン・リング動作、ある
いはイーサネット動作のどちらかにプロトコル・ハンド
ラ・ハードウェアが構成される。ネットワークの型のホ
スト制御（どちらの型を与えることも可能）を行うため
には、このラインはピンＯＵＴ１に接続される。

【００９６】ＴＳＴ５ ＴＳＴ４ ＴＳＴ３ ＴＳＴ２
ＴＳＴ１ ＴＳＴ０＝１，１，Ｔ，Ｘ，Ｘ，Ｘ のと
き ＣＰＵダンプおよびロード。Ｔが１から０に変化する
と、ＣＰＵレジスタのパラレル・ダンプが行われ、また
Ｔが０から１へ上昇するとＣＰＵレジスタのパラレル・
ロードが実施される。 ＴＳＴ５ ＴＳＴ４ ＴＳＴ３ ＴＳＴ２ ＴＳＴ１
ＴＳＴ０＝１，０，１，Ｘ，Ｘ，Ｘ のとき １つあるいはそれ以上のモジュールが動作不能状態とな
る。これによって、故障しているモジュールを取り離
し、また通信プロセッサ３２がアダプター・チップ２４
のスレーブ動作を行うのを不能とする。故障モジュール
の切り離し機能は、デバッグにおいて有用である。

【００９７】ＴＳＴ５ ＴＳＴ４ ＴＳＴ３ ＴＳＴ２
ＴＳＴ１ ＴＳＴ０＝０，Ｘ，Ｘ，Ｘ，Ｘ，Ｘ のと
き この場合、ビット列によって、いろいろなシリアル・ス
キャン・テスト・モードの中のどれかが示される。 ＸＭＡＴＣＨ この入力が外部デバイスから実行されると、もしＸＦＡ
ＩＬが低レベルとなっているときには、アダプター・チ
ップ２４は、現在のフレームをアダプター・メモリへコ
ピーする。内部プルアップによって、アクティブ・ハイ
信号が与えられる。 ＸＦＡＩＬ ＸＭＡＴＣＨといっしょに用いられる。データ・フレー
ムの認識に失敗したことを示す外部アドレス・チェッカ
ーからの入力信号である。この端子には内部プルアップ
によってアクティブ・ハイ信号が与えられる。ＸＭＡＴ
ＣＨおよびＸＦＡＩＬの両方の信号が与えているときに
は、ＸＦＡＩＬの方が優先する。このことは、両方のピ
ンが無接続状態とされたときには、常にＸＦＡＩＬ状態
となる。 ＢＴＳＴＲＰ ブートストラップ。リセットが行われたとき、このピン
の値はＡＣＴＬレジスタのＢＯＯＴビットに、このデフ
ォルト値としてロードされる。このビットは区分０およ
び３１がＲＡＭあるいはＲＯＭであるのかどうかを示
す。もし、ＲＡＭであることが示されているときには、
通信プロセッサ３２は、ＡＣＴＬのＣＰＨＡＬＴビット
がクリアされるまで、バスへのアクセスを拒否する。こ
のピンは、外部から何も駆動されないときには、内部プ
ルアップ・デバイスによって高電位に維持されるように
なっている。 ＰＲＴＹＥＮ／ＳＣＡＮ０ パリティ・イネーブル。リセットが行われたとき、この
ピンの値はＡＣＴＬレジスタのＰＲＴＹＥＮビットに、
そのデフォルト値としてロードされる。このビットによ
ってアダプター・メモリに対するパリティ・チェックが
イネーブルとされる。このピンは、外部から何も駆動さ
れないときには、内部プルアップ・デバイスによって高
電位に維持されるようになっている。シリアル・テスト
・モードにおいては、このピンはＳＣＡＮ０入力として
用いられる。 ＯＵＴ０／ＯＵＴ１ ホスト・システム１０によって制御されるアダプター出
力であり、アダプター構成のために使用される。これら
のピンはＡＣＴＬレジスタのビットＯＵＴ０およびＯＵ
Ｔ１によって制御される。これらのビットは、アダプタ
ー・チップ２４がＲＥＳＥＴ状態となっているときのみ
変更が可能である。ネットワークの型および速度のホス
ト・ソフトウェア制御を行うためにＯＵＴ０はＴＥＳＴ
０に、またＯＵＴ１はＴＥＳＴ１に接続される。

【００９８】上記のように、本発明の実施例は、ホスト
・コンピュータなどをトークン・リングまたはイーサネ
ット・ネットワークに接続する際において、大幅な融通
性を有している。現在のネットワーク技術においては、
トークン・リングおよびイーサネット・システムのどち
らも、いろいろな型の伝送媒体と、いろいろなスピード
で使用される。従来技術においては、これらの異なる媒
体のそれぞれごとに、一般には、異なる型の物理的コネ
クターを用いてホスト・コンピュータをネットワークに
接続しなければならない。例えば、各々の異なる型の媒
体に対応させて、異なるコンピュータ・カードをパーソ
ナル・コンピュータなどの中に配備して、マシーンの背
面に物理的コネクターを備えさせて、ネットワークのた
めの適当な型の媒体と結合させる。その結果、特定の型
のネットワークに適合させるには、ユーザは、ネットワ
ークカードを適当な型のインターフェース・デバイスを
有するものに変更する必要がある。本発明の実施例の特
徴の１つは、ユーザがそのホスト・コンピュータを上に
掲げたいろいろな型の中の任意のネットワーク媒体へ、
異なる媒体と遭遇する度にコンピュータ・ボードを変更
することなく、またコンピュータへのプラグを変更する
こともなく、インターフェースさせることが可能である
ことである。さらに具体的に図９に特徴を示したよう
に、本発明によれば、プロセッサ・チップは、異なる型
のいろいろな媒体を用いての通信、および／または異な
るいろいろなスピードでの通信を行うことができる。

【００９９】図８に示したホスト・デバイス２２４は典
型的にはパーソナル・コンピュータあるいはワーク・ス
テーションから成る。当該技術において知られているよ
うに、ホスト・デバイス２２４の回路は通常は金属製の
キャビネットなどのケースに入れられる。ホスト・デバ
イス２２４は、ホスト・デバイス２２４の中の主要なコ
ンポーネントによって用いられるバスを代表する内部ホ
スト・システム・バス２２６、通常はアドレス／データ
・バス、を有している。ホスト・システム・バス２２６
は結合バス２２８を介してアダプター・チップ２３０に
結合される。好適な実施態様においては、アダプター・
チップ２３０は図２、および図４から図７に示されてい
るアダプター・チップ２４と同じものである。ただし、
図８の実施例においては、アダプター・チップ２３０は
ホスト・デバイス２２４の中のコンピュータ・カード上
か、またはマザー・ボード２３２上かのどちらかに配備
されてる。従って、例えば、ホスト・デバイス２２４を
ネットワークにインターフェースさせようとしているユ
ーザはアダプター・チップ２３０を具備したコンピュー
タ・カードを選択し、そのカードをホスト・デバイス２
２４の中に装着することができる。あるいは、アダプタ
ー・チップ２３０をホスト・デバイス２２４のマザー・
ボード上に装着するようにもできる。さらに、図には示
していないが、当該技術で知られているようなあまり重
要でないグルー・ロジック、バッファ回路、および／ま
たはその他の支援回路（すなわち、その他回路２８）が
アダプター・チップ２３０を支援するために同様にカー
ド／マザー・ボード２３２上位に配備される。いずれに
せよ、アダプター・チップ２３０は一般には外部コネク
ター２３４に結合バス２３６を介して結合される。この
ように、ホスト・システム・バス２２６はハードウェア
および接続されたコンピュータ・カード／マザー・ボー
ド２３２を介して外部コネクター２３４と通信ができる
ようになされていることがわかろう。好適な実施態様に
おいては、外部コネクター２３４は３列４０−４ピンＤ
型メスコネクターである。

【０１００】また図８には、１端部に外部コネクター２
４０が配備されているプラグ要素２３８、他の端部に配
備された通信媒体２４２とが示されている。外部コネク
ター２４０は外部コネクター２３４と結合させることが
できるようになされており、従って好適な実施態様にお
いては、３列４０−４ピンＤ型メスコネクターに結合す
ることができる。コネクターを選択する際の（ＤＢ４
４）基準としては、ほとんどのパーソナル・コンピュー
タに対して特有のコネクターを使用して、以前のコネク
ターとの混乱を避けるようにすること、量的経済効果が
得られるように、すでに大量生産がなされている物理的
設計（ＤＢ２５パラレルこ・コネクター）とすること、
また、ネットワークの物理レイヤ・エレクトロニクスを
プラグ要素２３８の中に容易に実現できる適当な物理的
サイズであることがある。

【０１０１】また、プラグ要素２３８は内部フロント・
エンド・回路２４４（陰線で表示されている）を有して
いる。フロント・エンド・回路２４４は図１と関連して
先に議論したネットワーク・フロント・エンド・回路２
６と同一、あるいは類似のものである。従って、フロン
ト・エンド・回路２４４としては市販されているいろい
ろな異なる型の中の任意のものを使うことができる。一
般には、このような回路のどれでも、ホスト・デバイス
を特定のコンピュータ・ネットワークと通信できるよう
にするために必要となるいわゆる“物理レイヤ”機能動
作が可能である。フロント・エンド・回路２４４はコネ
クター２４０およびケーブル２４２にそれぞれバス２４
６および２４８を介して結合される。バス２４８は、フ
ロント・エンド・回路２４４を上に議論したようないろ
いろな型の中の任意の所望のネットワーク媒体に結合さ
せる。従って、プラグ要素２３８を交換しても、コネク
ター２３４とコネクター２４０とを互いに結合でき、そ
してこのコネクターの結合により、ホスト・デバイス２
２４の電子部品とプラグ要素２３８の電子部品との間の
通信経路が形成されるようにできるのだということに注
意すべきである。特に、プラグ要素２３８がそのように
配備されると、ホスト・システム・バス２２６はアダプ
ター・チップ２３０を介してフロント・エンド・回路２
４４と通信することができ、さらに最終的にはいろいろ
な異なるネットワーク媒体の中の任意の所望の媒体に結
合されているケーブル２４２と通信することができる。
従って、媒体としてどのようなものが選択されている場
合でも、プラグ要素２３８をホスト・デバイス２２４に
結合させることによって、ホスト・デバイスをその媒体
と通信することができるようにできる。

【０１０２】図８からわかるように、フロント・エンド
・回路２４４が、内部構成部品としてホスト・デバイス
２２４の中に組み込まれていたのを、有効に外部に移し
ている。さらに、図８の構成においては、ホスト・デバ
イス２２４は、アダプター・チップ２４のような改良さ
れた独特のアダプター・チップ２３０を有しており、こ
れによって、いろいろな異なる型のネットワークと、ま
たいろいろな異なる型の通信媒体と通信することができ
る大きな融通性が得られる。具体的には、アダプター・
チップ２３０が異なる型のネットワークおよび異なる型
の媒体と通信が可能であるので、ホスト・デバイス２２
４をこれらのネットワークおよび／あるいは媒体に適合
させるための内部調節が必要ではない。図８に示した構
成では、ユーザはホスト・デバイス２２４の内部構成部
品を何ら変更することなしに、必要な所望のフロント・
エンド回路を有する特殊化されたプラグ要素２３８を選
択使用することができる。

【０１０３】例えば、もし、ユーザがホスト・デバイス
２２４をＡＵＩ通信媒体を用いたイーサネット・ネット
ワークに結合したいと思っているのであれば、適当なフ
ロント・エンド・回路２４４を有する特定のプラグ要素
２３８を選択し、これによってＡＵＩ媒体に物理的に結
合させて、イーサネット・プロトコルによる通信をでき
るようにすることができる。アダプター・チップ２３０
は多用途であり、このような相互作用に対応できるの
で、ホスト・デバイス２２４の内部構成部品を変更する
必要がない。この例は図９と結びつけてさらに詳細に後
に議論する。あるいは、もしホスト・デバイス２２４の
ユーザがこのデバイスをツイスト・ペア通信媒体を有す
るトークン・リング・ネットワークに接続したいと思う
のであれば、適当なフロント・エンド回路を有する別の
プラグ要素２３８を選択してこのネットワークおよび媒
体に適合するようにもできる。この場合にも、アダプタ
ー・チップ２３０はいろいろな異なる型のネットワーク
および／あるいはケーブル媒体と通信することができる
融通性を有しているので、ホスト・デバイス２２４の構
成部品に変更を加えるべき理由は存在せず、唯一、必要
となるハードウェアの変更と経費はプラグ要素２３８の
選択である。従って、上記のことからわかるように、図
８の実施例によれば、ホスト・デバイスを特定の型のコ
ンピュータ・ネットワークおよび／またはネットワーク
媒体と通信できるように構成するのに要する労務作業と
経費とが本質的に軽減される。

【０１０４】図８と結び付けて上に議論したような結合
可能なコネクター構成を、有効に実現するために、本実
施例におけるさらに他の態様においては、プラグ要素２
３８がコネクター２３４に結合されるときに、（バス２
３６、コネクター２３４、２４０、およびバス２４６を
介して）互いに接続されるインターフェースされたいろ
いろなラインに対して好適な信号の選択をなす。言い換
えれば、好適には、トークン・リングおよびイーサネッ
ト通信の両方の使用において、ホスト・システムが特定
のネットワークと通信しようとするときに、いろいろな
異なる信号が必要となるか、あるいは望まれる。ハード
ウェアを有効に用いることができるようにするために、
本発明の１つの態様においては、これらのラインの特定
の信号を選択できるようになされている。具体的には、
通常のイーサネット・ネットワーク・フロント・エンド
回路へ結合するには、８本のラインが最も考慮に値す
る。同様に、通常のトークン・リング・フロント・エン
ド回路へ結合するには、１２本のそのようなラインが存
在する。従って、１つの取り得る方法は、２０の（すな
わち、１２のトークン・リングとさらに８つのイーサネ
ット）独立した信号ラインをコネクター２３４とコネク
ター２４０との間に所持し、これらの信号に対して適合
させることである。好適な態様においては、一般に、こ
れらの異なるネットワーク信号のいくつかを同一の物理
的ライン上に対にすることによって、全体の信号ライン
の本数を減少させ、またデバイスの複雑さを軽減させて
いる。従って、大量のハードウェアを重複して所持する
必要なしに、あるいは、それぞれのラインをサポートす
るための新たなラインを附加する必要なしに、１つのラ
インでトークン・リング、あるいはイーサネット信号の
どちらでも伝送することができる。以下に目安として、
共通のハードウェアを共用するために、どの信号を選択
すべきかを示す。

【０１０５】まず第１は、イーサネットおよびトークン
・リング信号の両方を共用するため、それぞれの信号が
同じ方向に向かうように、信号ラインの選択を行う。言
い換えれば、トークン・リング信号ラインが入力ライン
となっているときには、イーサネット信号も同様に入力
となるように選択する。このように、同一方向の保証を
行うことは、このようにしないと発生するであろうよう
な、誤った方向へうっかり信号が進むことによるデバイ
スの問題の発生を防ぐことができるので、望ましいこと
である。また例えば、もし、トークン・リング出力信号
がうっかりして出力を発しているラインに接続される
と、これらの２つの信号は衝突して、いろいろなデバイ
スが故障したり、あるいはネットワーク信号の問題が起
こり得る。第２に、どのイーサネット信号をトークン・
リング信号を有する同一のラインに配置すべきかを選択
する際の判定は、ホスト・マシーンあるいはネットワー
クのリセットにおける、ネットワーク相互作用に基づい
てなされるべきである。具体的には、ホスト・システム
への電源投入がなされているとき、これと同時にホスト
・システムがトークン・リング、あるいはイーサネット
のどちらのネットワークと通信すべきかを決定する手段
がない。もし、間違った型のプロトコルが確定あるいは
仮定され、かつ、リセットの間、信号が分離されていな
いと、いろいろな破壊的な信号が供給される可能性があ
る。例えば、もし、あるラインがトークン・リング入力
とイーサネット出力とを共有するように選択され、か
つ、電源投入時において、ホスト・システムがトークン
・リングから入力を行おうとすると、電源投入時におけ
るイーサネット出力は少なくとも曖昧な結果を与えるこ
とになり、最悪の場合には、回路がトークン・リング入
力と間違える危険を生じる。従って、ラインが、トーク
ン・リングであるにしろ、そうでないにしろ、別々の異
なる機能を有するような多機能ラインにおいて、各ライ
ンは、リセット動作時の信号動作が適当となるように選
択される。

【０１０６】第３の判断基準は一般にイーサネットが、
あるいはトークン・リングのどちらかの信号を同一の信
号ラインに対にさせるかを確定するのに用いられるもの
で、それぞれの信号の特定の機能を定める基準である。
具体的には、信号選択は、それらの機能が等しいものと
なるか、類似したものとなるように行われる。例えば、
ＰＸＴＡＬＩＮ信号はイーサネット信号であり、またＦ
ＥＴＸＣ信号はトークン・リング信号であって、これら
の両方とも、基準クロック信号の受信に対応している。
その結果、これらの２つの機能が同一の信号ラインに配
されている。他の例は、いろいろな信号の機能について
の以下の記述から直ちに明かとなろう。図８と関係づけ
て先に議論したような、結合可能なコネクター構造を実
現するために、本実施例のさらに他の態様においては、
１つ以上のネットワークの型のオプションが存在すると
きに、使用すべきネットワークの型を選択する方法が提
供される。また、これは、コネクター構造を用いずに、
２つの独立したネットワーク・フロント・エンドをアダ
プター２４に接続するような場合に応用できる。ネット
ワークが必要とする適当なプロトコル（イーサネットあ
るいはトークン・リング）を用いるように、アダプター
・ハードウェアを構成することが必要である。

【０１０７】これらの選択と構成に関し、好適な実施例
においては、４つの物理的ラインの組がアダプター２４
に接続されている。すなわち、アダプター２４からの２
つの選択信号出力、および２つの構成信号入力である。
具体的には、アダプター２４からの選択出力ＯＵＴ０お
よびＯＵＴ１は、アダプター２４のＡＣＴＬレジスタを
介して、ホスト・システム１０から直接に制御が可能で
ある。これによって、ホストが、ネットワークの型と速
度とを選択するための２つの信号を供給することができ
るようになされている。従って、ＯＵＴ０およびＯＵＴ
１を、フロント・エンド回路（２６または２４４）に接
続して、所望のプロトコル／速度を示すことができる。
さらに、アダプター２４は構成入力ＴＥＳＴ０およびＴ
ＥＳＴ１を有しており、これらはフロント・エンド回路
（２６または２４４）に接続されて、フロント・エンド
回路の応答を選択出力ＯＵＴ０およびＯＵＴ１に示す。
ＴＥＳＴ１は（リセットの間）トークン・リング（ＴＥ
ＳＴ１＝１）あるいはイーサネット（ＴＥＳＴ１＝０）
の、どちらかのプロトコルを用いるように、プロトコル
・ハンドラ３８のハードウェアを構成させるのに用いら
れる。ＴＥＳＴ０は、４Ｍビット／秒（ＴＥＳＴ０＝
１）と１６Ｍビット／秒（ＴＥＳＴ０＝０）の異なるト
ークン・リング・プロトコルに対して、通信プロセッサ
３２のソフトウェア・タイマーを構成するために用いら
れる。ＴＥＳＴ０およびＴＥＳＴ１の信号の値は、アダ
プター２４のＡＣＴＬレジスタを介してホスト・システ
ム１０に読み取らせることができる。

【０１０８】プラグ要素２３８は１つのネットワークの
型に対してのみ、あるいは１つの速度に対してのみ使用
することが可能であり、プラグ要素２３８のフロント・
エンド・回路２４４は、選択信号ＯＵＴ０、ＯＵＴ１、
およびＴＥＳＴ０およびＴＥＳＴ１へのハードワイヤ戻
り値については無視する。一方、もし、プラグ要素２３
８のフロント・エンド・回路２４４が異なる速度、また
は異なるネットワークの型をサポートするのであれば、
選択信号ＯＵＴ０、ＯＵＴ１に正しく応答し、またこれ
に応じてＴＥＳＴ０とＴＥＳＴ１に構成を返信する。Ｏ
ＵＴ０およびＯＵＴ１は設定が可能であり、また、ＴＥ
ＳＴ０およびＴＥＳＴ１はホスト・システム１０によっ
て読み取り可能であるのが、ホスト・システム１０はフ
ロント・エンド・回路２４４が、どちらのオプションの
サポートをしているかを判別することができる。これ
は、単純にＯＵＴ０とＯＵＴ１のそれぞれの組み合わせ
を設定し、それに対してＴＥＳＴ０およびＴＥＳＴ１に
戻される値をモニタすることによって、フロント・エン
ド・回路２４４がどれをサポートしているのかを判断す
ることが達成できる。これによって最大限の融通性が、
すなわち、ネットワークの選択において、また、ホスト
・コンピュータ１０によって完全に選択可能な両方のシ
ステムをサポートする構成において、あるいはプラグ要
素２３８によるシステムの構成において、あるいはこれ
らの任意の組み合わせにおいて、最大限の融通性を得る
ことができる。

【０１０９】上記の３つの信号選択判断基準に再び戻
り、コネクター２３４とコネクター２４０の間の、いく
つかの信号ラインについては、アダプター・チップ２３
０の動作モードに応じて、また、選択された特定のフロ
ント・エンド・回路２４４に応じて、イーサネットかト
ークン・リングかどちらかの信号の伝送を行う。その他
の残りの信号ラインの選択は、他のいろいろな判断基準
に従って行われる。コネクター２３４および２４０につ
いて、各ピンと、そのピンの機能、あるいは、そのピン
を介して通信が行われる信号について、以下に一覧表示
する。 ピン 信号 １ フード無し検出アース ２ アース ３ アース ４ 電源 ５Ｖ ５ 電源 −１２Ｖ ６ ゲート制御されたリング・クロック（８MHz ／
３２MHz ） ７ ゲート制御なしのリング・クロック（８MHz ／
３２MHz ） ８ ネットワーク選択２（ＯＵＴ０） ９ ネットワーク選択１（ＯＵＴ１） １０ ネットワーク選択０ １１ 電源 ＋１２Ｖ １２ 電源 ５Ｖ １３ アース １４ アース １５ アース １６ ＦＥＤＲＶＲ− １７ ＦＥＤＲＶＲ １８ ＦＥＷＲＡＰ−／ＦＥＴＸＥＮ １９ ＦＥＮＳＲＴ−／ＦＥＬＰＢＫ ２０ ＦＥＦＲＡＱ／ＦＥＴＸＤ ２１ ＰＸＴＡＬＩＮ／ＦＥＴＸＣ ２２ 選択されたネットワーク３ ２３ 選択されたネットワーク２（ＴＥＳＴ０） ２４ 選択されたネットワーク１（ＴＥＳＴ１） ２５ 選択されたネットワーク０（ＴＥＳＴ２） ２６ フード無し検出 ２７ ＦＥＷＦＬＴ−／ＦＥＣＯＬＬ ２８ ＦＥＲＥＤＹ−／ＦＥＣＳＮ ２９ ＦＥＲＣＶＲ／ＦＥＲＸＤ ３０ ＦＥＲＣＬＫ／ＦＥＲＸＣ ３１ 予約 ３２ 予約 ３３ 予約 ３４ 予約 ３５ 予約 ３６ 予約 ３７ 予約 ３８ 予約 ３９ 予約 ４０ 予約 ４１ 予約 ４２ 予約 ４３ 予約 ４４ 予約 インターフェース・コネクター信号について ・アース（ピン２−３、１３−１５）：アダプター２３
０からの出力。電源の０Ｖ基準。

【０１１０】・電源５Ｖ（ピン４、１２）：アダプター
２３０からの出力。５Ｖの電源供給。 ・電源−１２Ｖ（ピン５）：アダプター２３０からの出
力。−１２Ｖの電源供給。 ・電源＋１２Ｖ（ピン１１）：アダプター２３０からの
出力。＋１２Ｖの電源供給。 ・フード無し検出（ピン２６）：システムへの入力。 このピンはシステムがプラグ要素２３８がコネクター２
３４に挿入されたことを検出するのに用いられる。この
ピンはプラグ要素２３８のピン１（フード無し検出アー
ス）に接続されることが必要である。ホスト側のコネク
ターにおいて、このピンは１０ＫΩの抵抗を介して５Ｖ
に接続される。この信号は、ホスト側のインターフェー
スにおいて、ヘッダーが結合されていない時に任意のバ
ッファ・ロジックなどを不能として電力消費を低減する
のに使用することができる。 ・フード無し検出アース（ピン１−３、１３−１５）：
アダプター２３０からの出力。

【０１１１】電源０Ｖ基準。この信号はその他のアース
・ピンとは絶縁しておかねばならない。プラグ要素２３
８のピン２６（フード無し検出）に接続されることが必
要である。 ・ゲート制御されたリング・クロック（８MHz ／３２MH
z ）（ピン６）：アダプター２３０からの出力。ＦＲＡ
Ｑによってゲート制御された、バッファ付き８／３２MH
z クロックであり、４／１６Ｍビット／秒トークン・リ
ング用のＴＭＳ３８０５３フロント・エンド回路のクリ
スタル入力規格を満たす。 ・ゲート制御無しのリング・クロック（８MHz ／３２MH
z ）（ピン７）：アダプター２３０からの出力。バッフ
ァ付き８／３２MHz クロックであり、４／１６Ｍビット
／秒トークン・リング用のＴＭＳ３８０５３フロント・
エンド回路の入力規格を満たす。 ・ネットワーク選択（０−２）（ピン１０−８）：アダ
プター２３０からの出力。これらのピンはフロント・エ
ンド・回路２４４が提供するネットワークの型（または
ネットワークの速度）の選択を行うか、あるいは選択を
試みるためのものである。これらは、アダプター２３０
からの、ネットワーク構成の型に対するリクエスト信号
である。好適な実施例においては、ネットワーク選択は
以下のように行われる。 ＮＳ０ ＮＳ１ ＮＳ２ ＮＳ３ Ｘ Ｘ Ｘ ０ 予約 ０ Ｘ Ｘ １ 予約 １ ０ ０ １ イーサネット（ブルーブック） １ ０ １ １ イーサネット（ＩＥＥＥ８０２．３） １ １ ０ １ １６Ｍビット／秒トークン・リング １ １ １ １ ４Ｍビット／秒トークン・リング ・選択されたネットワーク（０−３）（ピン２５−２
２）：アダプター２３０への入力。これらのピンは実際
にフロント・エンド・回路２４４によって提供されるネ
ットワークの型（あるいはネットワークの速度）示す。 ・ＦＥＤＲＶＲ−（ピン１６）：アダプター２３０から
の出力。バッファ付きのアダプター２３０ＦＥＤＲＶＲ
−ピンである。トークン・リング・フロント・エンド回
路のみが使用する。 ・ＦＥＤＲＶＲ（ピン１７）：アダプター２３０からの
出力。バッファ付きのアダプター２３０ＦＥＤＲＶＲピ
ンである。トークン・リング・フロント・エンド回路２
４４のみが使用する。 ・ＦＥＷＲＡＰ−／ＦＥＴＸＥＮ（ピン１８）：アダプ
ター２３０からの出力。バッファ付きアダプターＦＥＷ
ＲＡＰ−／ＦＥＴＸＥＮピンである。

【０１１２】・トークン・リングに対しては、この信号
はＦＥＷＲＡＰピンを駆動する。具体的には、この信号
はアダプター２３０からフロント・エンド・回路２４４
に送信されたデータをトークン・リング・ネットワーク
に送出せずにアダプター２３０に返すべきであること
を、フロント・エンド・回路２４４に示す。 ・イーサネットに対しては、この信号はＳＩＡ ＴＸＥ
Ｎピンを駆動する。具体的には、この信号はアダプター
２３０からフロント・エンド・回路２４４に送信された
データをイーサネット・ネットワークに送出すべきであ
ることを、フロント・エンド・回路２４４に示す。 ・ＦＥＮＳＲＴ−／ＦＥＬＰＢＫ−（ピン１９）：アダ
プター２３０からの出力。バッファ付きアダプター２３
０ＦＥＮＳＲＴ−／ＦＥＬＰＢＫ−ピンである。

【０１１３】・トークン・リングに対しては、この信号
はアダプター２３０ＦＥＮＳＲＴ−ピンを駆動する。具
体的には、この信号はアダプター２３０が現在アクティ
ブな状態でネットワークに結合されており、ネットワー
クへの通信が可能であることを、フロント・エンド・回
路２４４に示す。 ・イーサネットに対しては、この信号はＳＩＡ ＬＰＢ
Ｋピンを駆動する。具体的には、この信号はアダプター
２３０からフロント・エンド・回路２４４に送信された
データをネットワークに送出せずにアダプター２３０に
返すべきであることを、フロント・エンド・回路２４４
に示す。 ・ＦＥＦＲＡＱ／ＦＥＴＸＤ（ピン２０）：アダプター
２３０からの出力。バッファ付きアダプター２３０ＦＥ
ＦＲＡＱ／ＦＥＴＸＤピン。

【０１１４】・トークン・リングに対しては、この信号
はＦＡＬＣＯＮ ＦＥＦＲＡＱピンを駆動する。フロン
ト・エンド・回路２４４は、トークン・リング・ネット
ワークによる通信において、ネットワークからの信号に
同期させて動作可能なフェーズ・ロックド・ループを有
している。この信号は、フェーズ・ロックド・ループ
が、ネットワークからの信号ではなく、アダプター２３
０から供給されたクロック信号に対して同期をとるべき
であることを、フロント・エンド・回路２４４に対して
示す。 ・イーサネットに対しては、この信号はＳＩＡ ＴＸＤ
ピンを駆動する。具体的には、この信号は、データをフ
ロント・エンド・回路２４４に供給する。 ・ＰＸＴＡＬＩＮ／ＦＥＴＸＣ（ピン２１）：アダプタ
ー２３０への入力。この信号はバッファされてから後
に、アダプターＰＸＴＡＬＩＮ／ＦＥＴＸＣピンを駆動
する。

【０１１５】・この入力信号はクリスタル・クロック信
号である。４Ｍビット／秒トークン・リングに対して
は、この信号として、８MHz クロックを供給する必要が
あり、また１６Ｍビット／秒トークン・リングに対して
は、この信号として、３２MHzクロックを供給する必要
がある。 ・この入力信号はアダプター回路２３０からフロント・
エンド・回路２４４へのデータ伝送において、送信速度
の同期をとるためのクリスタル・クロック信号である。
具体的には、イーサネット８０２．３ネットワークに対
しては、この信号として、１０MHz クロックを供給する
必要がある。 ・ＦＥＷＦＬＴ−／ＦＥＣＯＬＬ（ピン２７）：アダプ
ター２３０への入力。この信号はバッファされてから後
に、アダプターＦＥＷＦＬＴ−／ＦＥＣＯＬＬを駆動す
る。トークン・リングに対しては、この信号は、アダプ
ター・チップ２３０のＦＥＮＷＥＬＴ−ピンから駆動さ
れる必要がある。このようにして受信された信号は、ネ
ットワークの動作エラーを示す。イーサネットに対して
は、この信号はＳＩＡ ＣＯＬＬピンによって駆動され
るようにする。このとき受信される信号は、ネットワー
ク上のデータの衝突を示す。 ・ＦＥＲＥＤＹ−／ＦＥＣＳＮ（ピン２８）：アダプタ
ー２３０への入力。この信号はバッファされて後に、ア
ダプターＦＥＲＥＤＹ−／ＦＥＣＳＮピンを駆動する。
トークン・リングに対しては、この信号はアダプター・
チップ２３０のＦＥＲＥＤＹ−ピンによって駆動される
必要がある。このとき、受信される信号はフロント・エ
ンド・回路２４４がクリスタル・クロックに同期して動
作していることを示す。イーサネットに対しては、この
信号はＳＩＡ ＣＳＮピンによって駆動される必要があ
る。このとき、受信される信号はフロント・エンド・回
路２４４がキャリア信号を受信したことを示す。 ・ＦＥＲＣＶＲ／ＦＥＲＸＤ（ピン２９）：システムへ
の入力。この信号はバッファされてから、アダプターＦ
ＥＲＣＶＲ／ＦＥＲＸＤピンを駆動する。トークン・リ
ングに対しては、この信号はアダプター２３０のＦＥＲ
ＣＶＲピンによって駆動される必要がある。このとき、
受信される信号はネットワーク・フロント・エンド・回
路２４４から受信したデータを表している。イーサネッ
トに対しては、この信号はＳＩＡ ＲＸＤピンによって
駆動される必要がある。このとき、受信される信号はネ
ットワーク・フロント・エンド・回路２４４から受信し
たデータを表している。 ・ＦＥＲＣＬＫ／ＦＥＲＸＣ（ピン３０）：アダプター
２３０への入力。この信号はバッファされてから、アダ
プターＦＥＲＣＬＫ／ＦＥＲＸＣピンを駆動する。トー
クン・リングに対しては、この信号はアダプター２３０
のＦＥＲＣＬＫ−ピンによって駆動される必要がある。
このとき、受信される信号は、フロント・エンド・回路
２４４からデータを受信するときの速度を表す、クロッ
ク信号を表している。イーサネットに対しては、この信
号はＳＩＡ ＲＸＣピンによって駆動される必要があ
る。このとき、受信される信号は、フロント・エンド・
回路２４４からデータを受信するときの速度を表す、ク
ロック信号を表している。 ・予約（ピン２２、２６、３１−４４） 上記に一覧表示した好適な実施例におけるインターフェ
ース・ラインは、ＩＥＥＥ８０２．３ＣＳＭＡ／ＣＤＢ
ＵＳ、およびイーサネット・ネットワーク、およびＩＥ
ＥＥ８０２．５トークン・リング・ネットワークをサポ
ートする。さらに、インターフェースされたラインは、
アダプター・チップ２３０と協働して、以下に示すネッ
トワークのケーブル媒体および物理レイヤ（すなわち適
当なフロント・エンド回路によって提供される）のサポ
ートを行う。

【０１１６】・ＩＥＥＥ８０２．３あるいはイーサネッ
トＣＯＡＸ（ＡＵＩ） ・ＩＥＥＥ８０２．３あるいはイーサネットＴＨＩＮＮ
ＥＴ ・ＩＥＥＥ８０２．３ １０ベースＴツイスト・ペア ・ＩＥＥＥ８０２．５ ４Ｍビット／秒シールド・ツイ
スト・ペア ・ＩＥＥＥ８０２．５ ４Ｍビット／秒シールド無しツ
イスト・ペア ・ＩＥＥＥ８０２．５ ４Ｍビット／秒ファイバー ・ＩＥＥＥ８０２．５ １６Ｍビット／秒シールド・ツ
イスト・ペア ・ＩＥＥＥ８０２．５ １６Ｍビット／秒シールド無し
ツイスト・ペア ・ＩＥＥＥ８０２．５ １６Ｍビット／秒ファイバー ・ＩＥＥＥ８０２．５ １６／４Ｍビット／秒シールド
・ツイスト・ペア ・ＩＥＥＥ８０２．５ １６／４Ｍビット／秒シールド
無しツイスト・ペア ・ＩＥＥＥ８０２．５ １６／４Ｍビット／秒ファイバ
ー 上記のことから、好適な実施例は、１つのプロセッサ
で、トークン・リング用工業標準インターフェース・フ
ロント・エンド・チップ（テキサス・インストルメンツ
のＴＭＳ３８０５３およびＴＭＳ３８０５４リング・イ
ンターフェース・チップ）とイーサネット（ナショナル
・セミコンダクターの８３９１型インターフェース）と
の両方のサポートを提供するものであることが理解でき
よう。当該技術として知られている、最小の選択ロジッ
クを用いて、アダプター・チップ２３０を、これらのチ
ップから導出される、任意のフロント・エンド回路物理
レイヤ・インターフェースに装着できるように構成する
ことができる。また、ファームウェア・インテリジェン
スを介して、アダプター・チップ２３０は自動的に自分
自身を物理的インターフェースが必要とする適当なネッ
トワーク・プロトコル（トークン・リングあるいはイー
サネット）を実行するように構成することができる。そ
のような意味あいでは、このインターフェースは、万能
インターフェース、あるいは万能コネクターであると定
義することができ、この標準万能ネットワーク接続をホ
スト・システム・キャビネットの背面あるいはカードに
配置して、すでに述べたような任意のネットワーク物理
レイヤを有するイーサネットまたはトークン・リングの
どちらをもサポートできるようになすことができる。他
の特徴として、いったんケーブルが装着されると、プロ
セッサは、適当なネットワーク・プロトコルを適当な速
度で実行するように自動的に自分自身を適合構成する。

【０１１７】図９は、プラグ要素２５０の内部回路の１
つの実施例を示したものである。プラグ要素２５０は、
一般に、図８と結び付けて説明したプラグ要素２３８と
同様の構成となっている。従って、プラグ要素２５０は
ホスト・デバイスのコネクターに結合するためのオスの
コネクター２５２を有している。好適な実施例において
は、オスのコネクター２５２は３列Ｄ４４ピン・コネク
ターである。図８に示した構成とは異なり、プラグ要素
２５０は、さらに第２のコネクター２５４を有してい
る。コネクター２５４は、図８に示されているように送
信媒体へ物理的に接続を行う代わりに用いられる。従っ
て、コネクター２５４と結合することができるコネクタ
ーをネットワーク媒体に所持させて、このネットワーク
媒体をコネクター２５４に接続することができる。この
ように、プラグ要素２５０は、ホスト・デバイスのコネ
クターとコネクター２５４と結合可能なコネクターを具
備したネットワーク媒体との間に挿入することができる
ということがわかろう。好適な実施例においては、コネ
クター２５４はメスのＤＢ−１５コネクターである。特
に、プラグ要素２５０は、ＡＵＩ媒体を用いたイーサネ
ット・ネットワークにホスト・デバイスを結合させるよ
うになすことができる。

【０１１８】プラグ要素２５０は、さらにフロント・エ
ンド・チップ２５６を有している。フロント・エンド・
チップ２５６としては、市販されている多くのフロント
・エンド・ネットワーク回路の中の、あるいはまだ開発
中であるものの中の任意のものを用いることができる。
これらの各回路はネットワークとネットワーク・アダプ
ター回路との間の通信の物理レイヤを提供する。図１０
に示した実施例においては、フロント・エンド・チップ
２５６は、市販品としてアドバンスト・マイクロ・デバ
イスから入手可能なＡＭ７９９２Ｂチップである。この
チップは、ネットワーク・アダプター回路をＡＵＩ通信
媒体を用いたイーサネット・ネットワークにインターフ
ェースさせるように動作させることが可能である。プラ
グ要素２５０は、さらにバイアス回路２５８（破線で囲
まれたいろいろな構成部品）を有している。バイアス回
路２５８は、コネクター２５４に結合されるＡＵＩ通信
媒体をバイアスするために、図示のように接続された複
数の抵抗とキャパシタとを有する。さらにコネクター２
５２とコネクター２５４との間のフロント・エンド・チ
ップ２５６の指定された内部結線を図９に示す。ここ
で、ピンは、図示のように番号あるいは信号名で表示し
てある。

【０１１９】図９はＡＵＩ通信媒体を用いたイーサネッ
ト・ネットワークに対して動作可能なようになされたフ
ロント・エンド・チップ２５６を具備しているプラグ要
素２５０を示したものであるが、当業者にとっては、こ
れに代わって、フロント・エンド回路をイーサネット・
ネットワークを用いたその他の型の媒体に適合するよう
になすこともできるし、あるいは、同様に、トークン・
リング・ネットワークを用いた通信媒体およびプロトコ
ルと相互作用するように適合させることも可能であるこ
とは、明白であろう。以上の、本実施例について詳細に
説明したが、当業者にとっては、これらの実施例に多く
の改変、置換、および／または変更を、本発明の精神と
範囲から逸脱することなく実施できることは明白であろ
う。

【０１２０】以上に記載に関連して、以下の各項を開示
する。 1. ネットワーク・フロント・エンド回路をネットワー
ク・アダプター回路に結合して、ネットワーク・フロン
ト・エンド回路がネットワークと通信を行うようになさ
れている信号インターフェースにおいて、上記ネットワ
ーク・フロント・エンド回路から上記ネットワーク・ア
ダプター回路へ入力信号をそれぞれ導くことができるよ
うになされている、複数の入力信号ラインと、上記ネッ
トワーク・アダプター回路からの出力信号を上記ネット
ワーク・フロント・エンド回路に出力信号をそれぞれ導
くことができるようになされている、複数の出力信号ラ
インとを有し、上記入力信号ラインおよび上記出力信号
ラインの中の選択されたラインが、第１および第２のネ
ットワーク・プロトコルの両方のネットワーク・プロト
コルを同一のラインにおいてサポートするようになされ
ており、且つ上記の選択された入力ラインには入力信号
だけが入力され、また上記の選択された出力ラインには
出力信号だけが出力されるようになされていることを特
徴とする信号インターフェース。

【０１２１】2. 上記の選択された出力信号ラインの１
つが、ネットワーク・アダプター回路からネットワーク
・フロント・エンド回路へ送信されたデータを、ネット
ワークに送信せずにネットワーク・アダプター回路に返
すべきであることをネットワーク・フロント・エンド回
路に対して示すことによって、上記第１のネットワーク
・プロトコルのサポートを行うようになされており、ま
た、ネットワーク・アダプター回路からネットワーク・
フロント・エンド回路へ送信されたデータをネットワー
クに送信すべきであることをネットワーク・フロント・
エンド回路に対して示すことによって、上記第２のネッ
トワーク・プロトコルのサポートを行うようになされて
いることを特徴とする、第１項に記載のインターフェー
ス。 3. 上記の選択された出力信号ラインの１つが、ネット
ワーク・アダプター回路が現在能動状態でネットワーク
に通信できるように結合されていることをネットワーク
・フロント・エンド回路に対して示すことによって、上
記第１のネットワーク・プロトコルのサポートを行うよ
うになされており、また、ネットワーク・アダプター回
路からネットワーク・フロント・エンド回路へ送信され
たデータを、ネットワークに送信せずにネットワーク・
アダプター回路に返すべきであることをネットワーク・
フロント・エンド回路に対して示すことによって、上記
第２のネットワーク・プロトコルのサポートを行うよう
になされていることを特徴とする、第１項に記載のイン
ターフェース。

【０１２２】4. ネットワーク・アダプター回路が第１
のモードにおいてネットワークの信号に同期して動作可
能になされたフェーズ・ロックド・ループを有してお
り、上記フェーズ・ロックド・ループがネットワークの
上記信号ではなく上記ネットワーク・アダプター回路か
ら供給されるクロック信号に同期すべきであることをネ
ットワーク・フロント・エンド回路に対して示すことに
よって、上記の選択された出力信号ラインの１つが上記
第１のネットワーク・プロトコルのサポートを行うよう
になされており、また、ネットワーク・フロント・エン
ド回路へデータを供給することによって、上記第２のネ
ットワーク・プロトコルのサポートを行うようになされ
ていることを特徴とする、第１項に記載のインターフェ
ース。 5. 上記の選択された入力信号ラインの１つが、クリス
タル・クロック信号を受信することにより上記第１のネ
ットワーク・プロトコルのサポートを行うようになされ
ており、また、ネットワーク・アダプター回路からネッ
トワーク・フロント・エンド回路へのデータ伝送の伝送
速度を同期させるためのクリスタル・クロック信号を受
信することにより上記第２のネットワーク・プロトコル
のサポートを行うようになされていることを特徴とす
る、第１項に記載のインターフェース。

【０１２３】6. 上記の選択された入力信号ラインの１
つが、ネットワークの動作エラーを表す信号を受信する
ことにより上記第１のネットワーク・プロトコルのサポ
ートを行うようになされており、また、ネットワークで
データの衝突が発生したことを表す信号を受信すること
により受信第２のネットワーク・プロトコルのサポート
を行うようになされていることを特徴とする、第１項に
記載のインターフェース。 7. 上記の選択された入力信号ラインの１つが、フロン
ト・エンド・回路がその動作をクリスタル・クロックに
同期させたことを表す信号を受信することにより上記第
１のネットワーク・プロトコルのサポートを行うように
なされており、また、フロント・エンド回路をキャリア
信号を受信したことを表す信号を受信することにより上
記第２のネットワーク・プロトコルのサポートを行うよ
うになされていることを特徴とする、第１項に記載のイ
ンターフェース。

【０１２４】8. 上記の選択された入力信号ラインの１
つが、ネットワーク・フロント・エンド回路からのデー
タを受信することにより上記第１のネットワーク・プロ
トコルのサポートを行うようになされており、また、ネ
ットワーク・フロント・エンド回路からのデータを受信
することにより上記第２のネットワーク・プロトコルの
サポートを行うようになされていることを特徴とする、
第１項に記載のインターフェース。 9. 上記の選択された入力信号ラインの１つが、ネット
ワーク・フロント・エンド回路からデータを受信する際
の速度を表すクロック信号を受信することにより、上記
第１のネットワーク・プロトコルのサポートを行うよう
になされており、また、ネットワーク・フロント・エン
ド回路からデータを受信する際の速度を表すクロック信
号を受信することにより、受信第２のネットワーク・プ
ロトコルのサポートを行うようになされていることを特
徴とする、第１項に記載のインターフェース。

【０１２５】10. ホスト装置をネットワークと情報の
送受信を行うネットワーク・フロント・エンド回路に結
合するためのローカル・エリア・ネットワーク適合回路
において、該ローカル・エリア・ネットワーク適合回路
が、内部バスと、ホスト装置のバス、および上記内部バ
スと通信可能なようになされている第１のバスと、フロ
ント・エンド回路のバス・および上記内部バスと通信可
能なようになされている第２のバスと、上記内部バス、
上記第１のバス、上記第２のバスと通信可能になされ、
それぞれ、トークン・リング・プロトコルまたはイーサ
ネット・プロトコルを用いて通信を行うようになされて
いるプロトコル・ハンドラと、第１の状態指示によって
ローカル・エリア・ネットワーク適合回路がトークン・
リング・プロトコルで動作するように構成され、第２の
状態指示によってローカル・エリア・ネットワーク適合
回路がイーサネット・プロトコルで動作するように構成
されるようになされている第１の状態および第２の状態
を示す信号を受信するための構成入力ピンを有すること
を特徴とする、ローカル・エリア・ネットワーク適合回
路。

【０１２６】11. 上記の構成入力ピンが、第１および
第２のネットワーク速度を示す信号を受信するための第
１の構成入力ピンと、第２の構成入力ピンとを有するこ
とを特徴とする、第１０項に記載のローカル・エリア・
ネットワーク適合回路。 12. 上記の構成入力ピンが、４Ｍビット／秒の第１の
トークン・リング・ネットワーク速度または１６Ｍビッ
ト／秒の第２のトークン・リング・ネットワーク速度を
示す信号を受信するための第１の構成入力ピンと、第２
の構成入力ピンとを有することを特徴とする、第１０項
に記載のローカル・エリア・ネットワーク適合回路。 13. ホスト装置によってアクセス可能な、ネットワー
ク選択指示を提供するためのレジスタをさらに有し、上
記のネットワーク選択指示が、ホストがトークン・リン
グ・プロトコルまたはイーサネット・プロトコルでの通
信をリクエストしていることを示すようになされている
ことを特徴とする、第１０項に記載のローカル・エリア
・ネットワーク適合回路。

【０１２７】14. 上記レジスタに結合された出力ピン
をさらに有し、上記出力ピンが、ホストをトークン・リ
ング・プロトコルまたはイーサネット・プロトコルでの
通信をリクエストしていることを示す信号を出力するよ
うになされていることを特徴とする、第１３項に記載の
ローカル・エリア・ネットワーク適合回路。 15. 適合回路をホスト装置にインターフェースするた
めに、上記内部バスおよび上記第１のバスに結合された
システム・インターフェースをさらに有することを特徴
とする、第１０項に記載のローカル・エリア・ネットワ
ーク適合回路。 16. 上記システム・インターフェースが、さらに、上
記ホストと上記適合回路との間の直接メモリ・アクセス
の制御を行うようになされていることを特徴とする、第
１５項に記載のローカル・エリア・ネットワーク適合回
路。

【０１２８】17. ホスト装置から受信した割り込み信
号に応答するために、上記内部バスに結合された通信プ
ロセッサをさらに有することを特徴とする、第１０項に
記載のローカル・エリア・ネットワーク適合回路。 18. 上記内部バスの制御および裁定を行うために、上
記内部バスに結合されたメモリ・インターフェースをさ
らに有することを特徴とする、第１０項に記載のローカ
ル・エリア・ネットワーク適合回路。 19. ホスト装置をネットワークと情報の送受信を行う
ネットワーク・フロント・エンド回路に結合するための
ローカル・エリア・ネットワーク適合回路において、該
ローカル・エリア・ネットワーク適合回路が、内部バス
と、ホスト装置のバス、および上記内部バスと通信可能
なようになされている第１のバスと、フロント・エンド
回路のバス、および上記内部バスと通信可能なようにな
されている第２のバスと、適合回路をホスト装置にイン
ターフェースするために、上記内部バスおよび上記第１
のバスに結合されたシステム・インターフェースと、ホ
スト装置から受信した割り込み信号に応答するために、
上記内部バスに結合された通信プロセッサと、上記内部
バスの制御および裁定を行うために、上記内部バスに結
合されたメモリ・インターフェースと、上記内部バス、
上記第１のバス、上記第２のバスと通信可能になされ、
それぞれ、トークン・リング・プロトコルまたはイーサ
ネット・プロトコルを用いて通信を行うようになされて
いるプロトコル・ハンドラと、第１の状態指示によって
ローカル・エリア・ネットワーク適合回路がトークン・
リング・プロトコルで動作するように構成され、第２の
状態指示によってローカル・エリア・ネットワーク適合
回路がイーサネット・プロトコルで動作するように構成
されるようになされていんる第１の状態および第２の状
態を示す信号を受信するための第１の構成入力ピンと、
第１および第２のネットワーク速度を示す信号を受信す
るための第２の構成入力ピンを有することを特徴とす
る、ローカル・エリア・ネットワーク適合回路。

【０１２９】20. あらかじめ定められた通信媒体とあ
らかじめ定められた通信物理レイヤを有するコンピュー
タ・ネットワークへのネットワーク・インターフェース
を有するホスト装置を結合するためのインターフェース
装置において、該インターフェース装置が、プラグ要素
と、上記プラグ要素に具備された、ホスト装置のネット
ワーク・インターフェースに結合するための第１のコネ
クターと、上記プラグ要素の中に配備され、あらかじめ
定められた通信媒体と選択的に結合し、あらかじめ定め
られた物理レイヤと相互作用するようになされたフロン
ト・エンド回路を有することを特徴とする、インターフ
ェース装置。

【０１３０】21. 上記フロント・エンド回路が、あら
かじめ定められた通信媒体に直接に接続されていること
を特徴とする第２０項に記載のインターフェース装置。 22. 上記フロント・エンド回路に結合された第２のコ
ネクターをさらに有し、該第２のコネクターが第３のコ
ネクターと結合可能なようになされており、該第３のコ
ネクターは上記通信媒体と結合されており、上記第２の
コネクターと上記第３のコネクターとを物理的に結合す
ることにより、上記フロント・エンド回路とあらかじめ
定められた通信媒体との間で通信が可能なようになされ
ていることを特徴とする第２０項に記載のインターフェ
ース装置。 23. ネットワーク（２４２）と通信を行うためのネッ
トワーク・フロント・エンド回路（２４４）を、ネット
ワーク・アダプター回路（２３０）に結合するための信
号インターフェース（２３４、２４０）が具備されてい
る。この信号インターフェースは、複数のに入力信号ラ
インを有し、この各入力信号ラインはネットワーク・フ
ロント・エンド回路からの入力信号をネットワーク・ア
ダプター回路へ導くことができるようになされている。
信号インターフェースは、さらに、複数の出力信号ライ
ンを有しており、この各出力信号ラインは、ネットワー
ク・アダプター回路からの出力信号をネットワーク・フ
ロント・エンド回路に導くことができるようになされて
いる。入力信号ラインおよび上記出力信号ラインの中の
選択されたラインが、第１および第２のネットワーク・
プロトコルの両方を同一のラインにおいてサポートする
ようになされている。さらに、選択された入力ラインに
は入力信号だけが入力され、また、選択された出力ライ
ンには出力信号だけが出力されるようになされている。

【図面の簡単な説明】

以下の図は、本発明による実施例とその利点をより良く
理解するためのものである。

【図１】コンピュータ・ネットワーク・バスにネットワ
ーク・アダプターを介して結合されたホスト・システム
を示すブロック図である。

【図２】図１のアダプター・ハードウェア・ブロックを
示すブロック図である。

【図３】トークン・リング・プロトコルのデータ・フレ
ーム・フォーマットを示したものである。

【図４】図２のプロトコル・ハンドラを示すブロック図
である。

【図５】図２のプロトコル・ハンドラを示すブロック図
である。

【図６】図２のプロトコル・ハンドラを示すブロック図
である。

【図７】図１に示した好適なアダプター・ハードウェア
・ブロックのピン出力図である。

【図８】プラグ要素の中に配備されたネットワーク・フ
ロント・エンド回路に、ネットワーク・アダプター回路
を結合するためのインターフェースを有するホスト装置
を示したものである。

【図９】図８に示されたプラグ要素の中に配備されたフ
ロント・エンド回路を示した図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ネットワーク・フロント・エンド回路を
   ネットワーク・アダプター回路に結合して、上記ネット
   ワーク・フロント・エンド回路とネットワークとの間で
   通信を行うようになす信号インターフェースにおいて、 上記ネットワーク・フロント・エンド回路から上記ネッ
   トワーク・アダプター回路へ入力信号をそれぞれ導くこ
   とができるようになされている、複数の入力信号ライン
   と、 上記ネットワーク・アダプター回路から上記ネットワー
   ク・フロント・エンド回路に出力信号をそれぞれ導くこ
   とができるようになされている、複数の出力信号ライン とを有し、上記入力信号ラインおよび上記出力信号ライ
   ンの中の選択されたラインが、第１および第２のネット
   ワーク・プロトコルの両方のネットワーク・プロトコル
   を同一のラインにおいてサポートするようになされてお
   り、且つ上記の選択された入力ラインには入力信号だけ
   が入力され、また上記の選択された出力ラインには出力
   信号だけが出力されるようになされていることを特徴と
   する信号インターフェース。