JPS63296540A - 単一集積回路マイクロ制御器におけるマルチプロトコル通信制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は搭載（オン・ボード）用マルチプロトコル通信
制御器に関するものである。この明細書においてはマル
チプロトコル通信制御器のことをグローバル直列チャネ
ル（ＧＳＣすなわち１、ｇｌｏｂａｌａｅｒｉａｌ　ｃ
ｈａｎｎｅｌ）と呼ぶことＫする。

〔発明の概要〕

本発明のＧＳＣは、インテリジェント通信のために、周
辺装置すなわち周辺部品を有する８ビツトマイクロ制御
器に使用するためのものである。

マイクロ制御器とＧＳＣは１つの集積回路チップで構成
される。マイクロ制御器はインテルｅコーポレーション
（１，Ｎ置　Ｃｏｒｐｏｒａｔｉｏｎ）によシ販売され
ている８０５１シリーズマイクロ制御器を基にして構成
されたものである。本発明のＧ８Ｃインターフェイスは
同期データリンク制御（ＳＤＬＣすなわち、　　５ｙｎ
ｃｈｒｏｎｏｕｓ　ｄａｔａ　１ｉｎｋ　ｃｏｎｔｒｏ
ｌ　）　、衝突検出搬送波検出マルチアクセス（ｃＳ　
ＭＡ／ＣＤすなわち、ｃａｒｒｉｅｒ　−５ｅｎｓｅ　
ｍｕｌｔｉ　−ａｃｃｅｓｓ　ｗｉｔｈ　ｃｏｌｌｉｓ
ｉｏｎ　ｄｅｔｅｃｔｉｏｎ）〜ユーザ一定義可能（非
標準）プロトコルをサポートする。非標準プロトコルの
定義の融通性のために、旧式の直列技術（５ｅｒｉａｌ
　ｔｅｃｈｎｏｌｏｇｙ’）を新しい製品に更新できる
ようにするとともに、直列バックプレーン環境のために
所有（ｐｒｏｐｒ１ｅｔａｒ７）相互接続技術を開発す
ることができるようにするものである。ＧＳＣは全二重
（ｆｕｌｌ　ｄｕｐｌｅｘ）モードまたは半二！（ｈａ
ｌｆ　ｄｕｐｌｅｘ）　　モードで動作し、１６ビツト
または３２ピツ）・の周期的冗長性チェック（ｃＲＣ）
を行うものである。データはマンチェスター書式、ＮＲ
ＺＩ書式またはＮＲＺ書式で符号化される。ＧＳＣはマ
イクロ制御器のプロセッサによシ直接アクセスでき、ま
たは直接メモリアクセス（ＤＭＡ）　　チャネルを介し
てアクセスできる。

ＧＳＣインターフェイスは２Ｍボーまでのデータ速度で
動作できる。直列バックプレーン用途においては、ＧＳ
Ｃにより他のプロセッサまたは周辺装置を容易に相互接
続できる。ローカルエリアネットワークの用途において
は、リンク層と物理的リンク層がＩＳＯの開放システム
イーキテクチャに類似するやり方で実現される。

ＧＳＣは、１６ＭＨ１の水晶振動子により内部データ書
式化およびクロック回収を用いて７．８　Ｂｐｓ〜２Ｍ
Ｂｐｓのビット速度で動作できる。ボーレ−ト発生器は
、ＩＥＦ、Ｅ　８０２．３　ＬＡＮ標準（１，０ＭＢｐ
ｓ）およびＴ１標準（１，５４４ＭＢＰｓ　）を含む標
準レートをカバーする。

以下の説明においては、使用する用語はインテル８０５
１マイクロ制御器のアーキテクチャに従ったものである
。また、本発明を完全に理解できるようにするために、
以下の説明においては、特定の語長、または特定のバイ
ト長のような特定の事項の詳細について数多く述べであ
る。しかし、そのような特定の詳細事項なしに本発明を
実施できることが当業者には明らかであろう。その他の
場合には、本発明を不必要に詳しく説明して本発明をあ
いまいにしないようにするために、周知の回路はブロッ
ク図で示した。更に１タイミングについての考慮等のよ
うな詳細事項は本発明を完全に理解するためには不要で
あり、かつそのような事項は当業者の常識であるから、
それらの詳細事項についての説明は省略した。８０５１
アーキテクチヤと、そのマイクロ制御器のプログラミン
グに詳しい者であれば、この明細書で述べる各種のレジ
スタおよびフラッグがどのようＫしてアクセスされるか
を理解されるであろう。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図は、本発明のＧＳＣの構成に用いるマイクロ制御
器を示すブロック図である。図示の部品の多くは一般に
マイクロ制御器のアーキテクチャに共通のものであシ、
とくに８０５１マイクロ制御器のアーキテクチャに共通
である。したがって、本発明に必要な場合を除き、算術
論理装＆　（ＡＬ（ｊ）と、それＯＶレジスタｃｃ、Ｔ
ＭＰｌ、ＴＭＰ２．およびｐｓｗ、発振器１３、タイミ
ングおよび制御器１５、命令レジスタ１７、タイマ制御
器１９、電力制御レジスタ（ＰＣＯＮ）２１　、　スタ
ックポインタ２３、ローカル直列ボート２５等について
はことでは説明しない。全ての部品はマイクロ制御器内
部バス２７を介して通信する。

以下に行う本発明の説明に＆いては、本発明の構成に用
いるマイクロ制御器のビンを参照する。

これに関連して、本発明を理解する助けとしてマイクロ
制御器の全てのビンについての説明ｔ−ｘｉ表に記す。

第１表 ビン名　　　　　　　摘　　　要 ＶＳＳ　　　　　回路アース電位。

■ＣＣ正常動作、アイドル動作および停電動作中の電源
電圧。

ＸＴＡＬｌ　　　反転発生器増幅器への入力。外部クロ
ック信号のための入力としても機 能する。

ＸＴＡＬ２　　　発生器増幅器からの出力。

Ｐｏｒｔ　ＯＰｏｒｔ　Ｏは８ビツトドレイン開放双方
向Ｉ１０ボートである。ｌが書 込まれているボートＯビンは浮いて おり、その状態においては高インピ ーダンス入力として使用できる。

Ｐｏｒｔ　Ｏピンは外部プログラムおよびデータメモリ
に対するアクセス中 に多重化された低位アドレスおよび データバスでもある。

Ｐｏｒｔ　Ｉ　　　　Ｐｏｒｔ　１　　は８ビツト双方
向Ｉ１０ポートで内部プルアップ付きである。ｌ が書込まれているＰｏｒｔ　１ビンは内部引上げＫより
高レベルに引上げら れ、その状態においては入力端子と して使用できる。Ｐｏｒｔｌは下記の 特殊機能も耳し、それらの特殊機能 を行わせるためには指示されたビン にまず「１」を書込まなければならな い。

０　　　　　　／ローバル直列チャネル（ＧＳＣ）受信
器データ入力端子 Ｉ　　　　　　ＧＳＣ送信機データ出力端子２　　　　
　外部ドライバを可能状態にする駆動イネイブル ３　　　　　　ＧＳＣ外部送信クロック入力端子４　　
　　　　ＧＳＣ外部受信クロック入力端子５　　　　　
　ＤＭＡ保持要求 ６　　　　　　［）ＭＡ保持確認応答 Ｐｏｒｔ　２　　　Ｐｏｒｔ　２は８ビツト双方向Ｉ１
０ボートで内部プルアップ付きである。

１が書込まれているＰｏｒｔ　２ビンは内部引上げによ
υ高レベルに引上げ られ、その状態においては入力端子 として使用できる。

Ｐｏｒｔ　３　　　Ｐｏｒｔ　３は内部引上げを有する
８ビツト双方向！／′０ボートである。１ が書込まれているＰｏｒｔ　３ビンは内部引上げにより
１６　ｖ、ペルに引上げらし、ソの状態においては入力
端子と してノ用できる。Ｐｏｒｔ　３も下記の特殊機能を有し
、それらの特殊機能 を行わせるためには指示されたビン にまず「１」を書込まなければならな い。

０　　　ローカル直列チャネル（ＬＳＣ）データ入力ボ
ート ｌ　　　　ＬＳＣ直列データ出力端子 ２　　　１ＮＴＯ外部割込み０ ３　　　１ＮＴＯ外部割込み１ ４’ＴＯタイマＯ外部入力端子 ５　　　　Ｔｌタイマ１外部入力端子 ６　　　　ＷＲ外部データメモリ書込みストローブ ７　　　　ＲＤ外部データメモリ読出しストローブ Ｐｏｒｔ　４　　　Ｐｏｒｔ　４は８ビツト双方向Ｉ１
０ボートで内部引上げつきである。１が 書込まれているＰｏｒｔ　４　ビンは内部引上げにより
高レベルに引上げられ、 その状態においては入力端子として 使用できる。

ＲＩＳＥＴ　　　ＩＪ上セツト力端子。発振器が動作し
ている時にこのビンが２マシンサイ クルの間低レベルであると装置がリ セットされる。

ＥＡ　　　　　外部アクセスイネイブル。装置が符号を
外部プログラムメモリ場所００ ００Ｈ〜ＩＦＦＦＨから７エツチでき るようにするためにはＥＡは外部か ら低レベルに保持せねばならない。

ＡＬＥ　　　　　外部メモリのアクセス中にアドレスの
下位バイトを保持するためのアド レス保持イネイブル出力パルス。正 常動作中はＡＬＥは発振器の周波数 の１／６の一定速度で発生され、外 部タイミングまたは外部クロッキン グのために使用できる。しかし、外 部データメモリの各アクセス中は１ 個のＡＩＪパルスがスキップされる ことに注意されたい。

ＰＳＥＮ　　　　プログラム格納イネイブルは外部プロ
グラムメモリに対する読出しスト ローブである。プロセッサが外部プ ログラムメモリからの符号を実行し ている時は、外部データメモリの各 アクセス中に２つのＰＳＥＮがスキ ップされることを除き、ＰＳＥＮは各 マシンサイクルごとに２回起動され る。

グローバル直列チャネルレジスタ ＧＳＣはマイクロ制御器プロセッサ（ｃＰ（ｊ）〜０８
Ｃ制御ブロック３１のためのスレーブ周辺装置として機
能する。ＣＰＵは６稲のＧＳＣレジスタをアクセスする
ととＫよってＧＳＣを制御する。

ＧＳＣレジスタは動作モードの選択と、ＧＳＣおよび直
列リンクのレポート状態と、ＧＳＣによシ使用される初
期設定パラメータとを制御する。Ｇ８Ｃ制御レジスタの
詳しい説明を第２表を参照して行う。第２表に記載され
ている各記号は８ビツトバイトを表す。使用可能である
場合には、個々のビット、すなわち、バイト中のフラッ
グも内容またはフラッグ識別の標題の下に記載する。

グローバルチャネルモードレジスタ３３（ＧＭＯＤ）Ｐ
Ｒプロトコル・・・セットされたならば、ＮＲ２■Ｒ２
化および５ＤＬＣフラツグを持つ５ＤＬＣプロトコルが
用いられる。クリヤされたとすると、マンチェスター符
号化によるＣ８ＭＡ／ＣＤリンクアクセスが用いられる
。　クリヤされたとするト、マンチェスター符号化によ
るＣ８ ＭＡ／ＣＤリンクアクセスがイネイブルされる。

ＰＬＯプリアンプル長・・・それらのピットは送信及び
　　されるプリアンプルの長さを決定する。

ＰＬＩ　　　ＣＳアンプルは受信器同期のために用いら
れる交番する１と０の列である。種々の長さを以下に示
す。それらの長さは ＣＳ　ＭＡ／ＣＤ　　プロトコル中の２ビツトのフレー
ムの始ＩＢｏｒすなわちｂｉｇｔｎｎｉｎｇ　ｏｆ　ｆ
ｒａｍｅ　）　　フラッグを含むが、８ＤＬＣフラツグ
は含まない。５ＤＬＣモードにおいては、ＢＯＦは５Ｄ
ＬＣフラツグであシ、さもなければそれは連続する２個
の１である。以下ＫＳＰＬＩ　とＰＬＯとの設定の関数
としてのプリアンプル長を要約で示す。

長さくビット）　　ＰＬＩ　　　ＰＬＯｏ　　　　　　
　　０　　０ ．６４　　　　　　　１　　　１ ＣＴ　　　ＣＲＣの種類・・・用いるＣＲＣの種類を選
択する。セットされると、３２ビット ＡＵＴＯＤＩＮ−ＩＮ　−３２０ＲＣが実行される。さ
もないと、１６ビツトＣＲＣ−ＣＣＩＴＴが実行される
。

ＡＬ　　　アドレス長・・・セットされると１６ビツト
アドレツシングが用いられる。さもないと８ビツトアド
レツシングが用いられる。

８ビツトモードにおいては、４つのアドレスレジスタの
いずれかが受けたアドレスに一致したとすると、フレー
ムが受けられる。アドレス中の無関心（ｄｏｎ’ｔｃａ
ｒｅ　ｂｉｔ　）がＡＤＲＯｔたはＡＤＲＩ　（後述〕
に一致し、それぞれＡＭＳＫＯまたはＡＭＳＫＩ（後述
）で選択できる。１６ビツトモードにおいては、受けた
アドレスが、ＡＤＲＩ：ＡＤＲＯおよびＡＤＲ３：ＡＤ
Ｒ２（後述〕により形成された２個の１６ビツトアドレ
スと比較される。アドレス中の無関心ビットはＡＤＲＩ
　：ＡＤＲＯに一致し、かつＡＭＳＫＯ：ＡＭＳＫｌで
選択でき、または選択される。８ビツトモードまたは１
６ビツトモードのいずれにおいても、全て１の放送アド
レスを持つフレームが受けられる。

ＭＯモード選択・・・それらの２ビツトは２つの及ヒ　
　　特殊テストモードと、オプションであるＭｌ　　　
、交番バックオフ」特徴をイネイブルする。生尋各極辱
−÷−（ｒａｗ）送信が選択されたとすると、送信出力
端子が受信器入力端子へ内部で接続される。送信ＦＩＦ
Ｏ（ＴＦＩＦＯ，後述）に書込まれた任意のデータがプ
リアンプル、フラッグまたは零ビットの挿入なしに、か
つＣＲＣを付けることなしに送信される。受信器はあた
かも正常モードにあるかのように動作する。このモード
においては、全ての受信器機能を試験できる。棲巻４≠
毒生（ｒａｗ）受信が選択されると、ボート１、ピン７
のような使用されていないボートビンを用いて外部ルー
プバックも可能にすべきである。ＢＯＦ　に続く全ての
バイトが、ＣＲＣを含む受信ＦＩＦＯ（ＲＦＩＦＯ，後
述）にロードされる。送信機データ出力端子は正常に動
作する。このモードにおいては、外部のトランシーバと
全ての送信機の機能を試験できる。

別のバックオフモードが選択されたとすると、標準的々
イーサネット・バックオフ法が修正される。バックオフ
はフレーム間間隔（ＩＦＳ）が終った時に開始される。

ＩＦ８時間がスロット時間より長いネットワークにおい
ては、両方のステーションがＩＦＳ時間内にバックオフ
を終了するから、第２の衝突がイーサネットバンクオフ
により保障される。別のバックオフモードが、ＩＦＳが
終るまでバンクオフの開始を遅らせることによりその衝
突は阻止される。下記の表はＭＯと Ｍｌの設定の関数としてモード選択を要約したものであ
る。

ＭＩ　　　ＭＯ 正常　　　　　　　ＯＯ 主受信　　　　　　０１ 主送信　　　　　　１０ 別のバックオフ　　１１ ＸＴＣＬＫ外部送信クロック・・・セットされると、送
信機のために外部クロックが用いられる（ボート１１ビ
ン３）。リセットされると、内部ボー速度発生器が送信
クロックを発生する。

ＤＭＡ　　　選択されたＤＭＡ・・・ＧＳＣをサービス
するためにＤＭＡチャネルが用いられていることをＧＳ
Ｃロジックが示す。このビットをセットすると、ＴＦＮ
ＦおよびＲＦＮｇではなくてＴＤＮおよびＲＤＮにＧＳ
Ｃ割込みを行わせる。それはＵＲをセットさせるように
もできる（　ＴＤＮ、　ＲＤＮ　。

ＴＦＮＦ’、ＲＦＮＥおよびＵＲについては後述する〕
。

ＴＥＮ　　　送信イネイブル・・・送信機を可能状態に
する。ＴｇＮをセットするとＴＤＮ、ＵＲ。

ＣＤＴ　およびＮ０ＡＣＫフラツグ（後述が）がリセッ
トされ、ＴＦｉＦ□がクリヤされる。送信が成功した後
、またはデータ、ＣＲＣまたはフレームの終り（、ＥＯ
Ｆ）フラッグ中の衝突の後で送信機はＴｇＮをクリヤす
る。

ＴＦＮＦ　　送信Ｆ’ＩＦＯはフルでない・・・新しい
データを送信ＦＩＦＯに書込むことができることを示す
。送信ＦＩＦＯは、送信シフトレジスタにロードする３
バイトバツフアである。

ＴＤＮ　　　送信終了・・・フレーム送信の終了が成功
した後でＴＤＮがセットされる。ＨＢＡＥＮ（後述）が
セットされると、送信されたメツセージの後でフレーム
間間隔が終るまでＴＤＮはセットされない。確認応答が
予測され、受けられないとすると、ＴＤＮはセットされ
ない。放送すなわち多重送信パケットの後で確認応答が
予測されないと、確認応答モードにおりるようにＴＤＮ
は直ちにセットされる。

ＴＣＤＴ　　送信衝突検出・・・衝突のために送信機が
停止されたことを示す。これは、データまたはＣＲＣの
間に衝突が起きた時、または９回以上の衝突が起きた時
に起る。

ＵＲアンダーラン・・・セットされると、ＤＮＡモード
において、最後のビットが送信シフトレジスタから桁送
りＫより出力されたこと、送信ＦＩＦＯレジスタが空で
あったこと、ＤＭＡビットがセットされたこと、および
ＤＭＡバイトカウントが零に等しくなかったことを示す
。アンダーランが起きたとすると、ＣＲＣフラッグまた
はＥＯＦフラッグを送信することなしに送信機は停止す
る。

Ｎ０ＡＣＫ確認応答無し・・・確認応答が以前のフレー
ムで受信されなかったことを示す、送信機によυセット
されたＶＡシフラッグ。フレーム間間隔期間の終る前Ｋ
ＨＢｉＮがセットされ、確認応答が受信されないと、Ｎ
０ＡＣＫはセットされない。放送すなわち多重送信パケ
ットが送信されなかった時にはＮ０ＡＣＫはセットされ
ない。

ＬＮＸ　　　受信データ線がアイドルである。５ＱＬＣ
プロトコルが選択されると、最後のＦ、ＯＦの後で１５
個の連続する１を受けた時、または受信アボート（下記
のＲＣＡＢＴフラッグ参照）に８個の連続する１が続い
た時１ｃ、　ＬＮＩがセットされる。Ｃ８ＭＡ／ＣＤプ
ロトコルが選択されたとすると、妥当でない遷移ウィン
ドウが終る前に、ＧＳＣ受信器データ入力ビン（ボート
１、ピン２）に４移が起らなければ、ＬＮＩはセットさ
れる。ＧＳＣ受信器データ入力ビンにで移が生じた後で
ＬＮＩはクリヤされる。

受信状態レジスタ３７　（Ｒ８ＴＡＴ）ＨＢＡｆｉＮ確
認応答イネイブル・・・セットされたとすると、ハード
ウェアをベースとする確認応答部が可能状態にされる。

［話す前に見る（ｌｏｏｋ　ｂｅｆｏｒｅ　ｔａｌｋ）
　Ｊモードはハードウェアをベースとする確認応答部に
便用できないから、可能状態にしてはならない。

ＧＲＥＮ　　受信イネイブル・・・セットされると、Ｒ
Ｆ’ＩＦＯをクリヤし、ＲＤＮ、ＣＲＣＩ、ＡＥ　。

ＲＣＡＢＴおよびＱＶＲ（後述）をクリヤする仁とによ
り受信器は入来フレームを受信できるようにされる。受
信が終った時、または誤りが生じた時にＧＲＥＮ　は受
信器によりクリヤされる。

ＲＦ’ＮＥ　　空いていない受信ＦＩＦＯ・・・　セッ
トされると、受信Ｆ’ＩＦＯはデータを含む。受信ＦＩ
ＦＯは３ビツトバツフアであって、そのバッファに受信
シフトレジスタがバイトが終った時にバイトを転送する
。ＧＢＵＦのＣＰＵ読出しが最も古いデータバイトをＲ
Ｆ’ＩＦＯから検索し、ノ１−ドウエアＦＩＦＯポイン
タを更新させる。

ＲＤＮ　　　受信実行・・・セットされると、受信器動
作の終了を知らせる。ＣＲＣの誤り、整列の誤り、アボ
ートの誤りまたはＦ’ＩＦＯオーバーランの誤りが生じ
なければ、ＲＤＮはフレーム受信が終った時にセットさ
れる。

ＣＲＣＥ　　ＣＲＣ誤！Ｄ・・・セットされると、正し
く整列されたフレームが悪いＣＲＣで受信された。

Ａ［整列の誤り・・・セットされると、５ＤＬＣ＝Ｏで
あれば、受信シフトレジスタが一杯でなく、その結果と
してＣＲＣが悪かった時に線はアイドルにされる。ＣＲ
Ｃが妥当であれば誤りは報告されない。セットされると
、５ＤＬＣ＝１であれば、バイトが整列されていないフ
ラッグが受信された。

ＲＣＡＢＴ受信器衝突／アボート検出・・・ＣＳ　ＭＡ
／ＣＤプロトコルが選択されると、データが受信ＦＩＦ
Ｏにロードされた後で衝突が検出されたとするとそのビ
ットはセットされる。５ＤＬＣプロトコルが選択される
と、そのビットは、連続する７個の１が終シフラッグの
前に検出されたことを示す。

ＯＶＲオーバーラン・・・セットされると、ＲＦＩＦＯ
が一杯で、新しい受信シフトレジスタデータがそれに書
込まれた。

ＤＣＪ　　　Ｄ、Ｃ，ジャム・・・セットされると、全
部Ｏのり、Ｃ，型ジャムを選択する。さもなければ、Ａ
、Ｃ，型ジャムが送られる。

ＯＣＲ決定論的衝突解決アルゴリズム・・・セットされ
ると、別の衝突解決アルゴリズムが選択される。搬送波
が再び現われた時にＩＦＳを再トリガすることが不可能
にもされる。この特徴を用いるために、他のレジスタも
とくに初期設定せねばならない。別のバックオフモード
も選択せねばならない。ＴＣＤＣＮＴレジスタ（後述）
が最大数のスロットを保持するために用いられる。全部
１に対してＰＲＢＳレジスタがセットされる。スロット
タイマ値が１スロツトの期間として用いられる。スロッ
トをカウントダウンするためにバックオフタイマが用い
られる。解決モードにおいて鉱、バックオフタイマにＴ
ＣＤＣＮＴ値が最初にロードされる。タイマは各スロッ
ト時間に１回減少させられる。

線上で活動が検出されると、タイマは動作を止められ、
線がアイドル状態になるＫつれてフレーム間間隔を１つ
減少させることを再開する。バックオフタイマ値がステ
ーションのスロットアドレスニ等しいと、ステーション
は送信開始を許される。バンクオフタイマが零まで減少
すると、正常なＣ８ＭＡ／ＣＤアクセスモードが再開さ
れる。

５ｌｏｔ　それら６ビツトはステーションのスロットア
ドレスを含む。

Ａｄｄｒｅｓｓ　　１　＝　６３のＡｄｄｒｅｓｓを選
択できる。

・　　　Ｏ値は、全ての可能なスロット時間が経過する
まで待つことにより、衝突の解決中にステーションが送
信することを阻止する。

ＧＳＣバッファレジスタ４３ａおよび４３ｂ（ＧＢＵＦ
）ＧＢＵＦへの書込みによシデータが送信ＦＩＦＯすな
わちＴＦ’ＩＦＯ４３ａへ与えられる。

ＴＥＮがセットされた後、または既にセットされていた
時は直ちに、送信は開始される。ＧＢＵＦからの読出し
によりデータがＦＩＦＯまたはＲＦＩＦＯ４３ｂからフ
ェッチされる。

妥当であるとして受けられるデータを決定する第１．第
２．第３および第４のアドレス一致値を含む。

ＡＤＲＯレジスタおよびＡＤＲＩ　　レジスタによシ・
アドレス一致中の無関心ビン）　（ｄｏｎ’ｔ　ｃａｒ
ｅｂｉｔ）を選択する。対応するＡＭＳＫＯビットまた
はＡＭＳ　Ｋ　１ビツトに１を書込むことにより、どの
ようなビットも無関心と名づけることかできる。

Ｃ８ＭＡ／ＣＤバックオフアルゴリズムにおいて用いら
れる擬似乱数を含む。ユーザーのソフトウェアルーチン
のために必要な乱数を与えるためにＰＲＢＳ発生器をＣ
ＰＵにより読出すことができる。全部１をＰＲＢＳ　に
書込むことによυ値が全部１に凍結される。他の任意の
値を書込むことによ！ＯＰＲＢＳ発生器は再スタートさ
れる。

ＣＳ　ＭＡ／ＣＤ　が用いられるならば、現在のフレー
ムが遭遇した衝突の回数を含む。以前の送信で衝突が起
きたとすると、ＧＳＣバックオフハードウェアが新しい
フレームを再送信の試みから弁別できるように、新しい
フレームの送信前にＣＰＵはそのレジスタをクリヤしな
ければならない。

バンクオフタイマ５５　（ＢＫＯＦＦ）バンクオフタイ
マは、クロック周期が１スロット時間に等しい８ビツト
のカウントダウンタイマである。バックオフタイマはＣ
Ｓ　ＭＡ／ＣＤ衝突解決アルゴリズムにおいて用いられ
る。ＣＰＵはこのタイマを読取ることができる。読取ら
れた値は完全には妥当でないことがある。というのは、
そのタイマはＣＰＵのクロックとは非同期でカウントす
るからである。ＢＫＯＦＦに値を書込んでも何の効果も
ない。

スロットタイマ５７　（ＳＬＯＴＴＭ）ＣＳ　ＭＡ／Ｃ
Ｄプロトコルにおいて使用されるスロット時間を決定す
る。スロット時間は（２５６−８ＬＯＴＴＭ）Ｘ　（ビ
ット時間）に等しい。ビット時間は１／ボ一速度に等し
い。ＳＬＯＴＴＭを読取ったＣＰＵはスロット時間タイ
マをアクセスする。読取られた値は完全には妥当でない
ことがある。その理由は、スロットタイマはＣＰＵクロ
ックと非同期でカウントするからである。

フレーム間間隔５９　（ＩＦＳ） Ｃ８ＭＡ／ＣＤにおいて送信されたフレームを分離する
ビット時間の数を決定する。偶数のフレーム間間隔周期
だけを使用できる。このレジスタに書込まれた数を２で
割り、上位７ピツトにロードする。この７ビツト数をｏ
ｔで２回カウントすることにより完全なフレーム間間隔
が得られる。ＩＦＳｔＷｅ取るＣＰＵがフレーム間間隔
スロットタイマをアクセスする。上位７ビツトが現在の
カウント値を形成し、最下位ピッ、トが相互作用の回数
を示す。１が最初のカウントを示し、Ｏが２回目のカウ
ントを示す。読取られた框は完全には妥当でないことが
ある。その理由は、スロットタイマはＣＰＵクロックと
非同期でカウントするからである。

ＧＳＣボー速度レジスタ６１　（ＢＡＵＤ）プログラム
可能なボー速度の値を含む。ボー速度は（発振器周波数
）　／　（ＢＡＵＤ＋　１　）　Ｘ（８）　）に等しい
。ＢＡＵＤを読取ったＣＰＵはボー速度発生器をアクセ
スする。読取られた値は完全には妥当でないことがある
。その理由は、スロットタイマはＣＰＵクロックと非同
期でカウントするからである。

ＣＲＣ発生器６３ 周期的冗長性チェック（ｃＲＣ発生器６３により実行さ
れるＣＲＣ）は直列通信において一般に用いられる誤り
検出操作である。ＧＳＣが１６ビツトと３２ピツトの２
ｆ１１類のＣＲＣアルゴリズムを提供する。３２ビツト
アルゴリズムはＣ８ＭＡ／ＣＤアプリケーションにおい
て通常用いられ、アイイーイーイー（ＩＥＥＥ）８０２
．３に適合する。

はとんどの５ＤＬＣアプリケーシヨンにおいては１６ビ
ツトＣＲＣが用いられ、１６ビツトＣＲＣをサポートす
るハードウェアの構成が第２図に示されている。ＣＲＣ
発生器が１６ビツトＣＲＣで用いる発生多項式は Ｇ　（Ｘ）　＝　Ｘ１６＋Ｘ　１２＋Ｘ　５＋１である
。ＣＲＣがどのように動作するかは、ビットが受けられ
た時に、そのビットと現在のＣＲＣのビット１５と排他
的論理和をとって、一時的記憶装置に置くことである。

ＣＲＣは右へ１つの位置だけ桁送りされるから、その排
他的論理和をとった結果をビット４およびビット１１と
排他的論理和をとる。そうすると一時的記憶装置内のビ
ットは位置Ｏへ桁送シされる。５ＤＬＣのために求めら
れているＣＲＣ長は１６ビツトである。それから、最後
の１６ビツトがＣＲＣ発生器の中を動かされて、正しい
剰余が残されるようにする。チェックされる剰余はＯＯ
’１１１０１００００１１１１　Ｂである（　Ｉ　ＤＯ
Ｆ　Ｈｅｘ）。

不一致が存在すると、０８０割込みについて後で説明す
るように［が発生される。ＣｐＵが通知されるように、
ユーザーソフトウェアは希望によシその割込みを可能と
することもできる。

とくに、８ビツトＰＣＯＮレジスタ３１はＧＳＣにより
使用される３ビツトを含む。それらの各ビットの記述は
次の通υである。

ビット２−ＧＳＣフラッグアイドルイネイブル（ＧＦＩ
ＥＮ）−ＧＦＩＥＮを１にセットすると、５ＤＬＣモー
ドにおいて送信されたフレームの間でアイドルフラッグ
が発生させられる。Ｓ　ＤＬＣアイドルフラッグは０１
１１１１１０で構成される。各０は次のフラッグと共用
されてシーケンス０１１１１１１０１１１１１１１０．
、．０１１１１１１１０を形成する。ＧＦＩＥＮをイネ
イブルすることの副次効果は、最初のビットが送信され
るまでＴＦＩＦＯに書込むことからの可能な最大の潜在
性が、約２ビット時間から約８ビツト時間まで増加する
ことである。ＣＳ　ＭＡ／ＣＤモードがイネイブルされ
た時にＧＦＩＥＮをクリヤすべきである。

ビット３−ＧＳＣ外部受信クロックイネイブル（ＸＲＣ
ＬＫ）−ＸＲＣＬＫに−を書込ｔｒこ、！：に！り外部
クロックをボート１、ビン４へ与えることができる。ビ
ットが受信器にロードされる時を決定するために外部ク
ロックは用いられる。

ピッ）４−ＧＳＣ補助受信器イネイブル（ＧＡＲｌ）。

背中合わせ（ｂａｃｋ−ｔｏ−ｂａｃｋ）の５ＤＬＣフ
レームの受信を可能にするためにはこのビットを１にセ
ットする必要がある。背中合わせのフレームが、リンク
上の同じステーションのための２個の引続くフレームの
間でＥＯＦとＢＯＦが共用される時に用いられる。背中
合わせフレームの場合には、ＧＡＲＥＮがＯを含んでい
るとすると、ｇＯＦを受信した時に受信器は動作不能に
され、ユーザーソフトウェアが受信器を再び動作可能状
態にされる時まで第１のビットが既に通されているかも
しれない。

ＧＡＲＥＮを１にセットすると受信器はＩＯＦにより動
作不能にされることが阻止されるが、ＧＨＥＮはクリヤ
され、ＥＯＦが受信されたことを確認するためにユーザ
ーソフトウェアによシ調べることができる。ＧＳＣがＣ
Ｓ　ＭＡ／ＣＤモードにある時はＧＡＲＥＮは何の作用
ももたらさない。

ＧＳＣの動作 正常な動作においてはＧＳＣは半二重マシンである。送
信または受信のためのデータはＣＰＵ″またはＤＭＡ　
によシ転送できる。電源を投入すると、ＣＰＵモードが
設定される。ＤＭＡが使用されたとすると、未決の米国
特許出願第　　　　　号明細書に記載されているように
、そのＤＭＡを直列チャネル要求モードに構成せねばな
らず、ＴＳＴＡＴ中のＤＭＡビットをセットせねばなら
ない。これは２組の割込み条件の間の選択を指示する。

ＣＰＵが動作を制御するものとすると、割込みは　Ｇ５
Ｃ１’ＩＦｏ条件で行わせられる。たとえば、ＣＰＵが
送信中であれば、送信ＦＩＦＯが一杯でなければそのＣ
ＰＵは書込まれる。他方、ＤＭＡモードにおいては、「
送信／受信が行われた」条件がＣＰＵに割込ませる。

ＴＥＮビットがセットされ、データがＴＰ　Ｉ　Ｆ０４
３ａ　に書込まれた後で送信が開始される。ＴＥＮがセ
ットされるとＴＦＩＦＯのクリヤも行われるから、ＴＥ
Ｎがセットされるまではデータを書込んではならｆｉｌ
ｘｏ　Ｃ８ＭＡ／ＣＤ　モードにおいては、フレームを
送信する試みによυ、プリアンプルおよびＢＯＦフラッ
グに続いて衝突が起きたとする、！：、ＴＣＤＴフラッ
グがセットされて、送信ハードウェアがジャムおよびバ
ックオフを終らせる。

この場合には、ＣＰＵ　は新な送信を再開しなければな
らない。プリアンプルまたはＢＯＦの間に衝突が起きた
とすると、ＧＳＣハードウェアは８回までの再試行に対
して送信を自動的に取扱う。妥当な送信が終ると、ＴＤ
Ｎビットがセットされ、ＴＥＮがクリヤされる。ハード
ウェアをベース”とする′Ｎ認応答（Ｒ８ＴＡＴ中のビ
ットＨＢＡＦｉ；Ｎ）がイネイブルされ、アドレスの最
初のアドレスビットがＯであったとすると、送信機は受
信器からのｖｉ認応答を待つ。１フレ一ム間間隔内に妥
当な確認応答が受信された時のみＴＤＮはセットされ、
さもないとＮ０ＡＣＫフラツグがセットされる。フレー
ムの送信が成功した時を決定するために、ＣＰＵはＴＤ
Ｎに対する割込みをイネイブルできる。

受信器がイネイブルされた（ＧＲＥＮがセットされた）
後で、その受信器は次の妥当なりＯＦ　を探し始める。

その後で、受信したアドレスバイトをアドレスレジスタ
ＡＤＲＯ−ＡＤＲ３に対して調べる。一致が認められる
とフレームが受信される。

ＣＲＣストリップハードウェアのために、３２（１６）
ビットＣＲＣが選択された場合には、最初のデータバイ
トがＲＦＩＦＯ４３ｂにロードされる”までは、ＢＯＦ
の後に４０（２４）ビット時間の遅延が存在する。デー
タがＲＦＩＦＯ４３ｂにロードされる前にフレームの終
り（ｇＯＦ）が検出されたとすると、受信はそのフレー
ムを無視する。

ＣＳ　ＭＡ／ＣＤ　プロトコルに対しては、データがＲ
ＦＩＦＯにロードされ死後の受信中に受信器が衝突を検
出したとすると、ＲＣＡＢＴフラッグがセットされる。

そうするとＧＳＣハードウェアが受信を停止してＧＲＥ
Ｎをリセットする。受信されたかもしれ逢い衝突の断片
データをＣＰＵは除去する責任がある。ＲＦ　Ｉ　ＦＯ
にデータが入れられる前に衝突が起きたとすると、ＣＰ
Ｕは通知されないから受信器は動作不能にされない。受
信が終ると、ＲＤＮビットはセットされ、ＧＲＥＮはク
リヤされる。ハードウェアをベースとする確認応答（Ｈ
ＢＡ）モードにおいては、それが確認応答を送信させる
。フレームがいつ終ったかを決定するためにＣＰＵはＲ
ＤＨに対する割込みを可能にできる。

次に、ＧＳＣの送信機と受信器の詳しいブロック図をそ
れぞれ示す第２図と第３図を参照して、ＧＳＣチャネル
の動作を更に詳しく説明する。

酌記したように、送信すべきデータはバス２Ｔに置かれ
、ＴＦＩｌ’０４３ａ　　にロードされる。第一２図に
示すように、そのＴＦＩＦＯは、３バイトＦＩＦＯを用
いて構成でき、バス２７へ接続されるとともに、ＭＵＸ
７１　　を介してシフトレジスタ７３へ接続される。Ｍ
ＵＸ７１　　は、ＴＦＩＦＯ４３ａの出力または５ＤＬ
Ｃフラツグを、制御信号ｗｒｌｓＲを基にして、シフト
レジスタ７３への入力として選択する。その制御信号は
、アサートされた時に１ＭＵＸ　Ｋ　５ＤＬＣフラツグ
をシフトレジスタにロードさせ、かつ、ＭＵＸにＴＦＩ
Ｆ０４３ａの出力をシフトレジスタ７３にロードするこ
とを命令するｗＴＢＲ９ｓＲをロードさせる。シフトレ
ジスタ７３からの直列出力がＺＢＩ／ビット符号ブロッ
ク７５へ入力される。そのＺＢＩ／ビット符号ブロック
はシフトレジスタまたはＣＲＣ発生器６３から直列ＮＲ
Ｚ　（２進）データを受けて、そのデータを選択したプ
ロトコルに従って符号化する。

Ｃ８ＭＡ／ＣＤプロトコルに対してマンチェスター符号
化が用いられる。５ＤＬＣプロトコルに対してはＮＲＺ
　Ｉ符号化が用いられる。５ＤＬＣが選択されたとする
と、符号ブロック７５は５ＤＬＣプロトコルで定められ
た零ビツト挿入も行う。符号ブロック７５からの出力は
データおよび外部トランシーバイネイブルである。その
データはボート１のビン１へ与えられ、トランシーバイ
ネイブルはボート１のピン２へ与えられる。符号ブロッ
ク７５は、ボー速度発生器６１からの入力を基にして主
送信クロックＷＴＸＣも発生する。その入力は第２図に
おいてはＷＥＸＣとして示されている。

その入力ＷＴＸＣはシフトレジスタ７３（！：、ＴＦＩ
ＦＯ４３ｍと、ＣＲＣ発生器６３と、送信制御シーケン
サ１９へのクロック入力である。入力ＷＴＸＣは５ＤＬ
Ｃモードの場合を除いてｗｇｘｃと同じであ）、Ｏビッ
トの挿入中は入力ＷＴＸＣは１ビット期間の間禁止され
る。

制御シーケンサ７９は、完全な　５ＤＬＣフレームｊた
はＣ８ＭＡ／ＣＤフレームを送信するために送信機を種
々の状態に案内する状態マシンである。

制御シーケンサは、フレーム間の境界を定め、衝突を見
失わないようにし、必要がある時は線を混雑させる（ｊ
ａｍ）ためにビットカウンタおよびバイトカウンタも含
む。送信制御シーケンサ７９への入力は下記のような制
御入力信号および状態入力信号である。

ＰＨＩ、ＰＨ２主ＣＰＵクロック。

ＷＴＸＣ，ＷＴＸＣＮ　　ＧＳＣ送信クロック。

ＷＤＦＢＫ　　　ＩＦＳタイマプ０７りおよびＳＬＯＴ
ＴＭタイマブロックからの延期信号また はバンクオフ信号。

ＷＴＦＤＨＦＩＦＯ出力の最初のビット。

ＷＲＡＣＫ　　　ＨＢＡモードにおいて受信器により適
切に受信された確認応答。（プリ アンプル／フラッグストリップブロ ック８３からの出力。） ＷＴＡＣＫ　　　ＨＢＡモードにおいて確認応答を戻さ
せる送信確認応答信号。

ＷＴＢＥＡ　　　送信ＦＩＦＯはデータを含む。

ＰＤＣＣＰＵからのリセット信号。

ＷＢＵＳＹ　　　直列リンクビジー指示。

ＷＣＤＴ　　　　検出された衝突。

ＷＧ７８　　　８回よシ多い検出された衝突、ＴＣＤＣ
ＮＴブロックからの出力。

モードビット　ＧＭＯＤ　　レジスタからの送信機動作
に関連するモード制御ピッ）ＭＯと Ｍｌの値。

それらの入力を基にして、送信制御シーケンサＴ９は送
信機のための全ての主な制御信号を発生する。その制御
信号は下記の通りである。

ＷＪ　ＡＭ　　　　ビット符号器１５に線を混雑させる
。

ＷＣＲＣ符号化および送信すべきＣＲＣ発生器６３から
の入来ＣＲＣビットをビ ット符号器７５に検出させる。

ＷＴＩＤＬ　　　ビット符号器７５ＶＣアイドル状態を
送信させる。

ＷＴＤＮｇ　　　ビット符号器Ｔ５に１を送信させる。

ＷＦΦＳＲ５ＤＬＣフラツグをシフトレジスタ７３にロ
ードする。

ＷＳＸＤＮ　　　’１’ＤＮビットをＴＳＴＡＴ　にセ
ットする。

ＷＴＢＲＩＳＲ’ｒＦＩＦ０４３ａからのバイトをシフ
トレジスタＴ３にロードする。

ＷＳＵＲＵＲピットをＴＳＴＡＴにセットする。

ＷＳＮＤＡＣＫ　ＮＤＡＣＫビットをＴＳＴＡＴにセッ
トする。

ＷＳＸＣＤＴ　　ＴＣＤ／ＡＢＯＲＴ　ビットを　ＴＳ
ＴＡＴにセットする。

ＷＴＰＲＥ　　　ビット符号器７５にプリアンプルを送
信させる。

ＷＸＳＰ　　　　ＣＲＣ発生器のプリセットを制御する
。

ＷＺ　Ｂ　Ｉ　ＥＮ　　ビット符号器７５によシロビッ
トの挿入を可能にする。

送信制御シーケンサは、１組の現在状態クロックされる
Ｄ形フリップ７０ツブおよびランダム論理として構成で
き、フリップフロップの次の状態値を評価し、現在状態
信号および状態入力信号を基にして制御信号を発生する
。シフトレジスタ７にロードするためにバイト境界を識
別するためにモジュロ８カウンタが含まれる。シーケン
サＴ９内に維持されている状態はアイドル、プリアンプ
ル、オープニングフラッグおよびデータである。

ＧＳＣ制御器３１は受信器も含む。その受信器の詳細に
ついて第３図を参照して説明する。

ビット復号器８１が送信ビット符号器Ｔ５の逆の動作を
行う。復号器８１は入力ビン、すなわち、ボー）Ｌ　ビ
ンＯからデータを受け、ＺＢＩ／ビット符号器Ｔ５につ
いて先に説明したようにして選択されたプロトコルを基
にして正しいＮＲＺ（２進）値を復号し、ボー速度発生
器６１から（信号ＷＢＣＬＤ）またはＩ１０ビンからの
データ信号遷移を基にして、受信器に対するクロッキン
グ情報ＶＥＲＸＣを発生する。

プリアンプル／フラッグストリップブロック８３はビッ
ト復号器８１から生データを受け、選択したプロトコル
に応じてＣ８ＭＡ／ＣＤプルアンプルまたは５ＤＬＣフ
ラツグをはぐ。ブロック８３は、５ＤＬＣプロトコルに
よシ定められたように挿入された０を削除する。

プリアンプル／フラッグストリップブロック８３はＮＲ
Ｚ書式で復号された受信データであるデータ信号ＷＲＸ
　Ｄと、Ｃ８ＭＡ／ＣＤ　モードで検出された搬送波を
示すデータ信号ＷＣＲ８と％　Ｃ８ＭＡ／ＣＤモードで
検出された衝突を示すデータ信号ＷＣＤＴ　とを発生す
る。また、プリアンプル／フラッグストリップブロック
８３は、ボー速度発生器６１によ多発生されたクロック
である入力ＷＥＲＸＣを基にして制御信号ＷＲＸＣも発
生する。その制御信号ＷＲＸＣは、５ＤＬＣモードにお
いては、０ビツト削除中は、制御信号ＷＲＸ　Ｃが１ビ
ツト期間中禁止されることを除き、クロック信号ＷＥＲ
ＸＣと同じである。

出力ＷＲＸＤがＣＲＣストリップバッファ８５へ入力さ
れる。このＣＲＣストリップバッファ８５は、入来ＣＲ
ＣバイトがＲＦＩＦＯ４３ｂ　Ｋ置かれる前にそれらの
ＣＲＣ’バイトを削除するために用いられる３２ビツト
シフトレジスタである。このＣＲＣストリップバッファ
８５の初めの８ビツトからの並列出力が、ＡＤＲＯ−Ａ
ＤＲ３の内容を基にして比較器出力信号ＷＡＭＯ−ＷＡ
Ｍ３を発生するアドレス一致比較器ＣＯＭＰＯ８７ａ１
ＣＯＭＰＩ８７ｂＳＣＯＭＰ２８７ｃ　への入力として
用いられる。もちろん、前記したように、アドレス一致
レジスタＡＤＲＯとＡＤＲＩ　　に関して、アドレス一
致マスク０とアドレスマスク１　（ＡＭＳＫＯとＡＭＳ
ＫＩ）に無関心ビットをロードできる。

プリアンプル／フラッグストリップブロック８３からの
直接データ（生受信モード）と、１６ピツト期間だけ遅
延させられたデータと、３２ビット期間だけ遅延させら
れたデータはＭＵＸ８７へ入力される。そのＭＵＸは、
ＧＭＯＤ３におけるＣＴ。

ＭＯ，Ｍｌのセットを基にして、選択したＣＲＣの長さ
を基にしてシフトレジスタ８９を読出すために入力する
３つの入力端子のうちの１つを選択する。プリアンプル
／フラッグストリップブロック８３は生受信モードにあ
る、すなわち、ＣＲＣは実行されない。選択された出力
は、受けたデータバイトをＲＦＩＦＯにロードするシフ
トレジスタ８９に二り並列形式に変換される。ＲＦ　Ｉ
　ＦＯ４３ｂはＴＦ’ＩＦＯ４３ａ　と同様に、３バイ
トＦＩＦＯである。そのＲＦＩＦＯ４３ｂ　の出力は、
受信制御シーケンサ９１により発生された信号ＷＳ　Ｒ
Ｓ　Ｆを基にしてバス２７に与えられる。

受信制御シーケンサ９１は、完全な５ＤＬＣフレームま
たはＣＳ　ＭＡ／ＣＤフレームを受信するために受信器
を種々の状態に案内し、フレームを受けるかどうかを決
定し、どの状態ビットをそのフレームの終シにＲ８ＴＡ
Ｔにセットする。受信制御シーケンサ９１への入力は下
記の通りである。

ＰＨＩ、ＰＨ２主ＣＰＵクロック。

ＷＲＸＣ，ＷＲＸＣＮ　　ＧＳＣ受信クロック。

ＷＡＭＯ−ＷＡＭ３　　アドレス一致比較器出力。それ
らの出力は、ビットカウンタおよび 語カウンタ内の値を基にして、フレ ームのスタートの後の適切な時刻に 調べられる。

ＷＤＡＶ　　　　データ妥当信号。ＷＤＡＶの立上り緑
部はＷＲＸＤにおける妥当な信号 データのスタートを定め、ＷＤＡＶの 立下シ縁部は妥当な信号データの終 りを定める。

ＷＲＸ　Ｄ　　　　復号された受信データ。

ＷＣＲＣＺ　　　受信ＣＲＣ妥当。

モードビット　ＧＭＯＤ受信レジスタからの受信器動作
に関連するモード制御ビットＭＯ とＭｌの値。

それらの入力を基にして、受信制御シーケンサ９１は受
信器のための全ての主な制御信号を発生する。それらの
入力は下記の通シである。

ＷＳＲ８Ｆ　　　ＲＦＩＦＯの転送のためにシフトレジ
スタ８９読出し。

Ｗｉ　　　　整列誤シ。

ＷＣＲＣｇ　　　ＣＲＣ誤９゜ ＷＲ８ＵＤＧＥ受信器状態信号更新。この入力はＲ８Ｔ
ＡＴレジスタのビットを更新させ る。ＷＤＡ　Ｖ　　の立下シ縁部の時に発生される。

ＷＴＡＣＫ　　　ＨＢＡモードにおいて、良いフレーム
を受けた後で送信器に確認応答を 送らせる。

受信制御シーケンサ９１は、１組の現在状態クロックさ
れるＤ形フリップフロップおよびランダム論理として構
成でき、７リツプフロツプの次の状態値を評価し、現在
状態信号および状態入力信号を基にして制御信号を発生
する。ＲＦ’ｌＦＯ４３ｂにロードするためにバイト境
界を識別するためにモジュロ８カクンタが含まれる。モ
ジュロ８カウンタのあふれによりチェックされるモジュ
ロ４カウンタが、アドレス比較器出力をいつ評価するか
、およびＣＲＣストリップバッファがいつ一杯になった
かを判定するために含捷れる。その時にシフトレジスタ
からＲＦ　Ｉ　ＦＯへの転送が可能にされる。受信制御
シーケンサ９１に保持されている状態ハ、フレームを受
けるべきか、およびフレームの終シにセットすべきＲ８
ＴＡＴ内の状態ビットが、ＡＭＡＴＯまたはＡＭＡＴ２
の内容、すなわち、全部受けられたか、アドレス一致が
起きたか、ＲＦＩＦＯに挿入されたデータか、以前のバ
イトのＣＲＣ結果が妥当であったか、に一致した最初の
バイトかを決定するために用いられる。

【図面の簡単な説明】

第１図は本発明のマイクロ制御器を構成する全体的なブ
ロック図、第２図はグローバル直列チャネルの送信器の
動作を示すグローバル直列チャネル制御の詳しいブロッ
ク図、第３図はグローバル直列チャネルの受信器の動作
を示すグローバル直列チャネル制御の詳しｂブロック図
である。 １１・−・・ＡＬＵ、１３　・拳ｅ−発振器、１５・・
會・タイミングおよび制御器、１７・・・・命令レジス
タ、２３・・・−スタックポインタ、３１・・・・ＧＳ
Ｃ制御器、４３ａ−會曝・送信器ＦＩＦＯ１４３ｂ　−
−−−受信ＦＩＦ’０，６３”・φ・ＣＲＣ発生器、１
５畳・・−ＺＢｒ／ビット符号器、７３・・会・シフト
レジスタ、Ｔ９１１・・会送信制御シーケンサ、８１・
・・優ビット復号器、８３・・・Φプリアンプル／フラ
ッグストリツ７’、８５−・・−ＣＲＣストリップバッ
ファ、Ｌ９．９１・・・・受信制御り、−ケンサ。

Claims (4)

【特許請求の範囲】
1. （１）アドレスおよびデータバスを含み、単一集積回路
   マイクロ制御器におけるマルチプロトコル通信制御器に
   おいて、この通信制御器は、 （ａ）直列送信のためにアドレスおよびデータバスから
   データを受けるように前記バスに結合される送信機バッ
   ファ手段と、 （ｂ）前記制御器へ送られた直列データを受け、前記デ
   ータを前記バスに置くために前記バスに結合される受信
   器バッファ手段と、 （ｃ）通信制御器の動作モードを格納するために前記バ
   スへ結合されるモードレジスタ手段と、（ｄ）周期的冗
   長性チェックバイトを発生するために前記送信機バッフ
   ァ手段と前記受信器バッファ手段へ結合される周期的冗
   長性チェック発生器手段と、 （ｅ）前記通信制御器のボー速度をプログラム制御の下
   に設定するために前記バスに結合されるボー速度発生器
   手段と、 （ｆ）受信器手段の状態を格納するために前記バスへ結
   合される受信器状態レジスタ手段と、（ｇ）送信機手段
   の状態を格納する送信状態レジスタ手段と、 （ｈ）擬似乱数を発生するために前記バスへ結合される
   擬似ランダム２進シーケンス発生器手段と、（ｉ）スロ
   ット時間の長さを決定するために前記バスへ結合される
   スロット時間発生器手段と、（ｊ）ステーションスロッ
   トアドレスを選択するために前記バスへ結合されるスロ
   ットアドレスレジスタ手段と、（ｋ）送信されるフレー
   ムを分離するビット時間の数を決定するために前記バス
   へ結合されるフレーム間間隔手段と、 （ｌ）現在のフレームが遭遇した衝突の数を数えるため
   に前記バスへ結合される送信衝突検出器カウンタ手段と
   、（ｍ）前記通信制御器を動作させるための制御信号を
   発生するために前記バスへ結合されるチャネル制御手段
   と、を備えることを特徴とする単一集積回路マイクロ制
   御器におけるマルチプロトコル通信制御器。
2. （２）請求項１記載の通信制御器において、前記制御器
   へ送られた妥当なデータを定める値を含むために前記バ
   スへ結合されるアドレス一致レジスタ手段と、前記アド
   レス一致レジスタ手段中の無関心ビットを選択するため
   に前記アドレス一致レジスタ手段へ結合されるアドレス
   一致マスク手段とを更に備えることを特徴とする通信制
   御器。
3. （３）請求項１記載の通信制御器において、前記チャネ
   ル制御手段は、前記送信機バッファ手段へ結合される送
   信制御シーケンサ手段と、シフトレジスタ手段と、ビッ
   ト符号器手段とを備え、 前記シフトレジスタ手段は前記バス上の並列データを直
   列データに変換し、 前記符号器手段は前記直列データを所定の書式に符号化
   し、 前記送信制御シーケンサ手段は、前記直列データを送信
   するために前記通信制御器が必要とする前記制御信号を
   発生することを特徴とする通信制御器。
4. （４）請求項１記載の通信制御器において、前記チャネ
   ル制御手段は、前記受信器バッファ手段に結合される受
   信制御シーケンサ手段と、シフトレジスタ手段と、ビッ
   ト復号器手段とを備え、 前記復号器手段は受けた直列データを所定の書式に変換
   し、 前記シフトレジスタ手段は前記書式化された直列データ
   を前記受信器バッファ手段により前記バスに置くために
   、前記書式化された直列データを並列データに変換し、 前記受信制御シーケンサ手段は前記直列データを受ける
   ために前記通信制御器が必要とする前記制御信号を発生
   することを特徴とする通信制御器。