JPH06177940A - Ｕａｒｔおよびこれを用いたシステム - Google Patents
Ｕａｒｔおよびこれを用いたシステムInfo
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- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
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Abstract
(57)【要約】
【目的】 異なる２種類以上の数の倍数のサンプリング
レートでのボーレートを実現するマイクロコンピュータ
を提供することを目的とする。 【構成】 マイクロコンピュータ内部にＣＰＵ７から指
定された分周値を記憶するサンプリングレート選択レジ
スタ２１、およびこのサンプリングレート選択レジスタ
２１に設定された分周値でボーレートジェネレータ１ａ
からのサンプリング信号を分周するサンプリングレート
選択回路２０ａを設け、シフトレジスタ２に供給するサ
ンプリング信号１９のサンプリングレートを少なくとも
２種類の異なる数の倍数に範囲で切り換えるようにし
た。
レートでのボーレートを実現するマイクロコンピュータ
を提供することを目的とする。 【構成】 マイクロコンピュータ内部にＣＰＵ７から指
定された分周値を記憶するサンプリングレート選択レジ
スタ２１、およびこのサンプリングレート選択レジスタ
２１に設定された分周値でボーレートジェネレータ１ａ
からのサンプリング信号を分周するサンプリングレート
選択回路２０ａを設け、シフトレジスタ２に供給するサ
ンプリング信号１９のサンプリングレートを少なくとも
２種類の異なる数の倍数に範囲で切り換えるようにし
た。
Description
【０００１】
【産業上の利用分野】この発明は、外部との間でシリア
ルデータ伝送を行う際のボーレートの制御を行う入出力
制御回路であるＵＡＲＴ(Universal Asynchronous Rece
iver/Transmitter)、およびこのＵＡＲＴを用いて実現
されるシステムに関するものである。
ルデータ伝送を行う際のボーレートの制御を行う入出力
制御回路であるＵＡＲＴ(Universal Asynchronous Rece
iver/Transmitter)、およびこのＵＡＲＴを用いて実現
されるシステムに関するものである。
【０００２】
【従来の技術】図２４は、従来のＵＡＲＴの機能ブロッ
ク図であり、８ビット用のものを示した。図において３
０はＵＡＲＴであり、１はボーレートジェネレータ、２
はシフトレジスタ、３は出力バッファ、４は入力バッフ
ァ、５はバス、１９はサンプリング信号である。ＣＬＫ
はクロック端子、Ｉ／Ｏは入出力端子、ＤＢ１〜ＤＢ７
は各種装置が接続される接続端子である。また図２５
は、従来の８ビット用のマイクロコンピュータの機能ブ
ロック図である。図において４０はマイクロコンピュー
タであり、６はボーレート設定レジスタ、７はＣＰＵ、
８はＲＯＭ、９はＲＡＭ、１０はパラレル伝送用のポー
トコントローラ、３１はＵＡＲＴである。ＵＡＲＴ３１
は図２４に示すＵＡＲＴ３０とほぼ同じものであるが、
ボーレートジェネレータ１ａがボーレート設定レジスタ
６に設定されたボーレートに従ってサンプリング信号１
９を発生する点が異なる。ポートコントローラ１０は５
つ設けられており、それぞれ８ビットパラレル伝送用の
ポート部Ｐ００〜Ｐ０７等に接続されている。さらに図
２６は、従来のＵＡＲＴを備えたＩＣカードシステムの
システムの構成を示すブロック図である。図において５
０はシステム部、６０はＵＡＲＴを含むＩＣカード、３
１ａはＵＡＲＴ、１４はＥＥＰＲＯＭ、１５は表示装
置、１６は処理装置、１７は記憶装置、１８は入出力制
御装置である。また、ＶＤＤは電源電圧、ＧＮＤはグラ
ンド、ＲＳＴはリセット信号、ＣＬＫはクロック信号、
Ｉ／Ｏは入出力データを示す。ＵＡＲＴ３１ａは図２５
に示すボーレートジェネレータ１ａ、シフトレジスタ
２、出力バッファ３、入力バッファ４およびボーレート
設定レジスタ６に相当する部分を含むものである。図２
７は、図２６のＩＣカードシステムの動作フローチャー
ト図である。
ク図であり、８ビット用のものを示した。図において３
０はＵＡＲＴであり、１はボーレートジェネレータ、２
はシフトレジスタ、３は出力バッファ、４は入力バッフ
ァ、５はバス、１９はサンプリング信号である。ＣＬＫ
はクロック端子、Ｉ／Ｏは入出力端子、ＤＢ１〜ＤＢ７
は各種装置が接続される接続端子である。また図２５
は、従来の８ビット用のマイクロコンピュータの機能ブ
ロック図である。図において４０はマイクロコンピュー
タであり、６はボーレート設定レジスタ、７はＣＰＵ、
８はＲＯＭ、９はＲＡＭ、１０はパラレル伝送用のポー
トコントローラ、３１はＵＡＲＴである。ＵＡＲＴ３１
は図２４に示すＵＡＲＴ３０とほぼ同じものであるが、
ボーレートジェネレータ１ａがボーレート設定レジスタ
６に設定されたボーレートに従ってサンプリング信号１
９を発生する点が異なる。ポートコントローラ１０は５
つ設けられており、それぞれ８ビットパラレル伝送用の
ポート部Ｐ００〜Ｐ０７等に接続されている。さらに図
２６は、従来のＵＡＲＴを備えたＩＣカードシステムの
システムの構成を示すブロック図である。図において５
０はシステム部、６０はＵＡＲＴを含むＩＣカード、３
１ａはＵＡＲＴ、１４はＥＥＰＲＯＭ、１５は表示装
置、１６は処理装置、１７は記憶装置、１８は入出力制
御装置である。また、ＶＤＤは電源電圧、ＧＮＤはグラ
ンド、ＲＳＴはリセット信号、ＣＬＫはクロック信号、
Ｉ／Ｏは入出力データを示す。ＵＡＲＴ３１ａは図２５
に示すボーレートジェネレータ１ａ、シフトレジスタ
２、出力バッファ３、入力バッファ４およびボーレート
設定レジスタ６に相当する部分を含むものである。図２
７は、図２６のＩＣカードシステムの動作フローチャー
ト図である。
【０００３】次に動作について説明する。始めに図２４
に示す従来のＵＡＲＴの基本動作を説明する。ＵＡＲＴ
３０は入出力端子Ｉ／Ｏを介して外部とシリアルでデー
タの入出力を行う際の制御を行う。入出力端子Ｉ／０よ
りデータを出力する際には、バス５より出力バッファ３
へデータが書き込まれ、更にシフトレジスタ２へデータ
が転送される。ここまではパラレルデータである。そし
てシフトレジスタ２に転送されたデータが、ボーレート
ジェネレータ１から送られてくるサンプリング信号１９
のタイミングで入出力端子Ｉ／０より外部へシリアルに
出力される。反対にデータを入力する際には、サンプリ
ング信号１９のタイミングで入出力端子Ｉ／０より入力
されてくるシリアルデータをサンプリングしてシフトレ
ジスタ２にデータを取り込み、一定長のデータの取り込
みが完了すると入力バッファ４へデータをパラレルデー
タとして移し、これがバス５へ出力される。その際のボ
ーレートは、クロック端子ＣＬＫを介して外部より入力
されるクロック信号ＣＬＫを、ボーレートジェネレータ
１に予め設定されている固定の分周値で分周して得られ
たサンプリング信号１９によって決まる。そしてこのサ
ンプリング信号１９をシフトレジスタ２へ供給し、所定
のボーレートでデータの入出力が行われる。例えばボー
レートジェネレータ１の分周値を５１２分周に設定し、
４.９１５２ＭＨｚのクロック信号ＣＬＫを入力した場
合、９６００ｂｐｓ[ビット／秒]のボーレートで外部と
のデータの入出力が行われる。この９６００ｂｐｓのボ
ーレートは通常のデータ転送で多く使用されているもの
である。なお、ボーレートジェネレータ１はクロック信
号ＣＬＫの波形整形も行っている。
に示す従来のＵＡＲＴの基本動作を説明する。ＵＡＲＴ
３０は入出力端子Ｉ／Ｏを介して外部とシリアルでデー
タの入出力を行う際の制御を行う。入出力端子Ｉ／０よ
りデータを出力する際には、バス５より出力バッファ３
へデータが書き込まれ、更にシフトレジスタ２へデータ
が転送される。ここまではパラレルデータである。そし
てシフトレジスタ２に転送されたデータが、ボーレート
ジェネレータ１から送られてくるサンプリング信号１９
のタイミングで入出力端子Ｉ／０より外部へシリアルに
出力される。反対にデータを入力する際には、サンプリ
ング信号１９のタイミングで入出力端子Ｉ／０より入力
されてくるシリアルデータをサンプリングしてシフトレ
ジスタ２にデータを取り込み、一定長のデータの取り込
みが完了すると入力バッファ４へデータをパラレルデー
タとして移し、これがバス５へ出力される。その際のボ
ーレートは、クロック端子ＣＬＫを介して外部より入力
されるクロック信号ＣＬＫを、ボーレートジェネレータ
１に予め設定されている固定の分周値で分周して得られ
たサンプリング信号１９によって決まる。そしてこのサ
ンプリング信号１９をシフトレジスタ２へ供給し、所定
のボーレートでデータの入出力が行われる。例えばボー
レートジェネレータ１の分周値を５１２分周に設定し、
４.９１５２ＭＨｚのクロック信号ＣＬＫを入力した場
合、９６００ｂｐｓ[ビット／秒]のボーレートで外部と
のデータの入出力が行われる。この９６００ｂｐｓのボ
ーレートは通常のデータ転送で多く使用されているもの
である。なお、ボーレートジェネレータ１はクロック信
号ＣＬＫの波形整形も行っている。
【０００４】次に図２５に示す従来のＵＡＲＴを備えた
マイクロコンピュータにおけるシリアル入出力を行う際
のボーレートの制御について説明する。マイクロコンピ
ュータ４０はＣＰＵ７の制御でＲＯＭ８に格納されてい
る処理プログラムに従い、ポートコントローラ１０を介
してパラレルで外部とデータの授受を行う方式と、シフ
トレジスタ２を介してシリアルでデータの授受を行う方
式の２方式がある。シリアルでデータの授受を行う場合
には、ボーレートを変更できる機能を内蔵したマイクロ
コンピュータがあり、その際のボーレートの設定は、Ｃ
ＰＵ７によって８ビットのボーレート設定レジスタ６に
任意の分周値が設定され、その分周値とボーレートジェ
ネレータ１ａに予め設定されている固定の分周値の積の
分周値でＣＬＫ信号を分周してサンプリング信号１９を
生成する。シフトレジスタ２は供給されるサンプリング
信号１９のタイミングで外部とのボーレートを決定す
る。例えばボーレートジェネレータ１ａの固定分周値と
して“１６"が設定されており、外部から入力されるク
ロック信号ＣＬＫが４.９１５２ＭＨｚの場合、ボーレ
ート設定レジスタ６に“３２"をセットすることで、ボ
ーレートは９６００ｂｐｓになる。８ビットのボーレー
ト設定レジスタ６に設定できる値が０〜２５５の範囲で
あること、サンプリングレートとして８の倍数が一般的
なことから、ボーレートジェネレータ１ａの分周値は８
の倍数に固定されている場合が多い。
マイクロコンピュータにおけるシリアル入出力を行う際
のボーレートの制御について説明する。マイクロコンピ
ュータ４０はＣＰＵ７の制御でＲＯＭ８に格納されてい
る処理プログラムに従い、ポートコントローラ１０を介
してパラレルで外部とデータの授受を行う方式と、シフ
トレジスタ２を介してシリアルでデータの授受を行う方
式の２方式がある。シリアルでデータの授受を行う場合
には、ボーレートを変更できる機能を内蔵したマイクロ
コンピュータがあり、その際のボーレートの設定は、Ｃ
ＰＵ７によって８ビットのボーレート設定レジスタ６に
任意の分周値が設定され、その分周値とボーレートジェ
ネレータ１ａに予め設定されている固定の分周値の積の
分周値でＣＬＫ信号を分周してサンプリング信号１９を
生成する。シフトレジスタ２は供給されるサンプリング
信号１９のタイミングで外部とのボーレートを決定す
る。例えばボーレートジェネレータ１ａの固定分周値と
して“１６"が設定されており、外部から入力されるク
ロック信号ＣＬＫが４.９１５２ＭＨｚの場合、ボーレ
ート設定レジスタ６に“３２"をセットすることで、ボ
ーレートは９６００ｂｐｓになる。８ビットのボーレー
ト設定レジスタ６に設定できる値が０〜２５５の範囲で
あること、サンプリングレートとして８の倍数が一般的
なことから、ボーレートジェネレータ１ａの分周値は８
の倍数に固定されている場合が多い。
【０００５】次に図２６および図２７に従って従来のＵ
ＡＲＴを備えたＩＣカードシステムの基本動作について
説明する。図２６において、システム部５０とＩＣカー
ド６０はそれぞれ電源電圧ＶＤＤ、グランドＧＮＤ、リ
セット信号ＲＳＴは、クロック信号ＣＬＫおよび入出力
データＩ／Ｏ用の５つの端子を介して接続され、データ
の授受は入出力端子Ｉ／Ｏを介してシリアルで行われ
る。システム部５０はたとえばコンピュータ等からな
り、ＩＣカード６０から送信されてきたデータを処理す
る処理装置１６、処理結果等を記憶する記憶装置１７お
よびこれを表示する表示装置１５、並びにＩＣカード６
０とのデータの入出力制御を行う入出力制御装置１８等
で構成されている。入出力制御装置１８はリーダライタ
等からなり処理装置１６(コンピュータ)と通信回線で接
続されている場合が多い。またＩＣカード６０はデータ
処理を行うＣＰＵ７、処理プログラムを格納するＲＯＭ
８、データを一時記憶するＲＡＭ９、カードの属性情報
やデータ処理の結果等を常時記憶させておくＥＥＰＲＯ
Ｍ１４およびシリアル伝送を制御するＵＡＲＴ３１ａで
構成されている。そして、入出力端子Ｉ／Ｏを介してシ
ステム部５０とシリアルにデータの授受を行う。
ＡＲＴを備えたＩＣカードシステムの基本動作について
説明する。図２６において、システム部５０とＩＣカー
ド６０はそれぞれ電源電圧ＶＤＤ、グランドＧＮＤ、リ
セット信号ＲＳＴは、クロック信号ＣＬＫおよび入出力
データＩ／Ｏ用の５つの端子を介して接続され、データ
の授受は入出力端子Ｉ／Ｏを介してシリアルで行われ
る。システム部５０はたとえばコンピュータ等からな
り、ＩＣカード６０から送信されてきたデータを処理す
る処理装置１６、処理結果等を記憶する記憶装置１７お
よびこれを表示する表示装置１５、並びにＩＣカード６
０とのデータの入出力制御を行う入出力制御装置１８等
で構成されている。入出力制御装置１８はリーダライタ
等からなり処理装置１６(コンピュータ)と通信回線で接
続されている場合が多い。またＩＣカード６０はデータ
処理を行うＣＰＵ７、処理プログラムを格納するＲＯＭ
８、データを一時記憶するＲＡＭ９、カードの属性情報
やデータ処理の結果等を常時記憶させておくＥＥＰＲＯ
Ｍ１４およびシリアル伝送を制御するＵＡＲＴ３１ａで
構成されている。そして、入出力端子Ｉ／Ｏを介してシ
ステム部５０とシリアルにデータの授受を行う。
【０００６】次に図２７に従って動作を説明する。まず
最初に、システム部５０にＩＣカード６０がセットされ
る(ステップＳ１)。次にシステム部５０側よりＩＣカー
ド６０へ電源電圧ＶＤＤ、グランド電位ＧＮＤ、リセッ
ト信号ＲＳＴおよびクロック信号ＣＬＫが供給される
(ステップＳ２)。次にＩＣカード６０よりシステム部５
０へカード属性情報を送信する(ステップＳ３)。カード
属性情報は主に、カードがこのシステムで利用可能かど
うかを判断するための情報であり、例えばカードのデー
タ入出力の際のボーレート等がこれに含まれている。シ
ステム部５０は送信されたカード属性情報から、ＩＣカ
ード６０が利用可能であると判断した場合には、処理の
実行を開始する(ステップＳ４)。処理終了後はカードが
排出され(ステップＳ５)、終了する。
最初に、システム部５０にＩＣカード６０がセットされ
る(ステップＳ１)。次にシステム部５０側よりＩＣカー
ド６０へ電源電圧ＶＤＤ、グランド電位ＧＮＤ、リセッ
ト信号ＲＳＴおよびクロック信号ＣＬＫが供給される
(ステップＳ２)。次にＩＣカード６０よりシステム部５
０へカード属性情報を送信する(ステップＳ３)。カード
属性情報は主に、カードがこのシステムで利用可能かど
うかを判断するための情報であり、例えばカードのデー
タ入出力の際のボーレート等がこれに含まれている。シ
ステム部５０は送信されたカード属性情報から、ＩＣカ
ード６０が利用可能であると判断した場合には、処理の
実行を開始する(ステップＳ４)。処理終了後はカードが
排出され(ステップＳ５)、終了する。
【０００７】
【発明が解決しようとする課題】従来のＵＡＲＴは以上
のように構成されているため、一定の周波数のクロック
信号ＣＬＫを入力している時は１種類のボーレートでし
かデータの授受が行えなかった。そのためＵＡＲＴに接
続される相手側にボーレートの制約があると、そのボー
レートに設定できるような周波数のクロック信号ＣＬＫ
をＵＡＲＴに入力する必要があった。次に従来のマイク
ロコンピュータでのボーレート制御においては、８ビッ
トのボーレート設定レジスタに任意の値を設定すること
で、ボーレートジェネレータの固定の分周値の倍数の範
囲でのボーレートの変更は可能であるが、それ以外のボ
ーレートは設定できないという問題点があった。従って
従来のものでは、１６の倍数以外のボーレートは作成す
ることができず、１６の倍数とそれ以外の倍数、例えば
１２の倍数のボーレートが必要な場合には、その倍数の
ボーレートを実現できる別のマイコンが必要になるとい
う問題点があった。またボーレートジェネレータの固定
分周値の値を小さくすると(例えば“２")、それだけ多
くの倍数のボーレートに対応できるが、８ビットのボー
レート設定レジスタで設定できる分周値の範囲が限定さ
れているため、最終的に設定可能なボーレートの幅が狭
くなり、実用性が低くなるという問題点があった。そし
て、ある数の倍数のボーレートしか設定できないＩＣカ
ードとシステム部で実現される従来のＩＣカードシステ
ムにおいては、そのシステムに用いられるクロック信号
ＣＬＫの周波数はボーレートの制約から固定されてしま
うという問題点があった。そのため、それぞれ異なる周
波数で動作される複数種のＩＣカードおよびシステム部
を１つの共通のＩＣカードシステムとして動作させるこ
とが難しいという問題点があった。特に最近のＩＣカー
ドシステムに於いては、多種のＩＣカードシステムの総
合乗入れが推進されており、様々な規格のＩＣカードシ
ステムが同一システム上で稼働する事が望ましく、現状
のＩＣカードおよびシステムの機能では、ボーレート等
の規格を統一しなければならないという問題点があっ
た。
のように構成されているため、一定の周波数のクロック
信号ＣＬＫを入力している時は１種類のボーレートでし
かデータの授受が行えなかった。そのためＵＡＲＴに接
続される相手側にボーレートの制約があると、そのボー
レートに設定できるような周波数のクロック信号ＣＬＫ
をＵＡＲＴに入力する必要があった。次に従来のマイク
ロコンピュータでのボーレート制御においては、８ビッ
トのボーレート設定レジスタに任意の値を設定すること
で、ボーレートジェネレータの固定の分周値の倍数の範
囲でのボーレートの変更は可能であるが、それ以外のボ
ーレートは設定できないという問題点があった。従って
従来のものでは、１６の倍数以外のボーレートは作成す
ることができず、１６の倍数とそれ以外の倍数、例えば
１２の倍数のボーレートが必要な場合には、その倍数の
ボーレートを実現できる別のマイコンが必要になるとい
う問題点があった。またボーレートジェネレータの固定
分周値の値を小さくすると(例えば“２")、それだけ多
くの倍数のボーレートに対応できるが、８ビットのボー
レート設定レジスタで設定できる分周値の範囲が限定さ
れているため、最終的に設定可能なボーレートの幅が狭
くなり、実用性が低くなるという問題点があった。そし
て、ある数の倍数のボーレートしか設定できないＩＣカ
ードとシステム部で実現される従来のＩＣカードシステ
ムにおいては、そのシステムに用いられるクロック信号
ＣＬＫの周波数はボーレートの制約から固定されてしま
うという問題点があった。そのため、それぞれ異なる周
波数で動作される複数種のＩＣカードおよびシステム部
を１つの共通のＩＣカードシステムとして動作させるこ
とが難しいという問題点があった。特に最近のＩＣカー
ドシステムに於いては、多種のＩＣカードシステムの総
合乗入れが推進されており、様々な規格のＩＣカードシ
ステムが同一システム上で稼働する事が望ましく、現状
のＩＣカードおよびシステムの機能では、ボーレート等
の規格を統一しなければならないという問題点があっ
た。
【０００８】以上のような問題点が発生する背景に、近
年では、４.９１５２ＭＨｚのクロック信号ＣＬＫを５
１２分周して９６００ｂｐｓのボーレートを実現するシ
ステムと、３.５７１２ＭＨｚのクロック信号ＣＬＫで
３７２分周して９６００ｂｐｓのボーレートを実現する
システムの２種類のシステムが存在しており、これらの
システムの間に互換性を持たせることが望まれているこ
とがある。上述した従来のＵＡＲＴ、マイクロコンピュ
ータおよびＩＣカードシステムは共に、４.９１５２Ｍ
Ｈｚのクロック信号ＣＬＫを５１２分周して９６００ｂ
ｐｓのボーレートを実現するシステムに属するものであ
る。ボーレートジェネレータの分周値は８の倍数であ
り、これにより５１２分周の実現が可能となる。また、
ボーレートを変えて例えば２倍の１９２００ｂｐｓでデ
ータ伝送を行う場合もあるが、この場合にも対応可能で
ある。しかしながら、ボーレートジェネレータの分周値
が８の倍数の場合、他方のシステムの３７２分周を実現
することができず、従って分周値の異なる上記２つのシ
ステムで互換性を持たせることは不可能であった。
年では、４.９１５２ＭＨｚのクロック信号ＣＬＫを５
１２分周して９６００ｂｐｓのボーレートを実現するシ
ステムと、３.５７１２ＭＨｚのクロック信号ＣＬＫで
３７２分周して９６００ｂｐｓのボーレートを実現する
システムの２種類のシステムが存在しており、これらの
システムの間に互換性を持たせることが望まれているこ
とがある。上述した従来のＵＡＲＴ、マイクロコンピュ
ータおよびＩＣカードシステムは共に、４.９１５２Ｍ
Ｈｚのクロック信号ＣＬＫを５１２分周して９６００ｂ
ｐｓのボーレートを実現するシステムに属するものであ
る。ボーレートジェネレータの分周値は８の倍数であ
り、これにより５１２分周の実現が可能となる。また、
ボーレートを変えて例えば２倍の１９２００ｂｐｓでデ
ータ伝送を行う場合もあるが、この場合にも対応可能で
ある。しかしながら、ボーレートジェネレータの分周値
が８の倍数の場合、他方のシステムの３７２分周を実現
することができず、従って分周値の異なる上記２つのシ
ステムで互換性を持たせることは不可能であった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、少なくとも２つの異なる数のそ
れぞれの倍数のサンプリングレートを設定して、これら
によりデータの授受ができることにより、ボーレートの
設定方式(仕様)の異なるシステム間での互換性を持たせ
ることを可能にしたＵＡＲＴ、マイクロコンピュータ、
ＩＣカード、リーダライタおよびＩＣカードシステムを
実現することを目的とする。
ためになされたもので、少なくとも２つの異なる数のそ
れぞれの倍数のサンプリングレートを設定して、これら
によりデータの授受ができることにより、ボーレートの
設定方式(仕様)の異なるシステム間での互換性を持たせ
ることを可能にしたＵＡＲＴ、マイクロコンピュータ、
ＩＣカード、リーダライタおよびＩＣカードシステムを
実現することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、外部から入力されるクロック信号
を分周してボーレートを設定するＵＡＲＴであって、上
記クロック信号を波形整形すると共に予め設定された分
周値で分周してサンプリング信号を発生するサンプリン
グ信号発生手段と、外部からのサンプリングレート選択
信号に従って上記サンプリング信号を異なる２種類の分
周値のいずれかでさらに分周し、２つのサンプリングレ
ートのうちの所望のサンプリングレートのサンプリング
信号を発生するサンプリングレート選択手段と、上記選
択手段からのサンプリング信号に従ったボーレートでデ
ータの入出力を行うデータ入出力手段と、を備えたＵＡ
ＲＴにある。
発明の第１の発明は、外部から入力されるクロック信号
を分周してボーレートを設定するＵＡＲＴであって、上
記クロック信号を波形整形すると共に予め設定された分
周値で分周してサンプリング信号を発生するサンプリン
グ信号発生手段と、外部からのサンプリングレート選択
信号に従って上記サンプリング信号を異なる２種類の分
周値のいずれかでさらに分周し、２つのサンプリングレ
ートのうちの所望のサンプリングレートのサンプリング
信号を発生するサンプリングレート選択手段と、上記選
択手段からのサンプリング信号に従ったボーレートでデ
ータの入出力を行うデータ入出力手段と、を備えたＵＡ
ＲＴにある。
【００１１】この発明の第２の発明は、外部から入力さ
れるクロック信号を分周してボーレートを設定するＵＡ
ＲＴを備えたマイクロコンピュータであって、データ処
理を行うＣＰＵと、データを記憶するメモリ手段と、デ
ータの入出力の制御を行い、ａ) 上記クロック信号を
波形整形すると共に、予め設定された分周値と上記ＣＰ
Ｕから指定される分周値の積の値の分周値で上記クロッ
ク信号を分周してサンプリング信号を発生するサンプリ
ング信号発生手段、ｂ) 上記ＣＰＵからの指定に従っ
て上記サンプリング信号を異なる少なくとも２種類の分
周値のいずれかで分周することによりサンプリングレー
トを切り換え、異なる少なくとも２種類の数の倍数のサ
ンプリングレートのサンプリング信号を発生するサンプ
リングレート選択手段、ｃ) 上記選択手段からのサン
プリング信号に従ってデータの入出力を行うデータ入出
力手段、を備えたＵＡＲＴと、上記ＣＰＵによりサンプ
リング信号発生手段に指定する分周値が書き込まれる第
１レジスタと、上記ＣＰＵによりサンプリングレート選
択手段に指定する分周値が書き込まれる第２レジスタ
と、上記各部分を相互に接続する接続手段と、を備えた
マイクロコンピュータにある。
れるクロック信号を分周してボーレートを設定するＵＡ
ＲＴを備えたマイクロコンピュータであって、データ処
理を行うＣＰＵと、データを記憶するメモリ手段と、デ
ータの入出力の制御を行い、ａ) 上記クロック信号を
波形整形すると共に、予め設定された分周値と上記ＣＰ
Ｕから指定される分周値の積の値の分周値で上記クロッ
ク信号を分周してサンプリング信号を発生するサンプリ
ング信号発生手段、ｂ) 上記ＣＰＵからの指定に従っ
て上記サンプリング信号を異なる少なくとも２種類の分
周値のいずれかで分周することによりサンプリングレー
トを切り換え、異なる少なくとも２種類の数の倍数のサ
ンプリングレートのサンプリング信号を発生するサンプ
リングレート選択手段、ｃ) 上記選択手段からのサン
プリング信号に従ってデータの入出力を行うデータ入出
力手段、を備えたＵＡＲＴと、上記ＣＰＵによりサンプ
リング信号発生手段に指定する分周値が書き込まれる第
１レジスタと、上記ＣＰＵによりサンプリングレート選
択手段に指定する分周値が書き込まれる第２レジスタ
と、上記各部分を相互に接続する接続手段と、を備えた
マイクロコンピュータにある。
【００１２】この発明の第３の発明は、データ処理を行
うＣＰＵと、このＣＰＵのための処理プログラムを格納
するＲＯＭと、データを一時記憶するＲＡＭと、処理結
果等のデータを格納するためのＥＥＰＲＯＭと、外部か
らのクロック信号を上記ＣＰＵからの指定に従って異な
る少なくとも２種類の分周値のいずれかで分周するサン
プリングレート切換え手段と、このサンプリングレート
切換え手段からのクロック信号を波形整形すると共に上
記ＣＰＵからの指定に基づく分周値で分周してサンプリ
ング信号を発生し、このサンプリング信号に従ってデー
タの入出力を行うＵＡＲＴと、上記各部を接続する接続
手段と、を備え、上記ＵＡＲＴが異なる少なくとも２種
類の数のいずれかの倍数のサンプリングレートでデータ
の入出力制御を行うＩＣカードにある。
うＣＰＵと、このＣＰＵのための処理プログラムを格納
するＲＯＭと、データを一時記憶するＲＡＭと、処理結
果等のデータを格納するためのＥＥＰＲＯＭと、外部か
らのクロック信号を上記ＣＰＵからの指定に従って異な
る少なくとも２種類の分周値のいずれかで分周するサン
プリングレート切換え手段と、このサンプリングレート
切換え手段からのクロック信号を波形整形すると共に上
記ＣＰＵからの指定に基づく分周値で分周してサンプリ
ング信号を発生し、このサンプリング信号に従ってデー
タの入出力を行うＵＡＲＴと、上記各部を接続する接続
手段と、を備え、上記ＵＡＲＴが異なる少なくとも２種
類の数のいずれかの倍数のサンプリングレートでデータ
の入出力制御を行うＩＣカードにある。
【００１３】この発明の第４の発明は、中央情報処理シ
ステムに通信回線を介して接続されると共に、外部媒体
が接続されてデータの読み出しおよび書き込みが行われ
るリーダライタであって、データ処理を行うＣＰＵと、
データを記憶するメモリ手段と、上記中央情報処理シス
テムとのデータの入出力制御を行う通信制御手段と、こ
の通信制御手段を介して上記中央情報処理システムから
送られてきたクロック信号を、上記ＣＰＵ経由による上
記中央情報処理システムからの指定に従って異なる少な
くとも２種類の分周値のいずれかで分周するサンプリン
グレート切換え手段と、このサンプリングレート切換え
手段からのクロック信号を波形整形すると共に上記ＣＰ
Ｕ経由による中央情報処理システムからの指定に基づく
分周値で分周してサンプリング信号を発生し、このサン
プリング信号に従って上記外部媒体との間のデータの入
出力を行うＵＡＲＴと、上記各部を接続する接続手段
と、を備え、上記ＵＡＲＴが異なる少なくとも２種類の
数のいずれかの倍数のサンプリングレートでデータの入
出力制御を行うリーダライタにある。
ステムに通信回線を介して接続されると共に、外部媒体
が接続されてデータの読み出しおよび書き込みが行われ
るリーダライタであって、データ処理を行うＣＰＵと、
データを記憶するメモリ手段と、上記中央情報処理シス
テムとのデータの入出力制御を行う通信制御手段と、こ
の通信制御手段を介して上記中央情報処理システムから
送られてきたクロック信号を、上記ＣＰＵ経由による上
記中央情報処理システムからの指定に従って異なる少な
くとも２種類の分周値のいずれかで分周するサンプリン
グレート切換え手段と、このサンプリングレート切換え
手段からのクロック信号を波形整形すると共に上記ＣＰ
Ｕ経由による中央情報処理システムからの指定に基づく
分周値で分周してサンプリング信号を発生し、このサン
プリング信号に従って上記外部媒体との間のデータの入
出力を行うＵＡＲＴと、上記各部を接続する接続手段
と、を備え、上記ＵＡＲＴが異なる少なくとも２種類の
数のいずれかの倍数のサンプリングレートでデータの入
出力制御を行うリーダライタにある。
【００１４】この発明の第５の発明は、データ処理を行
う少なくとも１つのシステム部と、このシステム部に外
部媒体として接続される少なくとも１枚のＩＣカードか
らなるＩＣカードシステムであって、それぞれＣＰＵを
有する上記システム部およびＩＣカードの少なくとも一
方が、クロック信号を上記ＣＰＵからの指定に従って異
なる少なくとも２種類の分周値のいずれかで分周するサ
ンプリングレート切換え手段と、このサンプリングレー
ト切換え手段からのクロック信号を波形整形すると共に
上記ＣＰＵからの指定に基づく分周値で分周してサンプ
リング信号を発生し、このサンプリング信号に従って相
手側との間のデータの入出力を行うＵＡＲＴと、を備
え、上記ＵＡＲＴが異なる少なくとも２種類の数のいず
れかの倍数のサンプリングレートでデータの入出力制御
を行うＩＣカードシステムにある。
う少なくとも１つのシステム部と、このシステム部に外
部媒体として接続される少なくとも１枚のＩＣカードか
らなるＩＣカードシステムであって、それぞれＣＰＵを
有する上記システム部およびＩＣカードの少なくとも一
方が、クロック信号を上記ＣＰＵからの指定に従って異
なる少なくとも２種類の分周値のいずれかで分周するサ
ンプリングレート切換え手段と、このサンプリングレー
ト切換え手段からのクロック信号を波形整形すると共に
上記ＣＰＵからの指定に基づく分周値で分周してサンプ
リング信号を発生し、このサンプリング信号に従って相
手側との間のデータの入出力を行うＵＡＲＴと、を備
え、上記ＵＡＲＴが異なる少なくとも２種類の数のいず
れかの倍数のサンプリングレートでデータの入出力制御
を行うＩＣカードシステムにある。
【００１５】
【作用】第１の発明に係わるＵＡＲＴでは、ボーレート
切り換え専用に端子を設け、外部からのサンプリングレ
ート選択信号に従ってサンプリング信号発生手段で生成
されたサンプリング信号をさらに異なる２種類の分周値
のいずれかで分周することで、サンプリング信号のサン
プリングレートを２種類の間で切り換えることができ
る。
切り換え専用に端子を設け、外部からのサンプリングレ
ート選択信号に従ってサンプリング信号発生手段で生成
されたサンプリング信号をさらに異なる２種類の分周値
のいずれかで分周することで、サンプリング信号のサン
プリングレートを２種類の間で切り換えることができ
る。
【００１６】第２の発明に係わるマイクロコンピュータ
では、ＵＡＲＴのサンプリング信号発生手段の分周値お
よび異なる少なくとも２種類の分周値が設定可能なサン
プリングレート選択手段の分周値が、ＣＰＵによる第１
および第２レジスタへの書き込みにより指定され、これ
に従って異なる少なくとも２種類の数のいずれかの倍数
のサンプリングレートのサンプリング信号を発生するこ
とができる。
では、ＵＡＲＴのサンプリング信号発生手段の分周値お
よび異なる少なくとも２種類の分周値が設定可能なサン
プリングレート選択手段の分周値が、ＣＰＵによる第１
および第２レジスタへの書き込みにより指定され、これ
に従って異なる少なくとも２種類の数のいずれかの倍数
のサンプリングレートのサンプリング信号を発生するこ
とができる。
【００１７】第３の発明に係わるＩＣカードでは、サン
プリングレート切換え手段が外部からのクロック信号
を、ＣＰＵからの指定に従って異なる少なくとも２種類
の分周値のいずれかで分周し、この分周されたクロック
信号をＵＡＲＴに送るため、ＵＡＲＴは異なる少なくと
も２種類の数のいずれかの倍数のサンプリングレートで
データの入出力制御を行うことができる。
プリングレート切換え手段が外部からのクロック信号
を、ＣＰＵからの指定に従って異なる少なくとも２種類
の分周値のいずれかで分周し、この分周されたクロック
信号をＵＡＲＴに送るため、ＵＡＲＴは異なる少なくと
も２種類の数のいずれかの倍数のサンプリングレートで
データの入出力制御を行うことができる。
【００１８】第４の発明に係わるリーダライタでは、リ
ーダライタ内に設けた少なくとも２種類の分周値が設定
可能なサンプリングレート切換え手段の分周値が通信制
御手段を介して中央情報処理システムにより制御され、
これによりＵＡＲＴは異なる少なくとも２種類の数のい
ずれかの倍数のサンプリングレートでデータの入出力制
御を行うことができる。
ーダライタ内に設けた少なくとも２種類の分周値が設定
可能なサンプリングレート切換え手段の分周値が通信制
御手段を介して中央情報処理システムにより制御され、
これによりＵＡＲＴは異なる少なくとも２種類の数のい
ずれかの倍数のサンプリングレートでデータの入出力制
御を行うことができる。
【００１９】第５の発明に係わるＩＣカードシステムで
はＩＣカードおよびシステム部の少なくとも一方に、少
なくとも２種類の分周値が設定可能なサンプリングレー
ト切換え手段、およびこの切換え手段で分周されたクロ
ック信号により異なる少なくとも２種類の数のいずれか
の倍数のサンプリングレートでデータの入出力制御が可
能なＵＡＲＴを設けたので、クロック信号の周波数およ
びＵＡＲＴでの分周値の異なるＩＣカードおよびシステ
ム部の間で互換性を持たせることができる。
はＩＣカードおよびシステム部の少なくとも一方に、少
なくとも２種類の分周値が設定可能なサンプリングレー
ト切換え手段、およびこの切換え手段で分周されたクロ
ック信号により異なる少なくとも２種類の数のいずれか
の倍数のサンプリングレートでデータの入出力制御が可
能なＵＡＲＴを設けたので、クロック信号の周波数およ
びＵＡＲＴでの分周値の異なるＩＣカードおよびシステ
ム部の間で互換性を持たせることができる。
【００２０】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。なお、従来のものと同一もしくは相当
する部分は同一符号で示し、その説明を省略する。図１
はこの発明の第１発明によるＵＡＲＴの一実施例を示す
機能ブロック図である。ＵＡＲＴ３０ａでは、ボーレー
トジェネレータ１とシフトレジスタ２の間に、分周値を
２つの異なる値で切り換え可能な分周器であるサンプリ
ングレート選択回路２０を設け、さらにこの選択回路２
０の分周値を外部からの信号により切り換え可能にする
ために、サンプリングレート選択端子ＳＥＬが設けられ
ている。そして選択端子ＳＥＬより入力されたサンプリ
ングレート選択信号を選択回路２０に入力する。ボーレ
ートジェネレータ１ではクロック端子ＣＬＫから入力さ
れたクロック信号を波形整形すると共に固定分周値で分
周し予備のサンプリング信号を発生する。選択回路２０
ではこのサンプリング信号をさらに異なる２つの分周値
のうち、選択信号ＳＥＬにより指定された分周値で分周
したサンプリング信号１９を生成し、シフトレジスタ２
へ供給している。シフトレジスタ２は供給されたサンプ
リング信号１９のタイミングで外部とのデータの授受の
タイミングを制御しボーレートが決まる。なお、ボーレ
ートジェネレータ１がサンプリング信号発生手段を構成
し、サンプリングレート選択端子ＳＥＬおよび選択回路
２０がサンプリングレート選択手段を構成する。そし
て、シフトレジスタ２、出力バッファ３および入力バッ
ファ４がデータ入出力手段を構成する。
ついて説明する。なお、従来のものと同一もしくは相当
する部分は同一符号で示し、その説明を省略する。図１
はこの発明の第１発明によるＵＡＲＴの一実施例を示す
機能ブロック図である。ＵＡＲＴ３０ａでは、ボーレー
トジェネレータ１とシフトレジスタ２の間に、分周値を
２つの異なる値で切り換え可能な分周器であるサンプリ
ングレート選択回路２０を設け、さらにこの選択回路２
０の分周値を外部からの信号により切り換え可能にする
ために、サンプリングレート選択端子ＳＥＬが設けられ
ている。そして選択端子ＳＥＬより入力されたサンプリ
ングレート選択信号を選択回路２０に入力する。ボーレ
ートジェネレータ１ではクロック端子ＣＬＫから入力さ
れたクロック信号を波形整形すると共に固定分周値で分
周し予備のサンプリング信号を発生する。選択回路２０
ではこのサンプリング信号をさらに異なる２つの分周値
のうち、選択信号ＳＥＬにより指定された分周値で分周
したサンプリング信号１９を生成し、シフトレジスタ２
へ供給している。シフトレジスタ２は供給されたサンプ
リング信号１９のタイミングで外部とのデータの授受の
タイミングを制御しボーレートが決まる。なお、ボーレ
ートジェネレータ１がサンプリング信号発生手段を構成
し、サンプリングレート選択端子ＳＥＬおよび選択回路
２０がサンプリングレート選択手段を構成する。そし
て、シフトレジスタ２、出力バッファ３および入力バッ
ファ４がデータ入出力手段を構成する。
【００２１】次に図２および図３を用いて８の倍数と６
の倍数のサンプリング信号を切り換える場合の選択回路
２０の動作について説明する。図２には図１の選択回路
２０の一例として、６分周と８分周で切り換え可能な回
路の論理回路図を示した。図２において、２０１〜２０
３はＤ型フリップフロップ、２０４はＡＮＤゲート、２
０５と２０７はＮＯＲゲート、２０６はインバータであ
る。また信号Ａはボーレートを切り換えるためのサンプ
リングレート選択信号ＳＥＬ、信号Ｂはボーレートジェ
ネレータ１より入力されるサンプリング信号であり、信
号Ｂバーはその反転信号、信号Ｃはリセット信号であ
り、信号Ｄはシフトレジスタ２へ供給されるサンプリン
グ信号１９である。また、図３には図２の回路の６分周
時と８分周時の各信号のタイミングチャートを示した。
の倍数のサンプリング信号を切り換える場合の選択回路
２０の動作について説明する。図２には図１の選択回路
２０の一例として、６分周と８分周で切り換え可能な回
路の論理回路図を示した。図２において、２０１〜２０
３はＤ型フリップフロップ、２０４はＡＮＤゲート、２
０５と２０７はＮＯＲゲート、２０６はインバータであ
る。また信号Ａはボーレートを切り換えるためのサンプ
リングレート選択信号ＳＥＬ、信号Ｂはボーレートジェ
ネレータ１より入力されるサンプリング信号であり、信
号Ｂバーはその反転信号、信号Ｃはリセット信号であ
り、信号Ｄはシフトレジスタ２へ供給されるサンプリン
グ信号１９である。また、図３には図２の回路の６分周
時と８分周時の各信号のタイミングチャートを示した。
【００２２】次に図２および図３に従って選択回路２０
の６分周時と８分周時の動作を説明する。まず６分周
時、８分周時共通ですが、リセット信号Ｃがリセット解
除後“Ｌ"レベルから“Ｈ"レベルになり、クロック信号
Ｂが一定周期で入力されている状態が前提としてある。
この状態で、サンプリングレート選択信号Ａを“Ｌ"レ
ベルに固定することで６分周のサンプリング信号が得ら
れる。まず、信号Ｅを生成しているロジック部は、信号
Ａの入力が“Ｌ"レベルに固定されることにより、信号
Ｇと信号Ｆにより可変となり、信号ＧとＦが共に“Ｌ"
レベルの時にのみ信号Ｅは“Ｌ"レベルとなる。このた
め、信号Ｅはクロック周期で１周期目と４周期目が
“Ｌ"レベルとなり、他のクロック周期は“Ｈ"レベルに
なる。信号Ｆはクロック信号Ｂが“Ｈ"レベルから“Ｌ"
レベルに変化した時に信号Ｇが“Ｈ"レベルであれば
“Ｈ"レベルになり、また信号Ｇが“Ｌ"レベルであれば
“Ｌ"レベルへセットされるので、信号Ｆはクロック周
期で３周期目と６周期目で“Ｈ"レベルとなる。次に、
信号Ｇはリセット時は“Ｈ"レベルに固定されるが、リ
セット解除後は、信号Ｅの状態によってクロック信号Ｂ
が“Ｈ"レベルから“Ｌ"レベルへ変化した時に信号Ｆと
同じ様にセットされ、従って、クロック周期で２周期目
と５周期目が“Ｈ"レベルとなる信号が得られる。次に
信号Ｈは、信号Ｆが“Ｈ"レベルから“Ｌ"レベルへ変化
すると状態が反転する信号なので(Ｄ型フリップフロッ
プ２０３は信号Ｆの１／２分周回路)、図の様に１周期
目から３周期目が“Ｈ"レベルとなる。最後にサンプリ
ング信号１９である出力信号Ｄは、信号Ｇと反転信号Ｆ
バーと信号Ｈが入力されたＮＯＲ回路２０７の出力信号
であり、３つの入力全てが“Ｌ"レベルの時のみ“Ｈ"レ
ベルとなる。従ってクロック周期で６周期目のみ“Ｈ"
レベルとなり、クロック信号Ｂの６回に１回、“Ｈ"レ
ベルとなるサンプリング信号となる。
の６分周時と８分周時の動作を説明する。まず６分周
時、８分周時共通ですが、リセット信号Ｃがリセット解
除後“Ｌ"レベルから“Ｈ"レベルになり、クロック信号
Ｂが一定周期で入力されている状態が前提としてある。
この状態で、サンプリングレート選択信号Ａを“Ｌ"レ
ベルに固定することで６分周のサンプリング信号が得ら
れる。まず、信号Ｅを生成しているロジック部は、信号
Ａの入力が“Ｌ"レベルに固定されることにより、信号
Ｇと信号Ｆにより可変となり、信号ＧとＦが共に“Ｌ"
レベルの時にのみ信号Ｅは“Ｌ"レベルとなる。このた
め、信号Ｅはクロック周期で１周期目と４周期目が
“Ｌ"レベルとなり、他のクロック周期は“Ｈ"レベルに
なる。信号Ｆはクロック信号Ｂが“Ｈ"レベルから“Ｌ"
レベルに変化した時に信号Ｇが“Ｈ"レベルであれば
“Ｈ"レベルになり、また信号Ｇが“Ｌ"レベルであれば
“Ｌ"レベルへセットされるので、信号Ｆはクロック周
期で３周期目と６周期目で“Ｈ"レベルとなる。次に、
信号Ｇはリセット時は“Ｈ"レベルに固定されるが、リ
セット解除後は、信号Ｅの状態によってクロック信号Ｂ
が“Ｈ"レベルから“Ｌ"レベルへ変化した時に信号Ｆと
同じ様にセットされ、従って、クロック周期で２周期目
と５周期目が“Ｈ"レベルとなる信号が得られる。次に
信号Ｈは、信号Ｆが“Ｈ"レベルから“Ｌ"レベルへ変化
すると状態が反転する信号なので(Ｄ型フリップフロッ
プ２０３は信号Ｆの１／２分周回路)、図の様に１周期
目から３周期目が“Ｈ"レベルとなる。最後にサンプリ
ング信号１９である出力信号Ｄは、信号Ｇと反転信号Ｆ
バーと信号Ｈが入力されたＮＯＲ回路２０７の出力信号
であり、３つの入力全てが“Ｌ"レベルの時のみ“Ｈ"レ
ベルとなる。従ってクロック周期で６周期目のみ“Ｈ"
レベルとなり、クロック信号Ｂの６回に１回、“Ｈ"レ
ベルとなるサンプリング信号となる。
【００２３】次に、８分周時では、信号Ｅを生成するロ
ジック部ではサンプリングレート選択信号Ａが“Ｈ"レ
ベルに固定されることにより、信号Ｅは信号Ｆと同じ信
号になる。信号Ｆ、Ｇ、Ｈの各信号の生成条件は６分周
時と同一であるが、信号Ｆは信号Ｇの状態によって変化
し、クロック周期で３、４周期(信号Ｅ、Ｆ)と５、６周
期目(信号Ｇ)が“Ｈ"レベルとなる信号が得られる。そ
の信号Ｆが、信号Ｅとして信号Ｇを生成しているＤ型フ
リップフロップ２０２へ入力され、信号Ｇは２、３周期
目と６、７周期目が“Ｈ"レベルとなる信号になりま
す。信号ＨはＤ型フリップフロップ２０３により信号Ｆ
を１／２分周した信号なので１〜４周期目が“Ｈ"レベ
ルとなる。これによりサンプリング信号１９となる信号
Ｄの出力は、信号Ｇと反転信号Ｆバーと信号Ｈが全て
“Ｌ"レベルとなるタイミングで“Ｈ"レベルとなるの
で、クロック周期で８周期目のみ“Ｈ"レベルとなるタ
イミング信号が得られる。以上のようにしてそれぞれ得
られたサンプリング信号１９(信号Ｄ)をシフトレジスタ
２へ供給し、シフトレジスタ２はこのタイミングで動作
して外部とのデータの授受を行う。
ジック部ではサンプリングレート選択信号Ａが“Ｈ"レ
ベルに固定されることにより、信号Ｅは信号Ｆと同じ信
号になる。信号Ｆ、Ｇ、Ｈの各信号の生成条件は６分周
時と同一であるが、信号Ｆは信号Ｇの状態によって変化
し、クロック周期で３、４周期(信号Ｅ、Ｆ)と５、６周
期目(信号Ｇ)が“Ｈ"レベルとなる信号が得られる。そ
の信号Ｆが、信号Ｅとして信号Ｇを生成しているＤ型フ
リップフロップ２０２へ入力され、信号Ｇは２、３周期
目と６、７周期目が“Ｈ"レベルとなる信号になりま
す。信号ＨはＤ型フリップフロップ２０３により信号Ｆ
を１／２分周した信号なので１〜４周期目が“Ｈ"レベ
ルとなる。これによりサンプリング信号１９となる信号
Ｄの出力は、信号Ｇと反転信号Ｆバーと信号Ｈが全て
“Ｌ"レベルとなるタイミングで“Ｈ"レベルとなるの
で、クロック周期で８周期目のみ“Ｈ"レベルとなるタ
イミング信号が得られる。以上のようにしてそれぞれ得
られたサンプリング信号１９(信号Ｄ)をシフトレジスタ
２へ供給し、シフトレジスタ２はこのタイミングで動作
して外部とのデータの授受を行う。
【００２４】実施例２．図４はこの発明の第２発明によ
るマイクロコンピュータの一実施例を示す機能ブロック
図である。このマイクロコンピュータ４０ａでは１ビッ
トで構成されるサンプリングレート選択レジスタ２１お
よびサンプリングレート選択回路２０ａを設け、選択レ
ジスタ２１は２種類の異なる倍数のサンプリングレート
を切り換える制御信号を記憶しておくために用いる。２
種類の異なる倍数のサンプリングレートの切り換えは選
択レジスタ２１で行い、同じ倍数のサンプリングレート
におけるボーレートの変更はボーレート設定レジスタ６
に設定される値で行う。マイクロコンピュータが外部と
シリアルでデータの授受を行い処理を行っている時、ボ
ーレートを変更する際、他の倍数のサンプリングレート
に切り換える必要が発生した場合、ＣＰＵ７は選択レジ
スタ２１の値を変更しサンプリングレート選択回路２０
ａへ供給する制御信号を切り換える。これにより、ボー
レートジェネレータ１ａから供給されるサンプリング信
号を選択回路２０ａで制御しシフトレジスタ２へ供給す
るサンプリング信号１９のサンプリングレートを切り換
える。例えば、選択回路２０ａで１６の倍数と１２の倍
数を切り換えることができ、選択レジスタ２１の値を
“０"にセットすると１６の倍数、“１"にセットすると
１２の倍数とした場合、クロック信号ＣＬＫの５１２分
周のボーレートでデータ授受を行う場合には、選択レジ
スタ２１に“０"をセットし、ボーレート設定レジスタ
６に“３２"を設定することで行う。これにより、ボー
レートジェネレータ１ａの分周値は“３２"、選択回路
２０ａの分周値は“１６"となり、その積である５１２
分周が実現される。次にクロック信号ＣＬＫの３７２分
周のボーレートでデータ授受を行う場合は、選択レジス
タ２１に“１"をセットしボーレート設定レジスタ６に
“３１"を設定することで行うことができる。これによ
り、ボーレートジェネレータ１ａの分周値は“３１"、
選択回路２０ａの分周値は“１２"となり、その積であ
る３７２分周が実現される。これらの設定はＣＰＵによ
って行われる。なお、ＲＯＭ８およびＲＡＭ９がメモリ
手段を構成する。また、ＵＡＲＴのサンプリング信号発
生手段がボーレートジェネレータ１ａから構成され、サ
ンプリングレート選択手段が選択回路２０ａから構成さ
れ、データ入出力手段がシフトレジスタ２、出力バッフ
ァ３および入力バッファ４から構成される。また、ボー
レート設定レジスタ６、選択レジスタ２１がそれぞれ第
１、第２レジスタを構成する。
るマイクロコンピュータの一実施例を示す機能ブロック
図である。このマイクロコンピュータ４０ａでは１ビッ
トで構成されるサンプリングレート選択レジスタ２１お
よびサンプリングレート選択回路２０ａを設け、選択レ
ジスタ２１は２種類の異なる倍数のサンプリングレート
を切り換える制御信号を記憶しておくために用いる。２
種類の異なる倍数のサンプリングレートの切り換えは選
択レジスタ２１で行い、同じ倍数のサンプリングレート
におけるボーレートの変更はボーレート設定レジスタ６
に設定される値で行う。マイクロコンピュータが外部と
シリアルでデータの授受を行い処理を行っている時、ボ
ーレートを変更する際、他の倍数のサンプリングレート
に切り換える必要が発生した場合、ＣＰＵ７は選択レジ
スタ２１の値を変更しサンプリングレート選択回路２０
ａへ供給する制御信号を切り換える。これにより、ボー
レートジェネレータ１ａから供給されるサンプリング信
号を選択回路２０ａで制御しシフトレジスタ２へ供給す
るサンプリング信号１９のサンプリングレートを切り換
える。例えば、選択回路２０ａで１６の倍数と１２の倍
数を切り換えることができ、選択レジスタ２１の値を
“０"にセットすると１６の倍数、“１"にセットすると
１２の倍数とした場合、クロック信号ＣＬＫの５１２分
周のボーレートでデータ授受を行う場合には、選択レジ
スタ２１に“０"をセットし、ボーレート設定レジスタ
６に“３２"を設定することで行う。これにより、ボー
レートジェネレータ１ａの分周値は“３２"、選択回路
２０ａの分周値は“１６"となり、その積である５１２
分周が実現される。次にクロック信号ＣＬＫの３７２分
周のボーレートでデータ授受を行う場合は、選択レジス
タ２１に“１"をセットしボーレート設定レジスタ６に
“３１"を設定することで行うことができる。これによ
り、ボーレートジェネレータ１ａの分周値は“３１"、
選択回路２０ａの分周値は“１２"となり、その積であ
る３７２分周が実現される。これらの設定はＣＰＵによ
って行われる。なお、ＲＯＭ８およびＲＡＭ９がメモリ
手段を構成する。また、ＵＡＲＴのサンプリング信号発
生手段がボーレートジェネレータ１ａから構成され、サ
ンプリングレート選択手段が選択回路２０ａから構成さ
れ、データ入出力手段がシフトレジスタ２、出力バッフ
ァ３および入力バッファ４から構成される。また、ボー
レート設定レジスタ６、選択レジスタ２１がそれぞれ第
１、第２レジスタを構成する。
【００２５】図５には図４の選択回路２０ａの一例とし
て、１２分周と１６分周で切り換え可能な回路の論理回
路図を示した。この回路は図２に示した６分周と８分周
の切り換え回路の前段に２分周を行うＤフリップフロッ
プ２０８を追加したものである。またクロック信号ＣＬ
Ｋは信号Ｘになっている。図６にはクロック信号Ｘに対
して信号Ｂが２分周される動作のタイミングチャートを
示した。この動作を簡単に説明すると、まずリセット信
号Ｃがリセット解除の状態になると、信号Ｂは“Ｌ"レ
ベルに、反転信号Ｂバーは“Ｈ"レベルにリセットされ
る。リセット解除後、クロック信号Ｘが“Ｈ"レベルか
ら“Ｌ"レベルに変化するたびに、反転信号Ｂバーの値
が信号Ｂの値にセットされる。信号Ｂと信号Ｂバーは互
いに反転信号なので、クロック信号Ｘが“Ｈ"レベルか
ら“Ｌ"レベルに変化するたびに、信号Ｂの値が反転し
て２分周された信号が得られる。以降の回路の動作は図
２のものと同じであり、その説明を省略する。
て、１２分周と１６分周で切り換え可能な回路の論理回
路図を示した。この回路は図２に示した６分周と８分周
の切り換え回路の前段に２分周を行うＤフリップフロッ
プ２０８を追加したものである。またクロック信号ＣＬ
Ｋは信号Ｘになっている。図６にはクロック信号Ｘに対
して信号Ｂが２分周される動作のタイミングチャートを
示した。この動作を簡単に説明すると、まずリセット信
号Ｃがリセット解除の状態になると、信号Ｂは“Ｌ"レ
ベルに、反転信号Ｂバーは“Ｈ"レベルにリセットされ
る。リセット解除後、クロック信号Ｘが“Ｈ"レベルか
ら“Ｌ"レベルに変化するたびに、反転信号Ｂバーの値
が信号Ｂの値にセットされる。信号Ｂと信号Ｂバーは互
いに反転信号なので、クロック信号Ｘが“Ｈ"レベルか
ら“Ｌ"レベルに変化するたびに、信号Ｂの値が反転し
て２分周された信号が得られる。以降の回路の動作は図
２のものと同じであり、その説明を省略する。
【００２６】なお、上記実施例では２種類のサンプリン
グレートを選択する選択レジスタ２１を２種類の状態を
切り換えるために１ビットで構成されるレジスタとした
が、２ビット以上のレジスタで構成されていてもよい。
グレートを選択する選択レジスタ２１を２種類の状態を
切り換えるために１ビットで構成されるレジスタとした
が、２ビット以上のレジスタで構成されていてもよい。
【００２７】実施例３．図４には２種類の数の倍数のサ
ンプリングレートを選択するマイクロコンピュータを示
したが以下に任意の数の倍数のサンプリングレートが得
られマイクロコンピュータについて説明する。図７はこ
の発明の第２発明によるマイクロコンピュータの他の実
施例を示す機能ブロック図である。この実施例のマイク
ロコンピュータ４０ｂには、８ビットで構成されるサン
プリングレート設定レジスタ２３と、任意の数の倍数の
サンプリング信号を生成できるサンプリング信号生成回
路２２が設けられている。サンプリングレート設定レジ
スタ２３は従来から使用されている８ビットのレジスタ
で構成される。またサンプリング信号生成回路２２も周
波数ｆの信号をｎ分周する分周回路で構成すればよい。
このような周波数ｆの信号をｎ分周する分周回路は、例
えば「実用電子回路ハンドブック(２)」、第８版、第１
００〜１０７頁、ＣＱ出版株式会社発行、に開示されて
いる。サンプリングレートの倍数の設定はサンプリング
レート設定レジスタ２３で行い、設定された倍数におけ
るボーレートの変更はボーレート設定レジスタ６で行
う。例えば、８の倍数のサンプリングレートでデータの
授受を行う場合は、サンプリングレート設定レジスタ２
３に“８"の値を設定することで、その値を生成回路２
２へ供給する。ボーレートジェネレータ１ａではボーレ
ート設定レジスタ６に設定された値でクロック信号ＣＬ
Ｋ信号を分周したサンプリング信号を発生し、生成回路
２２ではこの分周されたサンプリング信号を設定レジス
タ２３から供給された“８"の値でさらに分周した８の
倍数のサンプリング信号を生成し、これをシフトレジス
タ２へ供給する。また、ボーレートをクロック信号ＣＬ
Ｋの周波数の３の倍数に設定する必要が発生した時は、
サンプリングレート設定レジスタ２３に“３"の値を設
定することで３の倍数のボーレートを実現できることに
なる。以上のようにサンプリングレート設定レジスタ２
３に実現したい倍数の値を設定することで任意の数の倍
数のボーレートを実現できる。なお、この実施例ではサ
ンプリングレート選択手段がサンプリング信号生成回路
２２から構成され、サンプリングレート設定レジスタ２
３が第２レジスタを構成する。
ンプリングレートを選択するマイクロコンピュータを示
したが以下に任意の数の倍数のサンプリングレートが得
られマイクロコンピュータについて説明する。図７はこ
の発明の第２発明によるマイクロコンピュータの他の実
施例を示す機能ブロック図である。この実施例のマイク
ロコンピュータ４０ｂには、８ビットで構成されるサン
プリングレート設定レジスタ２３と、任意の数の倍数の
サンプリング信号を生成できるサンプリング信号生成回
路２２が設けられている。サンプリングレート設定レジ
スタ２３は従来から使用されている８ビットのレジスタ
で構成される。またサンプリング信号生成回路２２も周
波数ｆの信号をｎ分周する分周回路で構成すればよい。
このような周波数ｆの信号をｎ分周する分周回路は、例
えば「実用電子回路ハンドブック(２)」、第８版、第１
００〜１０７頁、ＣＱ出版株式会社発行、に開示されて
いる。サンプリングレートの倍数の設定はサンプリング
レート設定レジスタ２３で行い、設定された倍数におけ
るボーレートの変更はボーレート設定レジスタ６で行
う。例えば、８の倍数のサンプリングレートでデータの
授受を行う場合は、サンプリングレート設定レジスタ２
３に“８"の値を設定することで、その値を生成回路２
２へ供給する。ボーレートジェネレータ１ａではボーレ
ート設定レジスタ６に設定された値でクロック信号ＣＬ
Ｋ信号を分周したサンプリング信号を発生し、生成回路
２２ではこの分周されたサンプリング信号を設定レジス
タ２３から供給された“８"の値でさらに分周した８の
倍数のサンプリング信号を生成し、これをシフトレジス
タ２へ供給する。また、ボーレートをクロック信号ＣＬ
Ｋの周波数の３の倍数に設定する必要が発生した時は、
サンプリングレート設定レジスタ２３に“３"の値を設
定することで３の倍数のボーレートを実現できることに
なる。以上のようにサンプリングレート設定レジスタ２
３に実現したい倍数の値を設定することで任意の数の倍
数のボーレートを実現できる。なお、この実施例ではサ
ンプリングレート選択手段がサンプリング信号生成回路
２２から構成され、サンプリングレート設定レジスタ２
３が第２レジスタを構成する。
【００２８】実施例４．図８はこの発明の第３発明によ
るＩＣカードの一実施例を示す機能ブロック図である。
図において、６０ａはＩＣカード、７はＣＰＵ、８はＲ
ＯＭ、９はＲＡＭ、１４はＥＥＰＲＯＭ、３１ａはＵＡ
ＲＴ、２４はサンプリングレート切換え回路、５はバス
である。サンプリングレート切換え回路２４は例えば図
４に示したマイクロコンピュータの選択レジスタ２１お
よび選択回路２０ａと同じ構成のものを含む。ＣＰＵ７
は入出力端子Ｉ／０を介して外部とシリアルでデータの
授受を行いながらＲＯＭ８に格納されている処理プログ
ラムに従い処理を行い、一時記憶が必要なデータはＲＡ
Ｍ９へ、常時格納が必要なデータ、例えばカードの属性
情報、処理結果等はＥＥＰＲＯＭ１４へ格納する。また
ＣＰＵ７からの制御によって２種類の異なる倍数のサン
プリングレートを切り換える切換え回路２４を内蔵する
ことにより、ＣＰＵ７は入出力端子Ｉ／Ｏを介して外部
とデータの授受を行いながら処理を実行中、ボーレート
変更に伴いサンプリングレートを切り換える必要が発生
したときにはＣＰＵ７がサンプリングレート切換え回路
２４に制御信号を出し、切換え回路２４は制御信号をラ
ッチし、要求のあった倍数のサンプリング信号を得るた
めにクロック信号を異なる２種類の分周値のいずれか一
方の分周値で分周してＵＡＲＴ３１ａに供給し、これに
よりサンプリングレートを切り換えて外部とのデータの
授受を実現する。
るＩＣカードの一実施例を示す機能ブロック図である。
図において、６０ａはＩＣカード、７はＣＰＵ、８はＲ
ＯＭ、９はＲＡＭ、１４はＥＥＰＲＯＭ、３１ａはＵＡ
ＲＴ、２４はサンプリングレート切換え回路、５はバス
である。サンプリングレート切換え回路２４は例えば図
４に示したマイクロコンピュータの選択レジスタ２１お
よび選択回路２０ａと同じ構成のものを含む。ＣＰＵ７
は入出力端子Ｉ／０を介して外部とシリアルでデータの
授受を行いながらＲＯＭ８に格納されている処理プログ
ラムに従い処理を行い、一時記憶が必要なデータはＲＡ
Ｍ９へ、常時格納が必要なデータ、例えばカードの属性
情報、処理結果等はＥＥＰＲＯＭ１４へ格納する。また
ＣＰＵ７からの制御によって２種類の異なる倍数のサン
プリングレートを切り換える切換え回路２４を内蔵する
ことにより、ＣＰＵ７は入出力端子Ｉ／Ｏを介して外部
とデータの授受を行いながら処理を実行中、ボーレート
変更に伴いサンプリングレートを切り換える必要が発生
したときにはＣＰＵ７がサンプリングレート切換え回路
２４に制御信号を出し、切換え回路２４は制御信号をラ
ッチし、要求のあった倍数のサンプリング信号を得るた
めにクロック信号を異なる２種類の分周値のいずれか一
方の分周値で分周してＵＡＲＴ３１ａに供給し、これに
よりサンプリングレートを切り換えて外部とのデータの
授受を実現する。
【００２９】なお、上記実施例では、サンプリングレー
トを切り換える制御信号のラッチを切換え回路２４で行
う例を示したが、ＩＣカード６０ａ内部には不揮発性の
ＥＥＰＲＯＭ１４があるので、サンプリングレート切換
え制御信号の格納用にＥＥＰＲＯＭ１４内のある番地
(図７に破線１４ａで示す)を予め決めておき、外部とデ
ータの授受を行う際は、ＥＥＰＲＯＭ１４内の上記番地
からサンプリングレートに関する情報を読み出し、これ
に基づいてサンプリング信号を生成してもよい。この場
合ＣＰＵ７は、サンプリングレートを切り換える時はＥ
ＥＰＲＯＭ１４の上記番地の値を書き換えることにな
る。このようにすることで、サンプリングレート切換え
回路２４中の選択レジスタ２１(図４参照)は不要とな
り、切換え回路のハードの負荷を減らすことができる。
トを切り換える制御信号のラッチを切換え回路２４で行
う例を示したが、ＩＣカード６０ａ内部には不揮発性の
ＥＥＰＲＯＭ１４があるので、サンプリングレート切換
え制御信号の格納用にＥＥＰＲＯＭ１４内のある番地
(図７に破線１４ａで示す)を予め決めておき、外部とデ
ータの授受を行う際は、ＥＥＰＲＯＭ１４内の上記番地
からサンプリングレートに関する情報を読み出し、これ
に基づいてサンプリング信号を生成してもよい。この場
合ＣＰＵ７は、サンプリングレートを切り換える時はＥ
ＥＰＲＯＭ１４の上記番地の値を書き換えることにな
る。このようにすることで、サンプリングレート切換え
回路２４中の選択レジスタ２１(図４参照)は不要とな
り、切換え回路のハードの負荷を減らすことができる。
【００３０】実施例５．図９はこの発明の第４発明によ
るリーダライタの一実施例を示す機能ブロック図であ
る。リーダライタ７０はコンピュータ等で構成される中
央情報処理システムと通信回線(共に図示せず)等を介し
て接続されると共に、外部媒体であるＩＣカードとのデ
ータの授受を制御する。システムとのデータの授受は通
信制御回路２５を介して行い、システムからの指示をＣ
ＰＵ７が処理し、これに基づいてＵＡＲＴ３１ａを介し
てＩＣカードとのデータの授受の制御を行う。このよう
に構成されるリーダライタ７０に、２種類の異なる倍数
のサンプリングレートを切り換えるサンプリングレート
切換え回路２４を設けた。この切換え回路２４は図８の
ＩＣカード６０ａのものと同じ構成である。そして、シ
ステムからのサンプリングレート切り換え指示は通信制
御回路２５を介してＣＰＵ７で読み取られ、ＣＰＵ７は
サンプリングレート切換え回路２４に制御信号を出す。
切り換え回路２４は制御信号をラッチしこの制御信号に
従って異なる２種類の分周値のいずれかの分周値でクロ
ック信号を分周してＵＡＲＴ３１ａに供給する。なお、
クロック信号もシステムから送られてくる。リーダライ
タ７０では全て通信制御回路２５を介してシステムから
の制御でサンプリングレートの切り換えを行う。
るリーダライタの一実施例を示す機能ブロック図であ
る。リーダライタ７０はコンピュータ等で構成される中
央情報処理システムと通信回線(共に図示せず)等を介し
て接続されると共に、外部媒体であるＩＣカードとのデ
ータの授受を制御する。システムとのデータの授受は通
信制御回路２５を介して行い、システムからの指示をＣ
ＰＵ７が処理し、これに基づいてＵＡＲＴ３１ａを介し
てＩＣカードとのデータの授受の制御を行う。このよう
に構成されるリーダライタ７０に、２種類の異なる倍数
のサンプリングレートを切り換えるサンプリングレート
切換え回路２４を設けた。この切換え回路２４は図８の
ＩＣカード６０ａのものと同じ構成である。そして、シ
ステムからのサンプリングレート切り換え指示は通信制
御回路２５を介してＣＰＵ７で読み取られ、ＣＰＵ７は
サンプリングレート切換え回路２４に制御信号を出す。
切り換え回路２４は制御信号をラッチしこの制御信号に
従って異なる２種類の分周値のいずれかの分周値でクロ
ック信号を分周してＵＡＲＴ３１ａに供給する。なお、
クロック信号もシステムから送られてくる。リーダライ
タ７０では全て通信制御回路２５を介してシステムから
の制御でサンプリングレートの切り換えを行う。
【００３１】実施例６．図１０はこの発明の第５発明に
よるＩＣカードシステムの一実施例を示すシステム構成
図である。また、図１１には図１０のシステムの動作フ
ローチャート図を示した。ＩＣカードシステムに２種類
の異なる倍数のサンプリングレートでのボーレートが存
在する時、ＩＣカード６０ａおよびシステム部５０ａの
双方にサンプリングレート切換え回路２４を内蔵し、必
要に応じサンプリングレートを切り換えてデータの授受
を行うシステムである。図１１に従ってＩＣカードシス
テムの動作を説明すると、まず初めにシステム部５０ａ
側にＩＣカード６０ａがセットされる(ステップＳ１)。
次にＩＣカード６０ａへ電源電圧ＶＤＤ、グランド電圧
ＧＮＤ、リセット信号ＲＳＴおよびクロック信号ＣＬＫ
の各信号が供給され(ステップ２)、次にＩＣカード６０
ａよりシステム部５０ａへカードの属性情報等を含むカ
ード情報が送信される(ステップＳ３)。次にこの属性情
報に基づいてシステム部５０ａあるいはＩＣカード６０
ａのどうちらか一方より相手方へ必要に応じボーレート
変更指示を送信する(ステップＳ４)。そして双方で新し
いボーレートへ変更し処理の実行を開始する(ステップ
Ｓ５、Ｓ６)。たとえば、３.５７１２ＭＨｚを３７２分
周で９６００ｂｐｓを実現する方式と、４.９１５２Ｍ
Ｈｚを５１２分周で９６００ｂｐｓを実現する方式の２
種類が存在しており、初期設定ボーレートとして３.５
７１２ＭＨｚを３７２分周して９６００ｂｐｓが設定さ
れているシステムの場合、まず初めにシステム部５０ａ
へのカード情報の送信は初期設定ボーレートで行う。そ
の際、システム部５０ａに送信するカード情報の中に
４.９１５２ＭＨｚを５１２分周して９６００ｂｐｓで
のデータの授受が可能であるという情報もシステム部５
０ａ側へ送り、システム部５０ａがその情報に基づいて
ＩＣカード６０ａにボーレートを変更する指示を出し、
ＩＣカード６０ａおよびシステム部５０ａ双方でボーレ
ートを変更して処理の実行を開始する。
よるＩＣカードシステムの一実施例を示すシステム構成
図である。また、図１１には図１０のシステムの動作フ
ローチャート図を示した。ＩＣカードシステムに２種類
の異なる倍数のサンプリングレートでのボーレートが存
在する時、ＩＣカード６０ａおよびシステム部５０ａの
双方にサンプリングレート切換え回路２４を内蔵し、必
要に応じサンプリングレートを切り換えてデータの授受
を行うシステムである。図１１に従ってＩＣカードシス
テムの動作を説明すると、まず初めにシステム部５０ａ
側にＩＣカード６０ａがセットされる(ステップＳ１)。
次にＩＣカード６０ａへ電源電圧ＶＤＤ、グランド電圧
ＧＮＤ、リセット信号ＲＳＴおよびクロック信号ＣＬＫ
の各信号が供給され(ステップ２)、次にＩＣカード６０
ａよりシステム部５０ａへカードの属性情報等を含むカ
ード情報が送信される(ステップＳ３)。次にこの属性情
報に基づいてシステム部５０ａあるいはＩＣカード６０
ａのどうちらか一方より相手方へ必要に応じボーレート
変更指示を送信する(ステップＳ４)。そして双方で新し
いボーレートへ変更し処理の実行を開始する(ステップ
Ｓ５、Ｓ６)。たとえば、３.５７１２ＭＨｚを３７２分
周で９６００ｂｐｓを実現する方式と、４.９１５２Ｍ
Ｈｚを５１２分周で９６００ｂｐｓを実現する方式の２
種類が存在しており、初期設定ボーレートとして３.５
７１２ＭＨｚを３７２分周して９６００ｂｐｓが設定さ
れているシステムの場合、まず初めにシステム部５０ａ
へのカード情報の送信は初期設定ボーレートで行う。そ
の際、システム部５０ａに送信するカード情報の中に
４.９１５２ＭＨｚを５１２分周して９６００ｂｐｓで
のデータの授受が可能であるという情報もシステム部５
０ａ側へ送り、システム部５０ａがその情報に基づいて
ＩＣカード６０ａにボーレートを変更する指示を出し、
ＩＣカード６０ａおよびシステム部５０ａ双方でボーレ
ートを変更して処理の実行を開始する。
【００３２】なお、上記実施例では、システム部へカー
ド情報を送信した後、ボーレートを変更して処理を実行
する例を示したが、初期設定ボーレートで処理を実行
し、一定の処理実行後、ボーレートを変更する必要が発
生した時に必要に応じボーレートを変更してもよい。
ド情報を送信した後、ボーレートを変更して処理を実行
する例を示したが、初期設定ボーレートで処理を実行
し、一定の処理実行後、ボーレートを変更する必要が発
生した時に必要に応じボーレートを変更してもよい。
【００３３】実施例７．図１２はこの発明の第５発明に
よるＩＣカードシステムの他の実施例を示すシステム構
成図である。また、図１３には図１２のシステムの動作
フローチャート図を示した。この実施例はシステム部側
に２種類のシステム部が存在し、それぞれのシステム部
５０が異なる倍数のボーレートでデータの授受を行うシ
ステムであり、１枚のＩＣカード６０ａで２種類のシス
テム部５０に対応する場合の例である。ＩＣカード６０
ａにサンプリングレート切換え回路２４を内蔵し、シス
テムに応じサンプリングレートを切り換えてデータの授
受を行うシステムである。このＩＣカードシステムの動
作を図１３に従って説明する。まず初めにシステム部５
０側にＩＣカード６０ａがセットされる(ステップＳ
１)。次にＩＣカードへＶＤＤ、ＧＮＤ、ＲＳＴ、ＣＬ
Ｋの信号が供給され(ステップＳ２)、次にシステム部５
０よりＩＣカード６０ａへボーレート情報を送信する
(ステップＳ３)。ＩＣカード６０ａ側ではボーレート情
報を受信し、その情報に従ってボーレートを変更する必
要がある場合はボーレートを変更するボーレート対応処
理を実施する(ステップＳ４)。次に、システム部５０へ
カード情報が送信される(ステップＳ５)。そして、シス
テム部５０より要求のあったボーレートで処理の実行を
開始する(ステップＳ６)。処理終了後はカードを排出し
処理を終了する(ステップＳ７)。
よるＩＣカードシステムの他の実施例を示すシステム構
成図である。また、図１３には図１２のシステムの動作
フローチャート図を示した。この実施例はシステム部側
に２種類のシステム部が存在し、それぞれのシステム部
５０が異なる倍数のボーレートでデータの授受を行うシ
ステムであり、１枚のＩＣカード６０ａで２種類のシス
テム部５０に対応する場合の例である。ＩＣカード６０
ａにサンプリングレート切換え回路２４を内蔵し、シス
テムに応じサンプリングレートを切り換えてデータの授
受を行うシステムである。このＩＣカードシステムの動
作を図１３に従って説明する。まず初めにシステム部５
０側にＩＣカード６０ａがセットされる(ステップＳ
１)。次にＩＣカードへＶＤＤ、ＧＮＤ、ＲＳＴ、ＣＬ
Ｋの信号が供給され(ステップＳ２)、次にシステム部５
０よりＩＣカード６０ａへボーレート情報を送信する
(ステップＳ３)。ＩＣカード６０ａ側ではボーレート情
報を受信し、その情報に従ってボーレートを変更する必
要がある場合はボーレートを変更するボーレート対応処
理を実施する(ステップＳ４)。次に、システム部５０へ
カード情報が送信される(ステップＳ５)。そして、シス
テム部５０より要求のあったボーレートで処理の実行を
開始する(ステップＳ６)。処理終了後はカードを排出し
処理を終了する(ステップＳ７)。
【００３４】実施例８．図１４はこの発明の第５発明に
よるＩＣカードシステムのさらに別の実施例を示すシス
テム構成図である。また、図１５には図１４のシステム
の動作フローチャート図を示した。この実施例はＩＣカ
ード側に２種類のカードが存在し、それぞれのＩＣカー
ド６０が異なる倍数のボーレートでデータの授受を行
い、１つのシステム部５０ａで２種類のＩＣカード６０
に対応する場合の例である。システム部５０ａ側にサン
プリングレート切換え回路２４を内蔵し、ＩＣカード６
０に応じサンプリングレートを切り換えてデータの授受
を行うシステムである。このＩＣカードシステムの動作
を図１５に従って説明する。まず初めにシステム５０ａ
側にＩＣカード６０がセットされる(ステップＳ１)。次
にＩＣカード６０へＶＤＤ、ＧＮＤ、ＲＳＴ、ＣＬＫの
信号が供給され(ステップＳ２)、次にＩＣカード６０よ
りシステム部５０ａへボーレート情報を送信する(ステ
ップＳ３)。システム部５０側ではボーレート情報を受
信し、その情報に従ってボーレートを変更する必要があ
る場合はボーレートを変更するボーレート対応処理を実
施する(ステップＳ４)。次に、システム部５０へその他
のカード情報が送信される(ステップＳ５)。そして、Ｉ
Ｃカードより要求のあったボーレートで処理の実行を開
始する(ステップＳ６)。処理終了後はカードを排出し処
理を終了する(ステップＳ７)。
よるＩＣカードシステムのさらに別の実施例を示すシス
テム構成図である。また、図１５には図１４のシステム
の動作フローチャート図を示した。この実施例はＩＣカ
ード側に２種類のカードが存在し、それぞれのＩＣカー
ド６０が異なる倍数のボーレートでデータの授受を行
い、１つのシステム部５０ａで２種類のＩＣカード６０
に対応する場合の例である。システム部５０ａ側にサン
プリングレート切換え回路２４を内蔵し、ＩＣカード６
０に応じサンプリングレートを切り換えてデータの授受
を行うシステムである。このＩＣカードシステムの動作
を図１５に従って説明する。まず初めにシステム５０ａ
側にＩＣカード６０がセットされる(ステップＳ１)。次
にＩＣカード６０へＶＤＤ、ＧＮＤ、ＲＳＴ、ＣＬＫの
信号が供給され(ステップＳ２)、次にＩＣカード６０よ
りシステム部５０ａへボーレート情報を送信する(ステ
ップＳ３)。システム部５０側ではボーレート情報を受
信し、その情報に従ってボーレートを変更する必要があ
る場合はボーレートを変更するボーレート対応処理を実
施する(ステップＳ４)。次に、システム部５０へその他
のカード情報が送信される(ステップＳ５)。そして、Ｉ
Ｃカードより要求のあったボーレートで処理の実行を開
始する(ステップＳ６)。処理終了後はカードを排出し処
理を終了する(ステップＳ７)。
【００３５】実施例９．図１６はこの発明の第３発明に
よるＩＣカードの他の実施例を示す機能ブロック図であ
る。ＣＰＵ７は入出力端子Ｉ／０を介して外部とシリア
ルでデータの授受を行いながらＲＯＭ８に格納されてい
る処理プログラムに従い処理を行い、一時記憶が必要な
データはＲＡＭ９へ、常時格納が必要なデータ例えばカ
ードの属性情報、処理結果等はＥＥＰＲＯＭ１４へ格納
する。そしてこの実施例では、ＣＰＵ７の制御によって
任意の数の倍数のサンプリングレートを設定できるサン
プリングレート設定回路２６を設けた。サンプリングレ
ート設定回路２６は、例えば図７に示したマイクロコン
ピュータ４０ｂのサンプリングレート設定レジスタ２３
およびサンプリング信号生成回路２２と同じものから構
成される。これによりＣＰＵ７は処理実行中、サンプリ
ングレートを任意の値に設定する必要が発生した時に、
サンプリングレート設定回路２６に任意の値を設定す
る。サンプリングレート設定回路２６は設定された値の
サンプリングレートを実現するようにクロック信号を分
周してＵＡＲＴ３１ａに供給し、これにより要求のあっ
たボーレートでのデータの授受を実現する。
よるＩＣカードの他の実施例を示す機能ブロック図であ
る。ＣＰＵ７は入出力端子Ｉ／０を介して外部とシリア
ルでデータの授受を行いながらＲＯＭ８に格納されてい
る処理プログラムに従い処理を行い、一時記憶が必要な
データはＲＡＭ９へ、常時格納が必要なデータ例えばカ
ードの属性情報、処理結果等はＥＥＰＲＯＭ１４へ格納
する。そしてこの実施例では、ＣＰＵ７の制御によって
任意の数の倍数のサンプリングレートを設定できるサン
プリングレート設定回路２６を設けた。サンプリングレ
ート設定回路２６は、例えば図７に示したマイクロコン
ピュータ４０ｂのサンプリングレート設定レジスタ２３
およびサンプリング信号生成回路２２と同じものから構
成される。これによりＣＰＵ７は処理実行中、サンプリ
ングレートを任意の値に設定する必要が発生した時に、
サンプリングレート設定回路２６に任意の値を設定す
る。サンプリングレート設定回路２６は設定された値の
サンプリングレートを実現するようにクロック信号を分
周してＵＡＲＴ３１ａに供給し、これにより要求のあっ
たボーレートでのデータの授受を実現する。
【００３６】実施例１０．図１７はこの発明の第４発明
によるリーダライタの他の実施例を示す機能ブロック図
である。リーダライタ７０ａはコンピュータ等で構成さ
れる中央情報処理システムと通信回線等(共に図示せず)
を介して接続されＩＣカードとのデータの授受を制御す
る。中央情報処理システムとのデータの授受は通信制御
回路２５を介して行い、システムからの指示をＣＰＵ７
が処理する。そしてＣＰＵ７は指示に従ってＵＡＲＴ３
１ａを介してＩＣカードとのデータの授受の制御を行
う。この実施例では以上のように構成されるリーダライ
タに任意の倍数のサンプリングレートに設定できるサン
プリングレート設定回路２６を設けた。設定回路２６は
図１６のものと同じ構成のものである。システムからの
サンプリングレート設定指示は通信制御回路２５を介し
てＣＰＵ７が読み取る。そしてＣＰＵ７はサンプリング
レート設定回路２６に指示を出し、設定回路２６は任意
のサンプリングレートのサンプリング信号が得られるよ
う、指示された分周値でクロック信号ＣＬＫを分周して
ＵＡＲＴ３１ａに供給する。リーダライタ７０ｂでは全
て、通信制御回路２５を介してシステムからの制御でサ
ンプリングレートの設定を行う。
によるリーダライタの他の実施例を示す機能ブロック図
である。リーダライタ７０ａはコンピュータ等で構成さ
れる中央情報処理システムと通信回線等(共に図示せず)
を介して接続されＩＣカードとのデータの授受を制御す
る。中央情報処理システムとのデータの授受は通信制御
回路２５を介して行い、システムからの指示をＣＰＵ７
が処理する。そしてＣＰＵ７は指示に従ってＵＡＲＴ３
１ａを介してＩＣカードとのデータの授受の制御を行
う。この実施例では以上のように構成されるリーダライ
タに任意の倍数のサンプリングレートに設定できるサン
プリングレート設定回路２６を設けた。設定回路２６は
図１６のものと同じ構成のものである。システムからの
サンプリングレート設定指示は通信制御回路２５を介し
てＣＰＵ７が読み取る。そしてＣＰＵ７はサンプリング
レート設定回路２６に指示を出し、設定回路２６は任意
のサンプリングレートのサンプリング信号が得られるよ
う、指示された分周値でクロック信号ＣＬＫを分周して
ＵＡＲＴ３１ａに供給する。リーダライタ７０ｂでは全
て、通信制御回路２５を介してシステムからの制御でサ
ンプリングレートの設定を行う。
【００３７】実施例１１．図１８はこの発明の第５発明
によるＩＣカードシステムのさらに別の実施例を示すシ
ステム構成図である。また、図１９には図１８のシステ
ムの動作フローチャート図を示した。ＩＣカードシステ
ムに異なった数の倍数のボーレートが複数種類存在する
場合、ＩＣカードおよびシステム部の双方にサンプリン
グレート設定回路２６を内蔵し、必要に応じてサンプリ
ングレートを双方で設定してデータの授受を行うシステ
ムである。図１９に従ってＩＣカードシステムの動作を
説明すると、まず初めにシステム部５０ｂ側にＩＣカー
ド６０ｂがセットされる(ステップＳ１)。次にＩＣカー
ド６０ｂへＶＤＤ、ＧＮＤ、ＲＳＴ、ＣＬＫの信号が供
給され(ステップＳ２)、次にＩＣカード６０ｂよりシス
テム部５０ｂへカード情報が送信される(ステップＳ
３)。次にシステム部５０ｂあるいはＩＣカード６０ｂ
のどちらか一方より相手方へ必要に応じボーレート設定
指示を送信する(ステップＳ４)。そして双方で新しいボ
ーレートへ変更して処理の実行を開始する(ステップＳ
５、Ｓ６)。例えば、３種類以上のサンプリングレート
が存在するシステムにおいては、初期設定ボーレートを
設定しておいて、システム部５０ｂへのカード情報送信
は常に初期設定ボーレートで行う。そしてその後はシス
テム部側あるいはＩＣカード側どちらかの要求でサンプ
リングレートの設定を変更してデータの授受を行う。処
理完了後はカードを排出し処理を終了する(ステップＳ
７)。
によるＩＣカードシステムのさらに別の実施例を示すシ
ステム構成図である。また、図１９には図１８のシステ
ムの動作フローチャート図を示した。ＩＣカードシステ
ムに異なった数の倍数のボーレートが複数種類存在する
場合、ＩＣカードおよびシステム部の双方にサンプリン
グレート設定回路２６を内蔵し、必要に応じてサンプリ
ングレートを双方で設定してデータの授受を行うシステ
ムである。図１９に従ってＩＣカードシステムの動作を
説明すると、まず初めにシステム部５０ｂ側にＩＣカー
ド６０ｂがセットされる(ステップＳ１)。次にＩＣカー
ド６０ｂへＶＤＤ、ＧＮＤ、ＲＳＴ、ＣＬＫの信号が供
給され(ステップＳ２)、次にＩＣカード６０ｂよりシス
テム部５０ｂへカード情報が送信される(ステップＳ
３)。次にシステム部５０ｂあるいはＩＣカード６０ｂ
のどちらか一方より相手方へ必要に応じボーレート設定
指示を送信する(ステップＳ４)。そして双方で新しいボ
ーレートへ変更して処理の実行を開始する(ステップＳ
５、Ｓ６)。例えば、３種類以上のサンプリングレート
が存在するシステムにおいては、初期設定ボーレートを
設定しておいて、システム部５０ｂへのカード情報送信
は常に初期設定ボーレートで行う。そしてその後はシス
テム部側あるいはＩＣカード側どちらかの要求でサンプ
リングレートの設定を変更してデータの授受を行う。処
理完了後はカードを排出し処理を終了する(ステップＳ
７)。
【００３８】実施例１２．図２０はこの発明の第５発明
によるＩＣカードシステムのさらに別の実施例を示すシ
ステム構成図である。また、図２１には図２０のシステ
ムの動作フローチャート図を示した。この実施例はシス
テム部側に３種類以上のシステムが存在し、それぞれの
システムが異なる数の倍数のボーレートでデータの授受
を行うシステムである場合、あるいはシステム部の種類
は少ないが多数の種類の数の倍数のサンプリングレート
でのデータ授受を行う必要があるシステムの場合におい
て、１枚のＩＣカードで多くのサンプリングレートを必
要とするシステムに対応する場合の例である。ＩＣカー
ド６０ｂにはサンプリングレート設定回路２６が内蔵さ
れており、システム部５０に応じサンプリングレートを
設定してデータの授受を行うシステムである。図２１に
従ってこのシステムの動作を説明すると、まず初めにシ
ステム部５０側にＩＣカード６０ｂがセットされる(ス
テップＳ１)。次にＩＣカード６０ｂへＶＤＤ、ＧＮ
Ｄ、ＲＳＴ、ＣＬＫの信号が供給される(ステップＳ
２)。次にシステム部５０よりＩＣカード６０ｂへボー
レート情報を送信し(ステップＳ３)、その情報に従って
ボーレートを変更する必要がある場合はサンプリングレ
ートを変更しシステム部５０より要求のあるボーレート
に対応できるボーレート対応処理を実施する(ステップ
Ｓ４)。次に、システム部５０へカード情報が送信され
る(ステップＳ５)。そして新しく設定されたボーレート
で処理の実行を開始する(ステップＳ６)。処理終了後は
カードを排出し処理を終了する(ステップＳ７)。
によるＩＣカードシステムのさらに別の実施例を示すシ
ステム構成図である。また、図２１には図２０のシステ
ムの動作フローチャート図を示した。この実施例はシス
テム部側に３種類以上のシステムが存在し、それぞれの
システムが異なる数の倍数のボーレートでデータの授受
を行うシステムである場合、あるいはシステム部の種類
は少ないが多数の種類の数の倍数のサンプリングレート
でのデータ授受を行う必要があるシステムの場合におい
て、１枚のＩＣカードで多くのサンプリングレートを必
要とするシステムに対応する場合の例である。ＩＣカー
ド６０ｂにはサンプリングレート設定回路２６が内蔵さ
れており、システム部５０に応じサンプリングレートを
設定してデータの授受を行うシステムである。図２１に
従ってこのシステムの動作を説明すると、まず初めにシ
ステム部５０側にＩＣカード６０ｂがセットされる(ス
テップＳ１)。次にＩＣカード６０ｂへＶＤＤ、ＧＮ
Ｄ、ＲＳＴ、ＣＬＫの信号が供給される(ステップＳ
２)。次にシステム部５０よりＩＣカード６０ｂへボー
レート情報を送信し(ステップＳ３)、その情報に従って
ボーレートを変更する必要がある場合はサンプリングレ
ートを変更しシステム部５０より要求のあるボーレート
に対応できるボーレート対応処理を実施する(ステップ
Ｓ４)。次に、システム部５０へカード情報が送信され
る(ステップＳ５)。そして新しく設定されたボーレート
で処理の実行を開始する(ステップＳ６)。処理終了後は
カードを排出し処理を終了する(ステップＳ７)。
【００３９】実施例１３．図２２はこの発明の第５発明
によるＩＣカードシステムのさらに別の実施例を示すシ
ステム構成図である。また、図２３には図２２のシステ
ムの動作フローチャート図を示した。この実施例はＩＣ
カード側に３種類以上のＩＣカードが存在し、それぞれ
ＩＣカードが異なる数の倍数のボーレートでデータの授
受を行うシステムの場合の例である。１つのシステムで
それぞれ異なる数の倍数のボーレートでデータの授受を
行う複数のＩＣカードに対応するため、システム部５０
ｂにはサンプリングレート設定回路２６が内蔵されてい
る。これによりＩＣカード６０に応じサンプリングレー
トを設定してデータの授受を行うことが可能となる。図
２３に従ってＩＣカードシステムの動作を説明すると、
まず初めにシステム部５０ｂ側にＩＣカード６０がセッ
トされる(ステップＳ１)。次にＩＣカード６０へＶＤ
Ｄ、ＧＮＤ、ＲＳＴ、ＣＬＫの信号が供給される(ステ
ップＳ２)。次にＩＣカード６０よりシステム部５０ｂ
へボーレート情報を送信する(ステップＳ３)。システム
部５０ｂ側ではボーレート情報を受信し、その情報に従
ってボーレートを変更する必要がある場合はサンプリン
グレートを変更しＩＣカード６０より要求のあるボーレ
ートにボーレート対応処理を実施する(ステップＳ４)。
次に、システム部５０ｂ側にその他のカード情報が送信
される(ステップＳ５)。そして新しく設定されたボーレ
ートで処理の実行を開始する(ステップＳ６)。処理終了
後はカードを排出し処理を終了する(ステップＳ７)。
によるＩＣカードシステムのさらに別の実施例を示すシ
ステム構成図である。また、図２３には図２２のシステ
ムの動作フローチャート図を示した。この実施例はＩＣ
カード側に３種類以上のＩＣカードが存在し、それぞれ
ＩＣカードが異なる数の倍数のボーレートでデータの授
受を行うシステムの場合の例である。１つのシステムで
それぞれ異なる数の倍数のボーレートでデータの授受を
行う複数のＩＣカードに対応するため、システム部５０
ｂにはサンプリングレート設定回路２６が内蔵されてい
る。これによりＩＣカード６０に応じサンプリングレー
トを設定してデータの授受を行うことが可能となる。図
２３に従ってＩＣカードシステムの動作を説明すると、
まず初めにシステム部５０ｂ側にＩＣカード６０がセッ
トされる(ステップＳ１)。次にＩＣカード６０へＶＤ
Ｄ、ＧＮＤ、ＲＳＴ、ＣＬＫの信号が供給される(ステ
ップＳ２)。次にＩＣカード６０よりシステム部５０ｂ
へボーレート情報を送信する(ステップＳ３)。システム
部５０ｂ側ではボーレート情報を受信し、その情報に従
ってボーレートを変更する必要がある場合はサンプリン
グレートを変更しＩＣカード６０より要求のあるボーレ
ートにボーレート対応処理を実施する(ステップＳ４)。
次に、システム部５０ｂ側にその他のカード情報が送信
される(ステップＳ５)。そして新しく設定されたボーレ
ートで処理の実行を開始する(ステップＳ６)。処理終了
後はカードを排出し処理を終了する(ステップＳ７)。
【００４０】
【発明の効果】以上のように、第１の発明によれば、Ｕ
ＡＲＴにサンプリングレートを切り換えるための専用の
選択端子を設け、この端子に与える入力によって２種類
のサンプリングレートを切り換えるようにしたので、外
部からの制御で容易にボーレートを切り換えることがで
きる共に、１つのＵＡＲＴで２種類のボーレートに対応
でき、また従来のように必要とするボーレートに対応す
るようにクロック信号ＣＬＫを加工して入力する必要が
ない、汎用性の高いＵＡＲＴが得られる効果がある。
ＡＲＴにサンプリングレートを切り換えるための専用の
選択端子を設け、この端子に与える入力によって２種類
のサンプリングレートを切り換えるようにしたので、外
部からの制御で容易にボーレートを切り換えることがで
きる共に、１つのＵＡＲＴで２種類のボーレートに対応
でき、また従来のように必要とするボーレートに対応す
るようにクロック信号ＣＬＫを加工して入力する必要が
ない、汎用性の高いＵＡＲＴが得られる効果がある。
【００４１】第２の発明によれば、マイクロコンピュー
タ内にサンプリングレート選択レジスタ或はサンプリン
グレート設定レジスタを設け、レジスタに設定する値に
よってサンプリングレートを切り換えるようにしたの
で、少なくとも２種類のサンプリングレートを必要とす
るデータの授受に、１つのマイクロコンピュータで対応
できると共に、ＣＰＵが外部とデータの授受を行ってい
る際に、必要に応じ設定レジスタの値を自由に変更して
サンプリングレートを切り換えることができるので、マ
イクロコンピュータで行うデータの授受の用途が広がる
等の効果が得られる。
タ内にサンプリングレート選択レジスタ或はサンプリン
グレート設定レジスタを設け、レジスタに設定する値に
よってサンプリングレートを切り換えるようにしたの
で、少なくとも２種類のサンプリングレートを必要とす
るデータの授受に、１つのマイクロコンピュータで対応
できると共に、ＣＰＵが外部とデータの授受を行ってい
る際に、必要に応じ設定レジスタの値を自由に変更して
サンプリングレートを切り換えることができるので、マ
イクロコンピュータで行うデータの授受の用途が広がる
等の効果が得られる。
【００４２】第３の発明によれば、５端子で構成され、
シリアルでデータの授受を行うＩＣカードにサンプリン
グレート切換え回路或はサンプリングレート設定回路を
内蔵したので、少なくとも２種類の異なる数の倍数のサ
ンプリングレートに１つのＩＣカードで対応でき、欧州
と日本で別々に規格化の進むサンプリングレートの違う
ＩＣカード市場に１枚のＩＣカードで対応できるという
効果が得られる。
シリアルでデータの授受を行うＩＣカードにサンプリン
グレート切換え回路或はサンプリングレート設定回路を
内蔵したので、少なくとも２種類の異なる数の倍数のサ
ンプリングレートに１つのＩＣカードで対応でき、欧州
と日本で別々に規格化の進むサンプリングレートの違う
ＩＣカード市場に１枚のＩＣカードで対応できるという
効果が得られる。
【００４３】第４の発明によれば、リーダライタにサン
プリングレート切換え回路或はサンプリングレート設定
回路を内蔵したので、異なる少なくとも２種類の数の倍
数のサンプリングレートでデータの授受を行うシステム
に接続することで、このリーダライタ１つで２種類以上
のサンプリングレートでデータの授受を行うことがで
き、システム側にサンプリングレート切換え回路がなく
てもこのリーダライタを接続し、制御することで少なく
とも２種類のサンプリングレートでデータの授受を行う
システムを実現できる効果が得られる。
プリングレート切換え回路或はサンプリングレート設定
回路を内蔵したので、異なる少なくとも２種類の数の倍
数のサンプリングレートでデータの授受を行うシステム
に接続することで、このリーダライタ１つで２種類以上
のサンプリングレートでデータの授受を行うことがで
き、システム側にサンプリングレート切換え回路がなく
てもこのリーダライタを接続し、制御することで少なく
とも２種類のサンプリングレートでデータの授受を行う
システムを実現できる効果が得られる。
【００４４】第５の発明によれば、ＩＣカードシステム
のＩＣカードとシステム部の少なくともいずれか一方に
サンプリングレート切換え回路或はサンプリングレート
設定回路を内蔵したので、少なくとも２種類の異なる数
の倍数のボーレートでデータの授受ができ、仕様の異な
るシステム間で互換性を持たせることができる効果があ
ると共に、高速でデータの授受を行う必要がある場合に
は、ボーレートを上げてデータの授受を実行し、通常は
規格化されたボーレートでデータの授受を行うことが容
易に行える等の効果が得られる。
のＩＣカードとシステム部の少なくともいずれか一方に
サンプリングレート切換え回路或はサンプリングレート
設定回路を内蔵したので、少なくとも２種類の異なる数
の倍数のボーレートでデータの授受ができ、仕様の異な
るシステム間で互換性を持たせることができる効果があ
ると共に、高速でデータの授受を行う必要がある場合に
は、ボーレートを上げてデータの授受を実行し、通常は
規格化されたボーレートでデータの授受を行うことが容
易に行える等の効果が得られる。
【図１】この発明の第１の発明によるＵＡＲＴの一実施
例を示す機能ブロック図である。
例を示す機能ブロック図である。
【図２】図１の選択回路の論理回路図である。
【図３】図２の選択回路のタイミングチャート図であ
る。
る。
【図４】この発明の第２の発明によるマイクロコンピュ
ータの一実施例を示す機能ブロック図である。
ータの一実施例を示す機能ブロック図である。
【図５】図４の選択回路の論理回路図である。
【図６】図５の選択回路のタイミングチャート図であ
る。
る。
【図７】この発明の第２の発明によるマイクロコンピュ
ータの他の実施例を示す機能ブロック図である。
ータの他の実施例を示す機能ブロック図である。
【図８】この発明の第３の発明によるＩＣカードの一実
施例を示す機能ブロック図である。
施例を示す機能ブロック図である。
【図９】この発明の第４の発明によるリーダライタの一
実施例を示す機能ブロック図である。
実施例を示す機能ブロック図である。
【図１０】この発明の第５の発明によるＩＣカードシス
テムの一実施例を示すシステム構成図である。
テムの一実施例を示すシステム構成図である。
【図１１】図１０のＩＣカードシステムの動作フローチ
ャート図である。
ャート図である。
【図１２】この発明の第５の発明によるＩＣカードシス
テムの他の実施例を示すシステム構成図である。
テムの他の実施例を示すシステム構成図である。
【図１３】図１２のＩＣカードシステムの動作フローチ
ャート図である。
ャート図である。
【図１４】この発明の第５の発明によるＩＣカードシス
テムのさらに別の実施例を示すシステム構成図である。
テムのさらに別の実施例を示すシステム構成図である。
【図１５】図１４のＩＣカードシステムの動作フローチ
ャート図である。
ャート図である。
【図１６】この発明の第３の発明によるＩＣカードの他
の実施例を示す機能ブロック図である。
の実施例を示す機能ブロック図である。
【図１７】この発明の第４の発明によるリーダライタの
他の実施例を示す機能ブロック図である。
他の実施例を示す機能ブロック図である。
【図１８】この発明の第５の発明によるＩＣカードシス
テムのさらに別の実施例を示すシステム構成図である。
テムのさらに別の実施例を示すシステム構成図である。
【図１９】図１８のＩＣカードシステムの動作フローチ
ャート図である。
ャート図である。
【図２０】この発明の第５の発明によるＩＣカードシス
テムのさらに別の実施例を示すシステム構成図である。
テムのさらに別の実施例を示すシステム構成図である。
【図２１】図２０のＩＣカードシステムの動作フローチ
ャート図である。
ャート図である。
【図２２】この発明の第５の発明によるＩＣカードシス
テムのさらに別の実施例を示すシステム構成図である。
テムのさらに別の実施例を示すシステム構成図である。
【図２３】図２２のＩＣカードシステムの動作フローチ
ャート図である。
ャート図である。
【図２４】従来のＵＡＲＴの機能ブロック図である。
【図２５】従来のマイクロコンピュータの機能ブロック
図である。
図である。
【図２６】従来のＩＣカードシステムのシステム構成図
である。
である。
【図２７】図２６のＩＣカードシステムの動作フローチ
ャート図である。
ャート図である。
１ ボーレートジェネレータ １ａ ボーレートジェネレータ ２ シフトレジスタ ３ 出力バッファ ４ 入力バッファ ５ バス ６ ボーレート設定レジスタ ７ ＣＰＵ ８ ＲＯＭ ９ ＲＡＭ １０ ポートコントローラ １４ ＥＥＰＲＯＭ １５ 表示装置 １６ 処理装置 １７ 記憶装置 １８ 入出力制御装置 １９ サンプリング信号 ２０ サンプリングレート選択回路 ２０ａ サンプリングレート選択回路 ２１ サンプリングレート選択レジスタ ２２ サンプリング信号生成回路 ２３ サンプリングレート設定レジスタ ２４ サンプリングレート切換え回路 ２５ 通信制御回路 ２６ サンプリングレート設定回路 ３０ａ ＵＡＲＴ ３１ａ ＵＡＲＴ ４０ａ マイクロコンピュータ ４０ｂ マイクロコンピュータ ５０ａ システム部 ５０ｂ システム部 ６０ａ ＩＣカード ６０ｂ ＩＣカード ７０ リーダライタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図２４は、従来のＵＡＲＴの機能ブロッ
ク図であり、８ビット用のものを示した。図において３
０はＵＡＲＴであり、１はボーレートジェネレータ、２
はシフトレジスタ、３は出力バッファ、４は入力バッフ
ァ、５はバス、１９はサンプリング信号である。ＣＬＫ
はクロック端子、Ｉ／Ｏは入出力端子、ＤＢ０〜ＤＢ７
は各種装置が接続される接続端子である。また図２５
は、従来の８ビット用のマイクロコンピュータの機能ブ
ロック図である。図において４０はマイクロコンピュー
タであり、６はボーレート設定レジスタ、７はＣＰＵ、
８はＲＯＭ、９はＲＡＭ、１０はパラレル伝送用のポー
トコントローラ、３１はＵＡＲＴである。ＵＡＲＴ３１
は図２４に示すＵＡＲＴ３０とほぼ同じものであるが、
ボーレートジェネレータ１ａがボーレート設定レジスタ
６に設定されたボーレートに従ってサンプリング信号１
９を発生する点が異なる。ポートコントローラ１０は５
つ設けられており、それぞれ８ビットパラレル伝送用の
ポート部Ｐ００〜Ｐ０７等に接続されている。さらに図
２６は、従来のＵＡＲＴを備えたＩＣカードシステムの
システムの構成を示すブロック図である。図において５
０はシステム部、６０はＵＡＲＴを含むＩＣカード、３
１ａはＵＡＲＴ、１４はＥＥＰＲＯＭ、１５は表示装
置、１６は処理装置、１７は記憶装置、１８は入出力制
御装置である。また、ＶＤＤは電源電圧、ＧＮＤはグラ
ンド、ＲＳＴはリセット信号、ＣＬＫはクロック信号、
Ｉ／Ｏは入出力データを示す。ＵＡＲＴ３１ａは図２５
に示すボーレートジェネレータ１ａ、シフトレジスタ
２、出力バッファ３、入力バッファ４およびボーレート
設定レジスタ６に相当する部分を含むものである。図２
７は、図２６のＩＣカードシステムの動作フローチャー
ト図である。
ク図であり、８ビット用のものを示した。図において３
０はＵＡＲＴであり、１はボーレートジェネレータ、２
はシフトレジスタ、３は出力バッファ、４は入力バッフ
ァ、５はバス、１９はサンプリング信号である。ＣＬＫ
はクロック端子、Ｉ／Ｏは入出力端子、ＤＢ０〜ＤＢ７
は各種装置が接続される接続端子である。また図２５
は、従来の８ビット用のマイクロコンピュータの機能ブ
ロック図である。図において４０はマイクロコンピュー
タであり、６はボーレート設定レジスタ、７はＣＰＵ、
８はＲＯＭ、９はＲＡＭ、１０はパラレル伝送用のポー
トコントローラ、３１はＵＡＲＴである。ＵＡＲＴ３１
は図２４に示すＵＡＲＴ３０とほぼ同じものであるが、
ボーレートジェネレータ１ａがボーレート設定レジスタ
６に設定されたボーレートに従ってサンプリング信号１
９を発生する点が異なる。ポートコントローラ１０は５
つ設けられており、それぞれ８ビットパラレル伝送用の
ポート部Ｐ００〜Ｐ０７等に接続されている。さらに図
２６は、従来のＵＡＲＴを備えたＩＣカードシステムの
システムの構成を示すブロック図である。図において５
０はシステム部、６０はＵＡＲＴを含むＩＣカード、３
１ａはＵＡＲＴ、１４はＥＥＰＲＯＭ、１５は表示装
置、１６は処理装置、１７は記憶装置、１８は入出力制
御装置である。また、ＶＤＤは電源電圧、ＧＮＤはグラ
ンド、ＲＳＴはリセット信号、ＣＬＫはクロック信号、
Ｉ／Ｏは入出力データを示す。ＵＡＲＴ３１ａは図２５
に示すボーレートジェネレータ１ａ、シフトレジスタ
２、出力バッファ３、入力バッファ４およびボーレート
設定レジスタ６に相当する部分を含むものである。図２
７は、図２６のＩＣカードシステムの動作フローチャー
ト図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【発明が解決しようとする課題】従来のＵＡＲＴは以上
のように構成されているため、一定の周波数のクロック
信号ＣＬＫを入力している時は１種類のボーレートでし
かデータの授受が行えなかった。そのためＵＡＲＴに接
続される相手側にボーレートの制約があると、そのボー
レートに設定できるような周波数のクロック信号ＣＬＫ
をＵＡＲＴに入力する必要があった。次に従来のマイク
ロコンピュータでのボーレート制御においては、８ビッ
トのボーレート設定レジスタに任意の値を設定すること
で、ボーレートジェネレータの固定の分周値の倍数の範
囲でのボーレートの変更は可能であるが、それ以外の倍
数のボーレートは設定できないという問題点があった。
従って従来のものでは、１６の倍数以外のボーレートは
作成することができず、１６の倍数とそれ以外の倍数、
例えば１２の倍数のボーレートが必要な場合には、その
倍数のボーレートを実現できる別のマイコンが必要にな
るという問題点があった。またボーレートジェネレータ
の固定分周値の値を小さくすると(例えば“２")、それ
だけ多くの倍数のボーレートに対応できるが、８ビット
のボーレート設定レジスタで設定できる分周値の範囲が
限定されているため、最終的に設定可能なボーレートの
幅が狭くなり、実用性が低くなるという問題点があっ
た。そして、ある数の倍数のボーレートしか設定できな
いＩＣカードとシステム部で実現される従来のＩＣカー
ドシステムにおいては、そのシステムに用いられるクロ
ック信号ＣＬＫの周波数はボーレートの制約から固定さ
れてしまうという問題点があった。そのため、それぞれ
異なる周波数で動作される複数種のＩＣカードおよびシ
ステム部を１つの共通のＩＣカードシステムとして動作
させることが難しいという問題点があった。特に最近の
ＩＣカードシステムに於いては、多種のＩＣカードシス
テムの総合乗入れが推進されており、様々な規格のＩＣ
カードシステムが同一システム上で稼働する事が望まし
く、現状のＩＣカードおよびシステムの機能では、ボー
レート等の規格を統一しなければならないという問題点
があった。
のように構成されているため、一定の周波数のクロック
信号ＣＬＫを入力している時は１種類のボーレートでし
かデータの授受が行えなかった。そのためＵＡＲＴに接
続される相手側にボーレートの制約があると、そのボー
レートに設定できるような周波数のクロック信号ＣＬＫ
をＵＡＲＴに入力する必要があった。次に従来のマイク
ロコンピュータでのボーレート制御においては、８ビッ
トのボーレート設定レジスタに任意の値を設定すること
で、ボーレートジェネレータの固定の分周値の倍数の範
囲でのボーレートの変更は可能であるが、それ以外の倍
数のボーレートは設定できないという問題点があった。
従って従来のものでは、１６の倍数以外のボーレートは
作成することができず、１６の倍数とそれ以外の倍数、
例えば１２の倍数のボーレートが必要な場合には、その
倍数のボーレートを実現できる別のマイコンが必要にな
るという問題点があった。またボーレートジェネレータ
の固定分周値の値を小さくすると(例えば“２")、それ
だけ多くの倍数のボーレートに対応できるが、８ビット
のボーレート設定レジスタで設定できる分周値の範囲が
限定されているため、最終的に設定可能なボーレートの
幅が狭くなり、実用性が低くなるという問題点があっ
た。そして、ある数の倍数のボーレートしか設定できな
いＩＣカードとシステム部で実現される従来のＩＣカー
ドシステムにおいては、そのシステムに用いられるクロ
ック信号ＣＬＫの周波数はボーレートの制約から固定さ
れてしまうという問題点があった。そのため、それぞれ
異なる周波数で動作される複数種のＩＣカードおよびシ
ステム部を１つの共通のＩＣカードシステムとして動作
させることが難しいという問題点があった。特に最近の
ＩＣカードシステムに於いては、多種のＩＣカードシス
テムの総合乗入れが推進されており、様々な規格のＩＣ
カードシステムが同一システム上で稼働する事が望まし
く、現状のＩＣカードおよびシステムの機能では、ボー
レート等の規格を統一しなければならないという問題点
があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、外部から入力されるクロック信号
を分周してボーレートを設定するＵＡＲＴであって、上
記クロック信号を波形整形すると共に予め設定された分
周値で分周してサンプリング信号を発生するサンプリン
グ信号発生手段と、外部からのサンプリングレート選択
信号に従って上記サンプリング信号を異なる２種類の倍
数の分周値のいずれかでさらに分周し、２つのサンプリ
ングレートのうちの所望のサンプリングレートのサンプ
リング信号を発生するサンプリングレート選択手段と、
上記選択手段からのサンプリング信号に従ったボーレー
トでデータの入出力を行うデータ入出力手段と、を備え
たＵＡＲＴにある。
発明の第１の発明は、外部から入力されるクロック信号
を分周してボーレートを設定するＵＡＲＴであって、上
記クロック信号を波形整形すると共に予め設定された分
周値で分周してサンプリング信号を発生するサンプリン
グ信号発生手段と、外部からのサンプリングレート選択
信号に従って上記サンプリング信号を異なる２種類の倍
数の分周値のいずれかでさらに分周し、２つのサンプリ
ングレートのうちの所望のサンプリングレートのサンプ
リング信号を発生するサンプリングレート選択手段と、
上記選択手段からのサンプリング信号に従ったボーレー
トでデータの入出力を行うデータ入出力手段と、を備え
たＵＡＲＴにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】この発明の第３の発明は、データ処理を行
うＣＰＵと、このＣＰＵのための処理プログラムを格納
するＲＯＭと、データを一時記憶するＲＡＭと、処理結
果等のデータを格納するためのＥＥＰＲＯＭと、外部か
らのクロック信号を上記ＣＰＵからの指定に従って異な
る少なくとも２種類の倍数の分周値のいずれかで分周す
るサンプリングレート切換え手段と、このサンプリング
レート切換え手段からのクロック信号を波形整形すると
共に上記ＣＰＵからの指定に基づく分周値で分周してサ
ンプリング信号を発生し、このサンプリング信号に従っ
てデータの入出力を行うＵＡＲＴと、上記各部を接続す
る接続手段と、を備え、上記ＵＡＲＴが異なる少なくと
も２種類の数のいずれかの倍数のサンプリングレートで
データの入出力制御を行うＩＣカードにある。
うＣＰＵと、このＣＰＵのための処理プログラムを格納
するＲＯＭと、データを一時記憶するＲＡＭと、処理結
果等のデータを格納するためのＥＥＰＲＯＭと、外部か
らのクロック信号を上記ＣＰＵからの指定に従って異な
る少なくとも２種類の倍数の分周値のいずれかで分周す
るサンプリングレート切換え手段と、このサンプリング
レート切換え手段からのクロック信号を波形整形すると
共に上記ＣＰＵからの指定に基づく分周値で分周してサ
ンプリング信号を発生し、このサンプリング信号に従っ
てデータの入出力を行うＵＡＲＴと、上記各部を接続す
る接続手段と、を備え、上記ＵＡＲＴが異なる少なくと
も２種類の数のいずれかの倍数のサンプリングレートで
データの入出力制御を行うＩＣカードにある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】この発明の第４の発明は、中央情報処理シ
ステムに通信回線を介して接続されると共に、外部媒体
が接続されてデータの読み出しおよび書き込みが行われ
るリーダライタであって、データ処理を行うＣＰＵと、
データを記憶するメモリ手段と、上記中央情報処理シス
テムとのデータの入出力制御を行う通信制御手段と、こ
の通信制御手段を介して上記中央情報処理システムから
送られてきたクロック信号を、上記ＣＰＵ経由による上
記中央情報処理システムからの指定に従って異なる少な
くとも２種類の倍数の分周値のいずれかで分周するサン
プリングレート切換え手段と、このサンプリングレート
切換え手段からのクロック信号を波形整形すると共に上
記ＣＰＵ経由による中央情報処理システムからの指定に
基づく分周値で分周してサンプリング信号を発生し、こ
のサンプリング信号に従って上記外部媒体との間のデー
タの入出力を行うＵＡＲＴと、上記各部を接続する接続
手段と、を備え、上記ＵＡＲＴが異なる少なくとも２種
類の数のいずれかの倍数のサンプリングレートでデータ
の入出力制御を行うリーダライタにある。
ステムに通信回線を介して接続されると共に、外部媒体
が接続されてデータの読み出しおよび書き込みが行われ
るリーダライタであって、データ処理を行うＣＰＵと、
データを記憶するメモリ手段と、上記中央情報処理シス
テムとのデータの入出力制御を行う通信制御手段と、こ
の通信制御手段を介して上記中央情報処理システムから
送られてきたクロック信号を、上記ＣＰＵ経由による上
記中央情報処理システムからの指定に従って異なる少な
くとも２種類の倍数の分周値のいずれかで分周するサン
プリングレート切換え手段と、このサンプリングレート
切換え手段からのクロック信号を波形整形すると共に上
記ＣＰＵ経由による中央情報処理システムからの指定に
基づく分周値で分周してサンプリング信号を発生し、こ
のサンプリング信号に従って上記外部媒体との間のデー
タの入出力を行うＵＡＲＴと、上記各部を接続する接続
手段と、を備え、上記ＵＡＲＴが異なる少なくとも２種
類の数のいずれかの倍数のサンプリングレートでデータ
の入出力制御を行うリーダライタにある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】この発明の第５の発明は、データ処理を行
う少なくとも１つのシステム部と、このシステム部に外
部媒体として接続される少なくとも１枚のＩＣカードか
らなるＩＣカードシステムであって、それぞれＣＰＵを
有する上記システム部およびＩＣカードの少なくとも一
方が、クロック信号を上記ＣＰＵからの指定に従って異
なる少なくとも２種類の倍数の分周値のいずれかで分周
するサンプリングレート切換え手段と、このサンプリン
グレート切換え手段からのクロック信号を波形整形する
と共に上記ＣＰＵからの指定に基づく分周値で分周して
サンプリング信号を発生し、このサンプリング信号に従
って相手側との間のデータの入出力を行うＵＡＲＴと、
を備え、上記ＵＡＲＴが異なる少なくとも２種類の数の
いずれかの倍数のサンプリングレートでデータの入出力
制御を行うＩＣカードシステムにある。
う少なくとも１つのシステム部と、このシステム部に外
部媒体として接続される少なくとも１枚のＩＣカードか
らなるＩＣカードシステムであって、それぞれＣＰＵを
有する上記システム部およびＩＣカードの少なくとも一
方が、クロック信号を上記ＣＰＵからの指定に従って異
なる少なくとも２種類の倍数の分周値のいずれかで分周
するサンプリングレート切換え手段と、このサンプリン
グレート切換え手段からのクロック信号を波形整形する
と共に上記ＣＰＵからの指定に基づく分周値で分周して
サンプリング信号を発生し、このサンプリング信号に従
って相手側との間のデータの入出力を行うＵＡＲＴと、
を備え、上記ＵＡＲＴが異なる少なくとも２種類の数の
いずれかの倍数のサンプリングレートでデータの入出力
制御を行うＩＣカードシステムにある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【作用】第１の発明に係わるＵＡＲＴでは、ボーレート
切り換え専用に端子を設け、外部からのサンプリングレ
ート選択信号に従ってサンプリング信号発生手段で生成
されたサンプリング信号をさらに異なる２種類の倍数の
分周値のいずれかで分周することで、サンプリング信号
のサンプリングレートを２種類の間で切り換えることが
できる。
切り換え専用に端子を設け、外部からのサンプリングレ
ート選択信号に従ってサンプリング信号発生手段で生成
されたサンプリング信号をさらに異なる２種類の倍数の
分周値のいずれかで分周することで、サンプリング信号
のサンプリングレートを２種類の間で切り換えることが
できる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】第２の発明に係わるマイクロコンピュータ
では、ＵＡＲＴのサンプリング信号発生手段の分周値お
よび異なる少なくとも２種類の倍数の分周値が設定可能
なサンプリングレート選択手段の分周値が、ＣＰＵによ
る第１および第２レジスタへの書き込みにより指定さ
れ、これに従って異なる少なくとも２種類の数のいずれ
かの倍数のサンプリングレートのサンプリング信号を発
生することができる。
では、ＵＡＲＴのサンプリング信号発生手段の分周値お
よび異なる少なくとも２種類の倍数の分周値が設定可能
なサンプリングレート選択手段の分周値が、ＣＰＵによ
る第１および第２レジスタへの書き込みにより指定さ
れ、これに従って異なる少なくとも２種類の数のいずれ
かの倍数のサンプリングレートのサンプリング信号を発
生することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】第３の発明に係わるＩＣカードでは、サン
プリングレート切換え手段が外部からのクロック信号
を、ＣＰＵからの指定に従って異なる少なくとも２種類
の倍数の分周値のいずれかで分周し、この分周されたク
ロック信号をＵＡＲＴに送るため、ＵＡＲＴは異なる少
なくとも２種類の数のいずれかの倍数のサンプリングレ
ートでデータの入出力制御を行うことができる。
プリングレート切換え手段が外部からのクロック信号
を、ＣＰＵからの指定に従って異なる少なくとも２種類
の倍数の分周値のいずれかで分周し、この分周されたク
ロック信号をＵＡＲＴに送るため、ＵＡＲＴは異なる少
なくとも２種類の数のいずれかの倍数のサンプリングレ
ートでデータの入出力制御を行うことができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】第４の発明に係わるリーダライタでは、リ
ーダライタ内に設けた少なくとも２種類の倍数の分周値
が設定可能なサンプリングレート切換え手段の分周値が
通信制御手段を介して中央情報処理システムにより制御
され、これによりＵＡＲＴは異なる少なくとも２種類の
数のいずれかの倍数のサンプリングレートでデータの入
出力制御を行うことができる。
ーダライタ内に設けた少なくとも２種類の倍数の分周値
が設定可能なサンプリングレート切換え手段の分周値が
通信制御手段を介して中央情報処理システムにより制御
され、これによりＵＡＲＴは異なる少なくとも２種類の
数のいずれかの倍数のサンプリングレートでデータの入
出力制御を行うことができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】第５の発明に係わるＩＣカードシステムで
はＩＣカードおよびシステム部の少なくとも一方に、少
なくとも２種類の倍数の分周値が設定可能なサンプリン
グレート切換え手段、およびこの切換え手段で分周され
たクロック信号により異なる少なくとも２種類の数のい
ずれかの倍数のサンプリングレートでデータの入出力制
御が可能なＵＡＲＴを設けたので、クロック信号の周波
数およびＵＡＲＴでの分周値の異なるＩＣカードおよび
システム部の間で互換性を持たせることができる。
はＩＣカードおよびシステム部の少なくとも一方に、少
なくとも２種類の倍数の分周値が設定可能なサンプリン
グレート切換え手段、およびこの切換え手段で分周され
たクロック信号により異なる少なくとも２種類の数のい
ずれかの倍数のサンプリングレートでデータの入出力制
御が可能なＵＡＲＴを設けたので、クロック信号の周波
数およびＵＡＲＴでの分周値の異なるＩＣカードおよび
システム部の間で互換性を持たせることができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】
【発明の効果】以上のように、第１の発明によれば、Ｕ
ＡＲＴにサンプリングレートを切り換えるための専用の
選択端子を設け、この端子に与える入力によって２種類
のサンプリングレートを切り換えるようにしたので、外
部からの制御で容易にボーレートを切り換えることがで
きる共に、１つのＵＡＲＴで２種類の異なる倍数のボー
レートに対応でき、また従来のように必要とするボーレ
ートに対応するようにクロック信号ＣＬＫを加工して入
力する必要がない、汎用性の高いＵＡＲＴが得られる効
果がある。
ＡＲＴにサンプリングレートを切り換えるための専用の
選択端子を設け、この端子に与える入力によって２種類
のサンプリングレートを切り換えるようにしたので、外
部からの制御で容易にボーレートを切り換えることがで
きる共に、１つのＵＡＲＴで２種類の異なる倍数のボー
レートに対応でき、また従来のように必要とするボーレ
ートに対応するようにクロック信号ＣＬＫを加工して入
力する必要がない、汎用性の高いＵＡＲＴが得られる効
果がある。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】第２の発明によれば、マイクロコンピュー
タ内にサンプリングレート選択レジスタ或はサンプリン
グレート設定レジスタを設け、レジスタに設定する値に
よってサンプリングレートを切り換えるようにしたの
で、少なくとも２種類の倍数のサンプリングレートを必
要とするデータの授受に、１つのマイクロコンピュータ
で対応できると共に、ＣＰＵが外部とデータの授受を行
っている際に、必要に応じ設定レジスタの値を自由に変
更してサンプリングレートを切り換えることができるの
で、マイクロコンピュータで行うデータの授受の用途が
広がる等の効果が得られる。
タ内にサンプリングレート選択レジスタ或はサンプリン
グレート設定レジスタを設け、レジスタに設定する値に
よってサンプリングレートを切り換えるようにしたの
で、少なくとも２種類の倍数のサンプリングレートを必
要とするデータの授受に、１つのマイクロコンピュータ
で対応できると共に、ＣＰＵが外部とデータの授受を行
っている際に、必要に応じ設定レジスタの値を自由に変
更してサンプリングレートを切り換えることができるの
で、マイクロコンピュータで行うデータの授受の用途が
広がる等の効果が得られる。
Claims (5)
- 【請求項１】 外部から入力されるクロック信号を分周
してボーレートを設定するＵＡＲＴであって、 上記クロック信号を波形整形すると共に予め設定された
分周値で分周してサンプリング信号を発生するサンプリ
ング信号発生手段と、 外部からのサンプリングレート選択信号に従って上記サ
ンプリング信号を異なる２種類の分周値のいずれかでさ
らに分周し、２つのサンプリングレートのうちの所望の
サンプリングレートのサンプリング信号を発生するサン
プリングレート選択手段と、 上記選択手段からのサンプリング信号に従ったボーレー
トでデータの入出力を行うデータ入出力手段と、 を備えたＵＡＲＴ。 - 【請求項２】 外部から入力されるクロック信号を分周
してボーレートを設定するＵＡＲＴを備えたマイクロコ
ンピュータであって、 データ処理を行うＣＰＵと、 データを記憶するメモリ手段と、 データの入出力の制御を行い、 ａ) 上記クロック信号を波形整形すると共に、予め設
定された分周値と上記ＣＰＵから指定される分周値の積
の値の分周値で上記クロック信号を分周してサンプリン
グ信号を発生するサンプリング信号発生手段、 ｂ) 上記ＣＰＵからの指定に従って上記サンプリング
信号を異なる少なくとも２種類の分周値のいずれかで分
周することによりサンプリングレートを切り換え、異な
る少なくとも２種類の数の倍数のサンプリングレートの
サンプリング信号を発生するサンプリングレート選択手
段、 ｃ) 上記選択手段からのサンプリング信号に従ってデ
ータの入出力を行うデータ入出力手段、 を備えたＵＡＲＴと、 上記ＣＰＵによりサンプリング信号発生手段に指定する
分周値が書き込まれる第１レジスタと、 上記ＣＰＵによりサンプリングレート選択手段に指定す
る分周値が書き込まれる第２レジスタと、 上記各部分を相互に接続する接続手段と、 を備えたマイクロコンピュータ。 - 【請求項３】 データ処理を行うＣＰＵと、 このＣＰＵのための処理プログラムを格納するＲＯＭ
と、 データを一時記憶するＲＡＭと、 処理結果等のデータを格納するためのＥＥＰＲＯＭと、 外部からのクロック信号を上記ＣＰＵからの指定に従っ
て異なる少なくとも２種類の分周値のいずれかで分周す
るサンプリングレート切換え手段と、 このサンプリングレート切換え手段からのクロック信号
を波形整形すると共に上記ＣＰＵからの指定に基づく分
周値で分周してサンプリング信号を発生し、このサンプ
リング信号に従ってデータの入出力を行うＵＡＲＴと、 上記各部を接続する接続手段と、 を備え、上記ＵＡＲＴが異なる少なくとも２種類の数の
いずれかの倍数のサンプリングレートでデータの入出力
制御を行うＩＣカード。 - 【請求項４】 中央情報処理システムに通信回線を介し
て接続されると共に、外部媒体が接続されてデータの読
み出しおよび書き込みが行われるリーダライタであっ
て、 データ処理を行うＣＰＵと、 データを記憶するメモリ手段と、 上記中央情報処理システムとのデータの入出力制御を行
う通信制御手段と、 この通信制御手段を介して上記中央情報処理システムか
ら送られてきたクロック信号を、上記ＣＰＵ経由による
上記中央情報処理システムからの指定に従って異なる少
なくとも２種類の分周値のいずれかで分周するサンプリ
ングレート切換え手段と、 このサンプリングレート切換え手段からのクロック信号
を波形整形すると共に上記ＣＰＵ経由による中央情報処
理システムからの指定に基づく分周値で分周してサンプ
リング信号を発生し、このサンプリング信号に従って上
記外部媒体との間のデータの入出力を行うＵＡＲＴと、 上記各部を接続する接続手段と、 を備え、上記ＵＡＲＴが異なる少なくとも２種類の数の
いずれかの倍数のサンプリングレートでデータの入出力
制御を行うリーダライタ。 - 【請求項５】 データ処理を行う少なくとも１つのシス
テム部と、このシステム部に外部媒体として接続される
少なくとも１つのＩＣカードからなるＩＣカードシステ
ムであって、 それぞれＣＰＵを有する上記システム部およびＩＣカー
ドの少なくともいずれか一方が、 クロック信号を上記ＣＰＵからの指定に従って異なる少
なくとも２種類の分周値のいずれかで分周するサンプリ
ングレート切換え手段と、 このサンプリングレート切換え手段からのクロック信号
を波形整形すると共に上記ＣＰＵからの指定に基づく分
周値で分周してサンプリング信号を発生し、このサンプ
リング信号に従って相手側との間のデータの入出力を行
うＵＡＲＴと、 を備え、上記ＵＡＲＴが異なる少なくとも２種類の数の
いずれかの倍数のサンプリングレートでデータの入出力
制御を行うＩＣカードシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328112A JPH06177940A (ja) | 1992-12-08 | 1992-12-08 | Ｕａｒｔおよびこれを用いたシステム |
| EP93102245A EP0605751A1 (en) | 1992-12-08 | 1993-02-12 | Uart and system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328112A JPH06177940A (ja) | 1992-12-08 | 1992-12-08 | Ｕａｒｔおよびこれを用いたシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177940A true JPH06177940A (ja) | 1994-06-24 |
Family
ID=18206629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4328112A Pending JPH06177940A (ja) | 1992-12-08 | 1992-12-08 | Ｕａｒｔおよびこれを用いたシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0605751A1 (ja) |
| JP (1) | JPH06177940A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7460630B2 (en) | 2004-08-02 | 2008-12-02 | Fujitsu Limited | Device and method for synchronous data transmission using reference signal |
| JP2010011389A (ja) * | 2008-06-30 | 2010-01-14 | Digital Electronics Corp | 分周器 |
| WO2023139963A1 (ja) * | 2022-01-19 | 2023-07-27 | ローム株式会社 | 半導体装置、電子機器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19742459C2 (de) * | 1997-09-26 | 2000-02-03 | Orga Kartensysteme Gmbh | Einrichtung für den Betrieb einer Chipkarte und den Datenaustausch zwischen einer Chipkarte und einem mikroprozessorgestützten System |
| WO2007125472A2 (en) | 2006-04-28 | 2007-11-08 | Nxp B.V. | Data processing apparatus |
| US10148420B2 (en) | 2016-11-29 | 2018-12-04 | Nxp B.V. | Serial data communications using a UART module and method therefor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4458308A (en) * | 1980-10-06 | 1984-07-03 | Honeywell Information Systems Inc. | Microprocessor controlled communications controller having a stretched clock cycle |
| US4780814A (en) * | 1987-02-09 | 1988-10-25 | Intel Corporation | Global serial channel for microcontroller |
| GB2236603B (en) * | 1989-10-03 | 1993-06-02 | Winbond Electronics Corp | Method of establishing a clock in the i/o card of a personal computer |
| JP2645163B2 (ja) * | 1990-03-13 | 1997-08-25 | 三菱電機株式会社 | 非接触型ｉｃカード |
| US5149945A (en) * | 1990-07-05 | 1992-09-22 | Micro Card Technologies, Inc. | Method and coupler for interfacing a portable data carrier with a host processor |
| JP2765245B2 (ja) * | 1991-02-07 | 1998-06-11 | 日本電気株式会社 | シリアルクロック発生回路 |
-
1992
- 1992-12-08 JP JP4328112A patent/JPH06177940A/ja active Pending
-
1993
- 1993-02-12 EP EP93102245A patent/EP0605751A1/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7460630B2 (en) | 2004-08-02 | 2008-12-02 | Fujitsu Limited | Device and method for synchronous data transmission using reference signal |
| JP2010011389A (ja) * | 2008-06-30 | 2010-01-14 | Digital Electronics Corp | 分周器 |
| WO2023139963A1 (ja) * | 2022-01-19 | 2023-07-27 | ローム株式会社 | 半導体装置、電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0605751A1 (en) | 1994-07-13 |
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