JPH05204806A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】データ転送装置において、プログラム処理効率
を低下させずに複数バイト数のデータを送信でき、送信
データを格納するためのデータバッファ領域を削減する
こと。 【構成】データバッファ領域１に送信データをあらかじ
め格納しておき、転送を起動するとポインタ２で指され
たアドレスの内容を送信し、１バイト転送終了ごとにポ
インタ２の値を更新し、ポインタ２の値がコンペアレジ
スタ４と一致すると、コンペアレジスタ４で設定された
アドレスから第１のカウンタ６で指定したバイト数の送
信データを第２のカウンタ８で指定した回数だけ繰返し
送信する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送装置に関し、
特に複数のデータの送信を行なうデータ転送装置に関す
る。

【０００２】

【従来の技術】近年、マイクロコンピュータを使用した
システムが高機能かつ高性能になるにつれて、各装置間
でのデータ通信の機能が重要視され、さらに通信するデ
ータ量が増大する傾向に有る。

【０００３】一方、マイクロコンピュータで処理される
プログラム及びデータ量がますます増加しつつある現状
では、通信データ量が増大すればするほど、マイクロコ
ンピュータにおけるプログラム処理効率が低下するとい
う問題点がある。プログラムの処理効率を低下させず
に、しかも外部とのデータ量をたかめることがますます
重要となってきた。まず、送受信動作が並行して可能と
なる３様式のデータ転送装置について、以下に説明す
る。

【０００４】図６は、従来のデータ転送手段を内蔵した
マイクロコンピュータを使ったシステム構成例を示すブ
ロック図である。

【０００５】図６において、本マイクロコンピュータ１
００は、従来のデータ転送装置１０３を内蔵し、入力端
子１０４と出力端子１０５とクロック端子１０６とを介
して、他のマイクロコンピュータ１０１と接続してい
る。データ転送装置１０３はクロック端子１０６を介し
て出力するクロック信号に同期して、入力端子１０４か
らデータを入力し、また出力端子１０５からデータを出
力することにより、他のマイクロコンピュータ１０１と
の間でデータ転送を行なう。

【０００６】データ転送装置１０３は１バイト（＝８ビ
ット）のデータ転送終了後、データ転送動作を終了す
る。データ転送動作終了後再びデータ転送を行なう場合
は、マイクロコンピュータ１００はプログラム処理によ
り、所定の転送すべきデータをデータ転送装置１０３に
設定し、データ転送装置１０３を再起動する。

【０００７】以上のようなデータ転送構成では、データ
の送信と受信動作が並行して行なえるが、１バイトデー
タの転送間でプログラム処理により転送データの設定と
データ転送起動とが必要になり、本来のプログラムの処
理が中断されるため、マイクロコンピュータ１００の処
理効率が低下するという問題点があった。次に送信のみ
が連続して可能なデータ転送装置を、図７を用いて説明
する。

【０００８】図７において、送信のみが連続して可能な
従来のデータ転送装置１１３を内蔵したマイクロコンピ
ュータ１１０は、前述した問題を解決するために、メモ
リ１１１の一部領域が送信データをあらかじめ格納して
おくためのデータバッファ領域１１１−ａとして割り付
けられている。

【０００９】中央処理装置１１７は、あらかじめ送信す
べきデータをメモリ１１１のデータバッファ領域１１１
−ｂに格納しておき、データ転送装置１１３に対して送
信動作の起動を受けると、データバッファ領域１１１−
ｂからポインタ１１８が指す１バイトからなる送信デー
タをリードし、出力端子１１５を介してビット単位で出
力する。１バイトのデータ送信が終了すると、データ転
送装置１１３はデータバスを介してポインタ１１８をデ
クリメントして、データバッファ領域１１１−ｂからさ
らに１バイトの送信データをリードし、出力端子１１５
を介してビット単位で出力する。以後、データバッファ
領域１１１−ｂにあらかじめ設定しておいた全データ送
信が終了するまで、送信動作を続ける。

【００１０】以上、データ送信の場合を例に説明した
が、外部から入力したデータを受信してデータバッファ
領域に格納することも可能である。図７で示す従来例の
データ転送装置１１３は、プログラム処理を中断するこ
となく連続してデータの送信又は受信動作が可能である
が、送信データが増えれば増えるほど、データバッファ
領域として、大容量のメモリが必要となるという問題点
が有る。

【００１１】

【発明が解決しようとする課題】前述した従来のデータ
転送装置においては、複数バイトのデータを送受信する
場合、１バイトのデータ送受信が終了したことを検出
し、ソフトウェアにより受信したデータをリードしてメ
モリに格納後、次の送信データをシフトレジスタに格納
して送受信動作を再起動させる必要があるために、デー
タの格納及び再起動のためにプログラム処理を中断しな
ければならず、プログラム処理効率が低下するという問
題点が有った。

【００１２】また、前記データ転送装置に加え、データ
バッファとポインタを備え、シフトレジスタに格納した
１バイトのデータ送信を終了すると、プログラム処理を
中断することなくポインタで指すデータバッファ上のデ
ータをシフトレジスタに格納して送信し再起動するデー
タ転送装置では、送信データ量が増えれば増えるほどデ
ータバッファ領域として大容量のメモリが必要となる問
題点が有った。

【００１３】本発明の目的は、前記問題点を解決し、プ
ログラム処理効率を低下させず、大容量のメモリを備え
る必要のないようにしたデータ転送装置を提供すること
にある。

【００１４】

【課題を解決するための手段】本発明のデータ転送装置
の構成は、複数ビットのデータをシリアルに転送可能な
データ転送手段と、前記データ転送手段により転送する
複数バイトのデータを格納するメモリと、前記メモリか
ら前記複数バイトのデータを読み出すためのアドレスを
生成するポインタと、前記データ転送手段と前記ポイン
タのアドレス生成とを制御する送受信制御回路と、前記
メモリ内のデータのうち、任意のアドレス間の複数バイ
トのデータを繰返し転送できる繰返し転送手段と、前記
繰返し転送手段を何回繰返し送信するかを示すカウンタ
とを備え、前記ポインタにより示されたアドレスのデー
タを前記データ転送手段により転送すると、前記ポイン
タで示されたアドレスを更新して次の転送を行ない、任
意のアドレス間のデータ転送を行なう場合には前記繰返
し転送手段により、前記カウンタで示される数だけ繰返
し転送を行なうようになしたことを特徴とする。

【００１５】

【実施例】図１は本発明の一実施例におけるデータ転送
装置のブロック図である。

【００１６】図１において、本実施例は、データバッフ
ァ１が、送信データを格納するメモリでアドレス・バス
１２及びデータ・バス１３を介して送信データを格納す
る。

【００１７】ポインタ２は、データバッファ１のアドレ
スを指すアドレスポインタである。シフトレジスタ３
は、ポインタ２で示されたデータバッファ１の内容を格
納し、シリアルクロック信号２０に同期して１ビットず
つ出力端子４０を介してデータを出力する。

【００１８】コンペアレジスタ４は、繰返し送信するデ
ータバッファ１の先頭アドレスを格納するレジスタでデ
ータ・バス１３を介してライトする。また、割込み信号
１８が発生し、判別回路９によりロード信号２１が発生
すると、コンペアレジスタ４の内容はポインタ２にロー
ドされる。

【００１９】コンパレータ５は、ポインタ２の値とコン
ペアレジスタ４の値とをつねに比較し、一致すると一致
信号１５を発生しＲＳラッチ７をセット（“１”）す
る。

【００２０】第１のカウンタ６は、図２に示すように、
マスタラッチ５０、スレーブラッチ５２、デクリメンタ
５１、及び設定レジスタ５３から構成され、繰返し送信
するバイト数を格納するカウンタで、命令によりデータ
・バス１３を介してライトする。

【００２１】命令により、第１のカウンタ６にラッチす
ると、まず設定レジスタ５３にライトし、次いでスレー
ブラッチ５２に格納する。またＲＳラッチ７が“１”の
時、デクリメント信号１４によりスレーブラッチ５２の
値をデクリメントし、値が零になると割込み信号１８を
発生し、最初に設定した値（設定レジスタ５３）をリロ
ードする。

【００２２】第２のカウンタ８は、繰返し送信するデー
タバッファ１の内容を何回繰返すかを設定するカウンタ
で、データ・バス１３を介してライトする。判別回路９
は、第２のカウンタ８が零以外でかつ第１のカウンタ６
から割込み信号１８が発生した時のみ、ポインタ２にコ
ンペアレジスタ４の値をロードするためのロード信号２
１を出力する。

【００２３】送信制御回路１０は、データの送信動作を
制御する回路でシリアルクロック信号２０をカウント
し、１バイト転送終了ごとにシフトレジスタライト信号
１９をシフトレジスタ３に、デクリメント信号１４をポ
インタ２及び第１のカウンタ６に供給する。

【００２４】転送開始フラグ２２は、データ転送動作を
起動するフラグで“１”を書込むことにより転送動作を
開始する。選択フラグ２３は、シリアルクロック信号２
０をクロック信号２４が外部からのクロックかを選択す
る。

【００２５】セレクタ１１は、クロック信号２４か又は
外部から（クロック端子４１，入力バッファ３２を介し
た）供給されるクロックかを選択するセレクタで、選択
フラグ２３が“０”の時はクロック信号２４を選択し、
選択フラグ２３が“１”の時は外部から供給されるクロ
ックを選択して、シリアルクロック信号２０をシフトレ
ジスタ３及び送信制御回路１０に供給する。

【００２６】シフトレジスタライト信号１９は、データ
バッファ１からリードしたデータをシフトレジスタ３に
ライトするための信号で、“１”の時シフトレジスタ３
はデータバッファ１からリードしたデータを格納する。

【００２７】デクリメント信号１４は、ポインタ２及び
第１のカウンタ６の値をデクリメントするための信号
で、１バイト転送終了ごとに送信制御回路１０から発生
する。“１”の時にポインタ２の値をデクリメントし、
またＲＳラッチ７が“１”でかつデクリメント信号１４
が“１”の時に第１のカウンタ６の値をデクリメントす
る。

【００２８】転送終了信号１６は、ポインタ２が零にな
った時に“１”になる信号でポインタ２から出力され送
信制御回路１０に供給される。割込み信号１８は、第１
のカウンタ６が零にあった時にパルスが一発出力される
信号で、この割込み信号１８により第２のカウンタ８の
値をデクリメント及びコンペアレジスタ４の値をポイン
タ２にロードする。クリア信号１７は、第２のカウンタ
８が零になると“１”になり、ＲＳラッチ７をクリアす
る信号である。

【００２９】ロード信号２１は、クリア信号が“０”で
かつ割込み信号１８が発生した時に“１”になり、コン
ペアレジスタ４の値をポインタ２にロードする。

【００３０】即ち、本実施例は、複数ビットのデータを
シリアルに転送するデータ転送手段と、データ転送手段
により転送する複数バイトのデータを格納するメモリ手
段から複数バイトのデータを読み出すためのアドレスを
生成するアドレス生成手段と、データ転送手段に結合し
たデータ出力手段と、データ転送手段とアドレス生成手
段を制御手段と、同一パターンのデータを繰返し送信す
る先頭アドレスを格納するコンペアレジスタと、繰返し
送信するバイト数を指定するポインタと、繰返し送信す
る回数を格納するカウンタとを備え、さらにアドレス生
成により指定したデータをデータ転送手段により出力手
段へデータを転送し、さらにアドレス生成手段のアドレ
スを更新してメモリ手段に格納した複数バイトデータの
転送を行なう手段を有している。

【００３１】以下に送信の基本動作について説明する。

【００３２】データ・バス１３を介して、データバッフ
ァ１に送信すべきデータを設定し、ポインタ２にポイン
タ値を設定し、コンペアレジスタ４に繰返し送信するデ
ータバッファ１の先頭アドレスを設定し、第１のカウン
タ６に繰返し送信すべきバイト数を設定し、第２のカウ
ンタ８に繰返す回数の設定をそれぞれ行なった後、転送
開始フラグ２２に“１”をライトする。開始フラグ２２
が“１”になると、送信制御回路１０はシフトレジスタ
ライト信号１９を“１”にする。

【００３３】シフトレジスタライト信号１９が“１”に
なると、シフトレジスタ３はポインタ２で指定されたデ
ータバッファ１の送信データを格納し、シリアルクロッ
ク信号２０の立ち下がりに同期して、シフトレジスタ３
に格納されていた送信データが１ビットずつ出力バッフ
ァ３０を介して出力端子４０に出力する。

【００３４】８ビットデータの送信動作が終了すると、
送信制御回路１０はデクリメント信号１４を“１”にし
て、ポインタ２のデクリメントを行ない、シフトレジス
タライト信号１９を“１”にする。シフトレジスタライ
ト信号１９が“１”になると、デクリメントしたポイン
タ２が指すデータバッファ１のデータをシフトレジスタ
３に格納する。

【００３５】以下同様に、シリアルクロック信号２０の
立ち下がりに同期してデータの送信動作を繰返す。

【００３６】図３において、本実施例のデータバッファ
１は、左側のパターン（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，
空）があり、同一パターン（Ｃ，Ｄ，Ｅ）は２回繰り返
す。左側のデータバッファ１′は、上位アドレスから下
位アドレスまでのパターン（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ）があり、同一パターン（Ｃ，Ｄ，Ｅ）
が２組ある。左側のデータバッファ１では、点線と矢印
で示すように、短縮されていることが明白である。

【００３７】図３に示すように、データバッファ１の送
信データが同一パターン（Ｃ，Ｄ，Ｅ）繰返すような場
合、つまり任意のアドレス間を繰返し指定した複数バイ
トのデータを指定した回数だけ送信する動作について説
明する。

【００３８】基本の送信動作を繰返し行なっている途中
で、ポインタ２の指すアドレスの値とコンペアレジスタ
４の値とが一致すると、コンパレータ５を介してＲＳラ
ッチ７がセット（“１”）にされ、送信制御回路１０が
デクリメント信号１４を“１”にする度に、第１のカウ
ンタ６の値をデクリメントする。

【００３９】第１のカウンタ６が零になると、割込み信
号１８が発生し、第２のカウンタ８の値をデクリメント
すると同時に、第１のカウンタの値は設定値（設定レジ
スタ５３）がリロードされ、第２のカウンタ８が零以外
の時クリア信号１７は“０”で送信制御回路１０よりロ
ード信号２１が発生し、コンペアレジスタ４の値がポイ
ンタ２にロードされる。以上の動作を第２のカウンタ８
の値が零になるまで繰返す。

【００４０】第２のカウンタ８の値が零になると、クリ
ア信号１７が“１”になり、ＲＳラッチ７の値をクリア
（“０”）する。ＲＳラッチ７が“０”になると繰返し
動作は終了し、以後基本の送信動作を引続き行ない、ポ
インタ２の値が零になり転送終了信号１６が“１”にな
ると送信動作が終了する。

【００４１】図４にデータ送信動作のフロー図を示す。

【００４２】図４において、ポインタ２の内容がコンペ
アレジスタ４と同一でない場合（処理７０）は処理７１
へ、同一の場合処理７５へ移行する。処理７１では、デ
ータバッファ１からデータをリードし、シフトレジスタ
３に格納し、次に処理７２においてシフトレジスタ３の
データを出力し、処理７３でポインタ２をデクリメント
し、次の処理７４でポインタ２の内容が「０」か否か判
断し、「ＮＯ」の場合は処理７０へもどり、「ＹＥＳ」
の場合は終了する。一方、処理７０で「ＹＥＳ」の場合
は、処理７５においてデータバッファ１からデータをリ
ードし、シフトレジスタ３に格納する。次に処理７６に
おいて、シフトレジスタ３のデータを出力し、処理７７
でポインタ２と第１のカウンタ６とをデクリメントし、
次の処理７８で第１のカウンタ６が「０」か否かを判断
し、「ＹＥＳ」の場合は処理７７へ、「ＮＯ」の場合は
処理７５へ移行する。処理７９では、第２のカウンタ８
をデクリメントし、処理８１で第２のカウンタ８の内容
が「０」でないなら処理８０へ、「０」ならば処理７１
へ移行する。処理８０では、コンペアレジスタ４の値を
ポインタ２へロードする。処理８０の次は、処理７５へ
移行する。

【００４３】以上のように、本発明によれば、複数ビッ
トのデータをシリアルに転送するデータ転送手段と、デ
ータ転送手段により転送する複数バイトのデータを格納
するメモリ手段とから複数バイトのデータを読み出すた
めのアドレスを生成するアドレス生成手段と、データ転
送手段に結合したデータ出力手段と、データ転送手段と
アドレス生成手段を制御する制御手段と、同一パターン
のデータを繰返し送信する先頭アドレスを格納するコン
ペアレジスタと、繰返し送信するバイト数を指定するポ
インタと、繰返し送信する回数を格納するカウンタとを
有するデータ転送装置において、アドレス生成により指
定したデータをデータ転送手段により出力手段へデータ
を転送し、さらにアドレス生成手段のアドレスを更新し
てメモリ手段に格納した複数バイトデータの転送を行な
う手段とを設けることができるから、ＣＰＵのプログラ
ム処理を中断することなく複数バイト数のデータを送信
でき、また同一パターンの送信データを繰返し送信する
時、送信データを格納するデータバッファ領域を削減で
きるという利点が有る。

【００４４】図５は本発明の他の実施例におけるデータ
転送装置のブロック図である。

【００４５】図５において、本実施例は、前記一実施例
に対し、転送バイト数を設定する第１のカウンタ６を削
除する変わりに、繰返し送信するデータバッファ１の最
終アドレスを設定するコンペアレジスタ６１等を追加し
たものである。

【００４６】まず、前記一実施例に対し追加された構成
要素について説明する。ロードレジスタ６０は、繰返し
送信するデータバッファ１の先頭アドレスを格納するレ
ジスタで、データ・バス１３を介してライトする。コン
ペアレジスタ６１は、繰返し送信するデータバッファ１
の最終アドレスを格納するレジスタである。

【００４７】判別回路６３は、カウンタ６２が零以外で
かつコンパレータ５から一致信号１５が発生した時の
み、ロード信号２１を“１”にしてロードレジスタ６０
の値をポインタ２にロードする。

【００４８】以下に、送信の基本動作を説明する。

【００４９】データ・バス１３を介して、データバッフ
ァ１に送信すべきデータを設定し、ポインタ２にポイン
タ値を設定し、ロードレジスタ６０に繰返し送信するデ
ータバッファ１の先頭アドレスを設定し、コンペアレジ
スタ６１に繰返し送信するデータバッファ１の最終アド
レスを設定し、カウンタ６２に繰返す回数の設定をそれ
ぞれ行なった後、転送開始フラグ２２に“１”をライト
する。

【００５０】開始フラグ２２が“１”になると、送信制
御回路１０は、シフトレジスタライト信号１９を“１”
にする。

【００５１】シフトレジスタライト信号１９が“１”に
なると、シフトレジスタ３はポインタ２で指されたデー
タバッファ１の送信データを格納し、シリアルクロック
信号２０の立ち下がりに同期して、シフトレジスタ３に
格納されていた送信データが１ビットずつ出力バッファ
３０を介して、出力端子４０に出力する。

【００５２】８ビットデータの送信動作が終了すると、
送信制御回路１０はデクリメント信号１４を“１”にし
てポウンタ２のデクリメントを行ない、シフトレジスタ
ライト信号１９を“１”にする。シフトレジスタライト
信号１９が“１”になると、デクリメントしたポインタ
２が指すデータバッファ１のデータをシフトレジスタ３
に格納する。

【００５３】以下同様に、シリアルクロック信号２０の
立ち下がりに同期してデータの送信動作を繰返す。

【００５４】次に、図３に示すように、データバッファ
１の送信データが同一パターンを繰返すような場合、つ
まり任意のアドレス間を繰返し指定した回数だけ動作に
ついて説明する。

【００５５】基本の送信動作を繰返し行なっている途中
で、ポインタ２の指すアドレスの値とコンペアレジスタ
６１の値とが一致すると、コンパレータ５を介して一致
信号１５が発生し、カウンタ６２の値をデクリメント
し、カウンタ６２の値が零以外のとき、判別回路６３は
ロード信号２１を発生し、ロードレジスタ６０の値をポ
インタ２にロードする。

【００５６】以上の動作を、カウンタ６２の値が零にな
るまで繰返す。カウンタ６２の値が零になると、判別回
路６３はロード信号２１を“０”にし、ロードレジスタ
６０の値をポインタ２にロードしなくなり、以後基本の
送信動作を引続き行ない、ポインタ２の値が零になり、
転送終了信号１６が“１”になると送信動作が終了す
る。

【００５７】

【発明の効果】以上説明したように、本発明は、従来の
データ転送装置に特にデータバッファとポインタと第１
カウンタと送信制御回路とコンペアレジスタとカウンタ
を付加した場合、データバッファの格納データの送信動
作を行ないポインタの値を更新し、次のデータ送信動作
を再起動することにより、ＣＰＵによるプログラム処理
を中断することなくデータの送信動作が行なえ、またデ
ータバッファの格納データが同一パターンを繰返す場
合、ポインタの値がコンペアレジスタと一致すれば、任
意のアドレスから第１カウンタで指定バイト数をカウン
タで指定した回数だけ繰返し行ない、送信データを格納
するデータバッファの領域を削減することができるとい
う効果が有る。

【図面の簡単な説明】

【図１】本発明の一実施例のデータ転送装置のブロック
図である。

【図２】本発明の一実施例の第１のカウンタのブロック
図である。

【図３】本発明の一実施例のデータバッファのブロック
図である。

【図４】本発明の一実施例のフロー図である。

【図５】本発明の他の実施例のデータ転送装置のブロッ
ク図である。

【図６】従来のデータ転送装置を内蔵したマイクロコン
ピュータの接続を示すブロック図である。

【図７】従来のデータ転送装置を内蔵したマイクロコン
ピュータのブロック図である。

【符号の説明】

１ データバッファ ２，１１８ ポインタ ３ シフトレジスタ ４，６１ コンペアレジスタ ５ コンパレータ ６ 第１のカウンタ ７ ＲＳラッチ ８，６２ カウンタ ９，６３ 判別回路 １０ 送信制御回路 １１ セレクタ １２ アドレス・バス １３，１１２ データ・バス １４ デクリメント信号 １５ 一致信号 １６ 転送終了信号 １７ クリア信号 １８ 割込み信号 １９ シフトレジスタライト信号 ２０ シリアルクロック信号 ２１ ロード信号 ２２ 開始フラグ ２３ 選択フラグ ２４ クロック信号 ３０，３１ 出力バッファ ３２ 入力バッファ ３３ ＡＮＤゲート ３４ ラッチ ４０，１０５，１１５ 出力端子 ４１，１０４ 入力端子 ５０ マスタラッチ ５１ デクリメンタ ５２ スレーブラッチ ５３ 設定レジスタ ６０ ロードレジスタ １００，１０１ マイクロコンピュータ １０３，１１３ データ転送装置 １０６，１１６ クロック端子 １１１ メモリ １１１−ａ データバッファ領域 １１１−ｂ データバッファ領域 １１７ 中央処理装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数ビットのデータをシリアルに転送可
   能なデータ転送手段と、前記データ転送手段により転送
   する複数バイトのデータを格納するメモリと、前記メモ
   リから前記複数バイトのデータを読み出すためのアドレ
   スを生成するポインタと、前記データ転送手段と前記ポ
   インタのアドレス生成とを制御する送受信制御回路と、
   前記メモリ内のデータのうち、任意のアドレス間の複数
   バイトのデータを繰返し転送できる繰返し転送手段と、
   前記繰返し転送手段を何回繰返し送信するかを示すカウ
   ンタとを備え、前記ポインタにより示されたアドレスの
   データを前記データ転送手段により転送すると、前記ポ
   インタで示されたアドレスを更新して次の転送を行な
   い、任意のアドレス間のデータ転送を行なう場合には前
   記繰返し転送手段により、前記カウンタで示される数だ
   け繰返し転送を行なうようになしたことを特徴とするデ
   ータ転送装置。
2. 【請求項２】 データ転送手段が、シフトレジスタを有
   する請求項１記載のデータ転送装置。