JP2924232B2 - コマンドチェック装置 - Google Patents
コマンドチェック装置Info
- Publication number
- JP2924232B2 JP2924232B2 JP3051026A JP5102691A JP2924232B2 JP 2924232 B2 JP2924232 B2 JP 2924232B2 JP 3051026 A JP3051026 A JP 3051026A JP 5102691 A JP5102691 A JP 5102691A JP 2924232 B2 JP2924232 B2 JP 2924232B2
- Authority
- JP
- Japan
- Prior art keywords
- command
- byte
- address
- cpu
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Debugging And Monitoring (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータの周辺機
器を接続するときに使用されるプロトコルコントローラ
におけるコマンドチェック装置に関する。
器を接続するときに使用されるプロトコルコントローラ
におけるコマンドチェック装置に関する。
【０００２】
【従来の技術】プロトコルコントローラは、コンピュー
タの周辺機器を接続するときに使用されている。このよ
うに周辺機器を接続した場合、機器の間で命令（コマン
ド）の伝送が行われている。このようにコマンドの伝送
を行う場合、コマンドのチェックが必要である。
タの周辺機器を接続するときに使用されている。このよ
うに周辺機器を接続した場合、機器の間で命令（コマン
ド）の伝送が行われている。このようにコマンドの伝送
を行う場合、コマンドのチェックが必要である。
【０００３】従来のコマンドチェックは、ＳＣＳＩ(Sma
ll Computer System Interface)プロトコルコントロー
ラが、この機能を備えていなかったので、ＣＰＵのプロ
グラムで行っていた。ＳＣＳＩコマンドのビットパター
ンには、将来の機能拡張時に使用するために予約してお
く領域があり、この領域の各ビットはプロトコルの規定
上すべて“０”でなければならない。予約領域のいずれ
かのビットに“１”があれば、プロトコルを違反したこ
とになり、ターゲットは、エラーを示すステータスを返
す。
ll Computer System Interface)プロトコルコントロー
ラが、この機能を備えていなかったので、ＣＰＵのプロ
グラムで行っていた。ＳＣＳＩコマンドのビットパター
ンには、将来の機能拡張時に使用するために予約してお
く領域があり、この領域の各ビットはプロトコルの規定
上すべて“０”でなければならない。予約領域のいずれ
かのビットに“１”があれば、プロトコルを違反したこ
とになり、ターゲットは、エラーを示すステータスを返
す。
【０００４】図２は、従来のコマンドチェックの方法を
実現するためのシステムを示すブロック図である。図２
において、ターゲットＴには中央演算処理装置（ＣＰ
Ｕ）１及びＳＣＳＩプロトコルコントローラ２を備えて
いる。ＣＰＵ１は、プログラムを内蔵しており、このプ
ログラムを実行する。このＣＰＵ１は、ＳＣＳＩプロト
コルコントローラ２に接続されている。ＳＣＳＩプロト
コルコントローラ２にはバッファ３が設けられている。
また、ＳＣＳＩプロトコルコントローラ２は、ＳＣＳＩ
４を介してイニイエータ５につながっている。
実現するためのシステムを示すブロック図である。図２
において、ターゲットＴには中央演算処理装置（ＣＰ
Ｕ）１及びＳＣＳＩプロトコルコントローラ２を備えて
いる。ＣＰＵ１は、プログラムを内蔵しており、このプ
ログラムを実行する。このＣＰＵ１は、ＳＣＳＩプロト
コルコントローラ２に接続されている。ＳＣＳＩプロト
コルコントローラ２にはバッファ３が設けられている。
また、ＳＣＳＩプロトコルコントローラ２は、ＳＣＳＩ
４を介してイニイエータ５につながっている。
【０００５】このように構成されたシステムでは、ＳＣ
ＳＩプロトコルコントローラ２がイニシエータ５からコ
マンドを受け取ってバッファ３に格納したとき、ＣＰＵ
１のプログラムが当該コマンドの予約領域のビットをチ
ェックし、前記ビットに“１”があれば転送フェーズを
ステータスフェーズに切り換え、エラーを示すステータ
スを転送し、かつコマンド終了を示すメッセージを転送
していた。
ＳＩプロトコルコントローラ２がイニシエータ５からコ
マンドを受け取ってバッファ３に格納したとき、ＣＰＵ
１のプログラムが当該コマンドの予約領域のビットをチ
ェックし、前記ビットに“１”があれば転送フェーズを
ステータスフェーズに切り換え、エラーを示すステータ
スを転送し、かつコマンド終了を示すメッセージを転送
していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のコマンドチェック方法では、ＣＰＵのプログラムで
チェックを行っているので、処理時間が長くなるという
欠点があり、かつプログラムにコマンドチェックルーチ
ンを組み込まなければならず開発期間が長くなり、プロ
グラム容量が増えるという欠点もあった。
来のコマンドチェック方法では、ＣＰＵのプログラムで
チェックを行っているので、処理時間が長くなるという
欠点があり、かつプログラムにコマンドチェックルーチ
ンを組み込まなければならず開発期間が長くなり、プロ
グラム容量が増えるという欠点もあった。
【０００７】そこで、本発明の目的は、コマンドチェッ
クの処理時間を短縮化できるコマンドチェック装置を提
供することにある。
クの処理時間を短縮化できるコマンドチェック装置を提
供することにある。
【０００８】
【課題を解決するための手段】本発明は、プロトコル制
御を行うプロトコルコントローラ、及び所定の処理を行
う中央処理装置を含むターゲットと、このターゲットに
インターフェースを介して接続されたイニシエータから
なる装置において、上記中央処理装置からの指令により
あらかじめ各コマンドの予約領域のビットパターンを書
き込めるメモリと、上記イニシエータから発行されたコ
マンドを格納するバッファと、コマンドの１バイト目の
値から上記メモリ上のアドレスを算出する手段と、バッ
ファの内容と上記メモリ上のアドレスで示された内容を
１バイトずつ比較する比較手段とを備え、この比較手段
は受け取ったコマンドの予約領域のいずれかのビットに
所定論理値があるときに、エラーを示すステータスを出
力するものである。
御を行うプロトコルコントローラ、及び所定の処理を行
う中央処理装置を含むターゲットと、このターゲットに
インターフェースを介して接続されたイニシエータから
なる装置において、上記中央処理装置からの指令により
あらかじめ各コマンドの予約領域のビットパターンを書
き込めるメモリと、上記イニシエータから発行されたコ
マンドを格納するバッファと、コマンドの１バイト目の
値から上記メモリ上のアドレスを算出する手段と、バッ
ファの内容と上記メモリ上のアドレスで示された内容を
１バイトずつ比較する比較手段とを備え、この比較手段
は受け取ったコマンドの予約領域のいずれかのビットに
所定論理値があるときに、エラーを示すステータスを出
力するものである。
【０００９】
【作用】中央処理装置は、プログラムによりターゲット
のメモリに、あらかじめコマンドごとの予約領域のビッ
トパターンを書き込んでおくか、あるいはメモリをリー
ドオンリメモリで構成し、製造時にコマンドごとの予約
領域のビットパターンを書き込んでおく。ついで、ター
ゲットがイニシエータからコマンドを受け取り、バッフ
ァに当該コマンドを格納する。ついで、このコマンドの
１バイト目の値から最初アドレスを算出して、このバッ
ファの最初アドレスの内容を読み出し、また内蔵メモリ
の内容を先頭バイトからデータを読み出して、それぞれ
１バイトずつ、クロック回路に同期して、それらのデー
タを比較手段に入力する。比較手段は、上記各データ内
に所定の論理値があったときに、エラー信号を出力す
る。
のメモリに、あらかじめコマンドごとの予約領域のビッ
トパターンを書き込んでおくか、あるいはメモリをリー
ドオンリメモリで構成し、製造時にコマンドごとの予約
領域のビットパターンを書き込んでおく。ついで、ター
ゲットがイニシエータからコマンドを受け取り、バッフ
ァに当該コマンドを格納する。ついで、このコマンドの
１バイト目の値から最初アドレスを算出して、このバッ
ファの最初アドレスの内容を読み出し、また内蔵メモリ
の内容を先頭バイトからデータを読み出して、それぞれ
１バイトずつ、クロック回路に同期して、それらのデー
タを比較手段に入力する。比較手段は、上記各データ内
に所定の論理値があったときに、エラー信号を出力す
る。
【００１０】ここで、エラー信号が出力されたときは、
転送フェーズをステータスフェーズに切り換え、エラー
を示すステータスをイニシエータに転送し、その後転送
フェーズをメッセージフェーズに切り換え、メッセージ
を転送する。かつ、エラー信号が発生したことを、中央
処理装置に報告する。
転送フェーズをステータスフェーズに切り換え、エラー
を示すステータスをイニシエータに転送し、その後転送
フェーズをメッセージフェーズに切り換え、メッセージ
を転送する。かつ、エラー信号が発生したことを、中央
処理装置に報告する。
【００１１】
【実施例】以下、本発明を図示の実施例に基づいて説明
する。
する。
【００１２】図１は、本発明のコマンドチェック装置の
実施例を含むシステムのブロック図である。 図１にお
いて、ターゲット１０は、ＳＣＳＩ２０を介してイニシ
エータ３０に接続されている。ターゲット１０は、プロ
グラム内蔵のＣＰＵ１１と、ＳＣＳＩプロトコルコント
ローラ１２とから構成されている。ＣＰＵ１１には、Ｓ
ＣＳＩプロトコルコントローラ１２が接続されている。
このＳＣＳＩプロトコルコントローラ１２には、ＳＣＳ
Ｉ２０が接続されている。ＳＣＳＩプロトコルコントロ
ーラ１２は、バッファ１３と、ステータス／メッセージ
転送回路１４と、メモリ１５と、アドレス切換え回路１
６と、アドレス発生回路１７と、クロック発生回路１８
と、１バイト分（８個）のアンド回路１９とを備えてい
る。
実施例を含むシステムのブロック図である。 図１にお
いて、ターゲット１０は、ＳＣＳＩ２０を介してイニシ
エータ３０に接続されている。ターゲット１０は、プロ
グラム内蔵のＣＰＵ１１と、ＳＣＳＩプロトコルコント
ローラ１２とから構成されている。ＣＰＵ１１には、Ｓ
ＣＳＩプロトコルコントローラ１２が接続されている。
このＳＣＳＩプロトコルコントローラ１２には、ＳＣＳ
Ｉ２０が接続されている。ＳＣＳＩプロトコルコントロ
ーラ１２は、バッファ１３と、ステータス／メッセージ
転送回路１４と、メモリ１５と、アドレス切換え回路１
６と、アドレス発生回路１７と、クロック発生回路１８
と、１バイト分（８個）のアンド回路１９とを備えてい
る。
【００１３】このように構成された実施例の動作を説明
する。ＳＣＳＩコマンドは、最大２５６個（１バイト目
が０ｘ００〜０ｘＦＦ）であり、また長さは６バイト以
上である。コマンドの２バイト目〜６バイト目の予約領
域をチェックするため、ＣＰＵ１１は、コマンド０ｘ０
０からコマンド０ｘＦＦの順に、０ｘ００を設定した１
バイト目と、２バイト目〜６バイト目の予約領域のビッ
トパターン（合計２５６個×６バイト＝１５３６バイ
ト）を用意しておく。ＣＰＵ１１は、プログラムに従っ
て動作し、アドレス切換え回路１６をＣＰＵ１１側に
し、かつＣＰＵ１１からのアドレスに従って、メモリ１
５にあらかじめコマンドごとの予約領域のビットパター
ンを書き込んでおく。ＳＣＳＩプロトコルコントローラ
１２がイニシエータ３０からコマンドを受け取ってバッ
ファ１３に格納したとき、バッファ１３に格納されたコ
マンドの１バイト目がアドレス発生回路１７に供給され
る。アドレス発生回路１７は、コマンド１バイト目の値
に６バイトを乗じた値を最初アドレスとして発生し出力
する。アドレス切換え回路１６は、ＣＰＵ１１がメモリ
１５に書き込んだ後、アドレス発生回路１７側に切り換
わっており、アドレス発生回路１７からのアドレスを出
力する。このとき、バッファ１３とメモリ１５とから、
それぞれ１バイト分のデータがアンド回路１９に向けて
出力される。この２個のデータはアンド回路１９におい
て論理積（アンド）がとられ、それらのデータの各ビッ
トのうち１個でも“１”があれば出力信号“１”が出力
れ、これがエラー信号としてＣＰＵ１１及びステータス
／メッセージ転送回路１４に出力される。なお、クロッ
ク発生回路１８から出力されるクロックは、受け取った
コマンドの各バイトを、１バイト目から６バイト目まで
１バイトずつチェックするため、バッファ１３とアドレ
ス発生回路１７にアドレスインクリメントのためのタイ
ミングを供給する。例えばコマンド０ｘ０３で、２バイ
ト目の上位４ビットが予約領域の場合、メモリ上の（６
×３＝）１８バイト目から、 ０ｘ００、０ｘＦ０、０ｘ００、０x００ の６バイトのデータをあらかじめ書き込んでおく。 バッ
ファにコマンド０ｘ０３を受け取りしだい、１バイト目
から６バイト目までを、１バイトずつチェックし、受け
取ったコマンドの２バイト目上位４バイトのいずれかに
“１”があれば、２バイト目のチェック時にアンド回路
が、エラーを示す“１”を出力することになる。
する。ＳＣＳＩコマンドは、最大２５６個（１バイト目
が０ｘ００〜０ｘＦＦ）であり、また長さは６バイト以
上である。コマンドの２バイト目〜６バイト目の予約領
域をチェックするため、ＣＰＵ１１は、コマンド０ｘ０
０からコマンド０ｘＦＦの順に、０ｘ００を設定した１
バイト目と、２バイト目〜６バイト目の予約領域のビッ
トパターン（合計２５６個×６バイト＝１５３６バイ
ト）を用意しておく。ＣＰＵ１１は、プログラムに従っ
て動作し、アドレス切換え回路１６をＣＰＵ１１側に
し、かつＣＰＵ１１からのアドレスに従って、メモリ１
５にあらかじめコマンドごとの予約領域のビットパター
ンを書き込んでおく。ＳＣＳＩプロトコルコントローラ
１２がイニシエータ３０からコマンドを受け取ってバッ
ファ１３に格納したとき、バッファ１３に格納されたコ
マンドの１バイト目がアドレス発生回路１７に供給され
る。アドレス発生回路１７は、コマンド１バイト目の値
に６バイトを乗じた値を最初アドレスとして発生し出力
する。アドレス切換え回路１６は、ＣＰＵ１１がメモリ
１５に書き込んだ後、アドレス発生回路１７側に切り換
わっており、アドレス発生回路１７からのアドレスを出
力する。このとき、バッファ１３とメモリ１５とから、
それぞれ１バイト分のデータがアンド回路１９に向けて
出力される。この２個のデータはアンド回路１９におい
て論理積（アンド）がとられ、それらのデータの各ビッ
トのうち１個でも“１”があれば出力信号“１”が出力
れ、これがエラー信号としてＣＰＵ１１及びステータス
／メッセージ転送回路１４に出力される。なお、クロッ
ク発生回路１８から出力されるクロックは、受け取った
コマンドの各バイトを、１バイト目から６バイト目まで
１バイトずつチェックするため、バッファ１３とアドレ
ス発生回路１７にアドレスインクリメントのためのタイ
ミングを供給する。例えばコマンド０ｘ０３で、２バイ
ト目の上位４ビットが予約領域の場合、メモリ上の（６
×３＝）１８バイト目から、 ０ｘ００、０ｘＦ０、０ｘ００、０x００ の６バイトのデータをあらかじめ書き込んでおく。 バッ
ファにコマンド０ｘ０３を受け取りしだい、１バイト目
から６バイト目までを、１バイトずつチェックし、受け
取ったコマンドの２バイト目上位４バイトのいずれかに
“１”があれば、２バイト目のチェック時にアンド回路
が、エラーを示す“１”を出力することになる。
【００１４】そして、エラーの時は、ステータス／メッ
セージ転送回路１４は、フェーズをステータスフェーズ
に切り換え、エラーを示すステータスをイニシエータ３
０に転送し、その後転送フェーズをメッセージフェーズ
に切り換え、メッセージを転送する。
セージ転送回路１４は、フェーズをステータスフェーズ
に切り換え、エラーを示すステータスをイニシエータ３
０に転送し、その後転送フェーズをメッセージフェーズ
に切り換え、メッセージを転送する。
【００１５】上記実施例によれば、バッファ１３からの
データ及びメモリ１５からのデータをアンド回路１９で
アンドをとり、その内の一ビットでも“１”があればエ
ラーとするようにしてコマンドチェックを行うので、処
理時間が短くなってコマンドのスループットが上昇する
ことになる。また、ＣＰＵ１１に内蔵するプログラムに
コマンドチェックルーチンを組み込む必要がなくなるの
で、プログラムの開発期間を短縮でき、しかもプログラ
ム容量を減少させることができる。その結果、ＣＰＵの
負荷が軽くなるので、ＣＰＵを他の処理に割り当てるこ
とができる。
データ及びメモリ１５からのデータをアンド回路１９で
アンドをとり、その内の一ビットでも“１”があればエ
ラーとするようにしてコマンドチェックを行うので、処
理時間が短くなってコマンドのスループットが上昇する
ことになる。また、ＣＰＵ１１に内蔵するプログラムに
コマンドチェックルーチンを組み込む必要がなくなるの
で、プログラムの開発期間を短縮でき、しかもプログラ
ム容量を減少させることができる。その結果、ＣＰＵの
負荷が軽くなるので、ＣＰＵを他の処理に割り当てるこ
とができる。
【００１６】
【発明の効果】上記実施例により明らかなように、本発
明によると、回路によりコマンドチェックを行うので、
処理時間が短くなり、かつコマンドのスループットが上
昇するという利点がある。
明によると、回路によりコマンドチェックを行うので、
処理時間が短くなり、かつコマンドのスループットが上
昇するという利点がある。
【００１７】また、本発明によれば、プログラムにコマ
ンドチェックルーチンを組み込む必要がなくなるので、
開発期間を短縮でき、プログラム容量を減少できる。
ンドチェックルーチンを組み込む必要がなくなるので、
開発期間を短縮でき、プログラム容量を減少できる。
【００１８】さらに、本発明によれば、結果的にＣＰＵ
の負荷が軽くなるので、ＣＰＵをその他の処理に割り当
てることができる。
の負荷が軽くなるので、ＣＰＵをその他の処理に割り当
てることができる。
【図１】図１は、本発明の一実施例におるコマンドチェ
ック装置を示すブロック図
ック装置を示すブロック図
【図２】図２は、従来装置を示すブロック図
１０ ターゲット １１ ＣＰＵ １２ ＳＣＳＩプロトコルコントローラ １３ バッファ １４ ステータス／メッセージ転送回路 １５ メモリ １６ アドレス切換え回路 １７ アドレス発生回路 １８ クロック発生回路 １９ アンド回路 ２０ ＳＣＳＩ ３０ イニシエータ
Claims (1)
- 【請求項１】 プロトコル制御を行うプロトコルコント
ローラ、及び所定の処理を行う中央処理装置を含むター
ゲットと、このターゲットにインターフェースを介して
接続されたイニシエータからなる装置において、上記中
央処理装置からの指令によりあらかじめ各コマンドの予
約領域のビットパターンを書き込めるメモリと、上記イ
ニシエータから発行されたコマンドを格納するバッファ
と、コマンドの１バイト目の値から上記メモリ上のアド
レスを算出する手段と、バッファの内容と上記メモリ上
のアドレスで示された内容を１バイトずつ比較する比較
手段とを備え、この比較手段は受け取ったコマンドの予
約領域のいずれかのビットに規定外の値があるときに、
エラーを示すステータスを出力するコマンドチェック装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051026A JP2924232B2 (ja) | 1991-03-15 | 1991-03-15 | コマンドチェック装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051026A JP2924232B2 (ja) | 1991-03-15 | 1991-03-15 | コマンドチェック装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04286043A JPH04286043A (ja) | 1992-10-12 |
| JP2924232B2 true JP2924232B2 (ja) | 1999-07-26 |
Family
ID=12875299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051026A Expired - Fee Related JP2924232B2 (ja) | 1991-03-15 | 1991-03-15 | コマンドチェック装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924232B2 (ja) |
-
1991
- 1991-03-15 JP JP3051026A patent/JP2924232B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04286043A (ja) | 1992-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4144562A (en) | System and method for increasing microprocessor output data rate | |
| CN112543925B (zh) | 用于使用专用低延迟链路的多个硬件加速器的统一地址空间 | |
| EP0319185B1 (en) | Method and apparatus for checking a state machine | |
| EP0427023B1 (en) | Data transmission control apparatus for parallel processing system | |
| JP2924232B2 (ja) | コマンドチェック装置 | |
| US5603057A (en) | System for initiating data transfer between input/output devices having separate address spaces in accordance with initializing information in two address packages | |
| JP3261665B2 (ja) | データ転送方法及びデータ処理システム | |
| JP3265026B2 (ja) | 入出力データ交換方式 | |
| JPH02245959A (ja) | 入出力制御装置におけるデータ転送方式 | |
| JP2743780B2 (ja) | 分散処理装置 | |
| JPS6010379A (ja) | デ−タ処理システムのデ−タ転送方式 | |
| JP3294305B2 (ja) | 遠隔監視制御システムのデータ処理方式 | |
| JPH0282849A (ja) | 可変通信方式によるインターフェース | |
| JPS63228855A (ja) | 通信制御装置 | |
| JP3299147B2 (ja) | キャッシュ制御回路 | |
| JP3102443B2 (ja) | データ入力装置 | |
| JP2747154B2 (ja) | 入出力処理装置 | |
| JPS6130300B2 (ja) | ||
| JPS6243408Y2 (ja) | ||
| JPS6378257A (ja) | 入出力制御装置 | |
| JPH0315217B2 (ja) | ||
| JPH0329021A (ja) | プリンタサーバ | |
| JPH01123551A (ja) | 調歩データ受信方式 | |
| JPH0642227B2 (ja) | デ−タ転送装置 | |
| JPS61199104A (ja) | メモリ多重化型プログラマブルコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |