JPS6010379A - デ−タ処理システムのデ−タ転送方式 - Google Patents
デ−タ処理システムのデ−タ転送方式Info
- Publication number
- JPS6010379A JPS6010379A JP58116940A JP11694083A JPS6010379A JP S6010379 A JPS6010379 A JP S6010379A JP 58116940 A JP58116940 A JP 58116940A JP 11694083 A JP11694083 A JP 11694083A JP S6010379 A JPS6010379 A JP S6010379A
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- Japan
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- cycle
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- data transfer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は共通パスを用いてデータを高速に大量転送可能
なデータ転送方式と転送中パスエラーが発生じた時の再
送方式に関する。
なデータ転送方式と転送中パスエラーが発生じた時の再
送方式に関する。
従来技術
従来共通パスを介して中央処理装置又は周辺処理装置が
記憶装置からデータを読み出し、書き込み動作をする場
合は読み出し要求、書き込み要求毎にアドレス情報を送
っていた。この方式では−回の要求で常に共通パスの幅
以下のデータしか転送出来ない。
記憶装置からデータを読み出し、書き込み動作をする場
合は読み出し要求、書き込み要求毎にアドレス情報を送
っていた。この方式では−回の要求で常に共通パスの幅
以下のデータしか転送出来ない。
そのため、従来の方式で大量にデータ転送を行うために
は共通パスの転送幅を拡張するという方式を採っている
。しかしながら、共通パス幅を拡張すると信号線数が増
大し接続に要するケーブルの増大、コネクタピン数の増
加、信号線の入出力に対するインタフェース回路の増加
、誤り検出回路の増大等のため装置が大型化する欠点１
部品数の増加から生じる信頼性の低下を招くという欠点
も生じる。
は共通パスの転送幅を拡張するという方式を採っている
。しかしながら、共通パス幅を拡張すると信号線数が増
大し接続に要するケーブルの増大、コネクタピン数の増
加、信号線の入出力に対するインタフェース回路の増加
、誤り検出回路の増大等のため装置が大型化する欠点１
部品数の増加から生じる信頼性の低下を招くという欠点
も生じる。
また従来のデータ転送においては、データを受け取る装
置は、データ転送においてエラーが生じた場合、送出側
に伝える事をせず受け取シ側が中央処理装置にエラーを
伝えエラー処理をしていた。
置は、データ転送においてエラーが生じた場合、送出側
に伝える事をせず受け取シ側が中央処理装置にエラーを
伝えエラー処理をしていた。
この方法は再送すれば救えるエラーまでエラーとして処
理してしまい、共通パスの信頼性の低下を招いた。
理してしまい、共通パスの信頼性の低下を招いた。
発明の目的
本発明の目的は既存のパスの転送幅を拡張する事もなく
大量のデータを高速に一度に読み出し。
大量のデータを高速に一度に読み出し。
書き込み動作が実現出来る転送方式、及び転送途中でエ
ラーが発生した場合にはただちに前記転送を中断し、再
送可能ならしめる転送方式を提供する事にある。
ラーが発生した場合にはただちに前記転送を中断し、再
送可能ならしめる転送方式を提供する事にある。
発明の構成
本発明のデータ転送方式は、共通パスにより接続された
データ処理システムにおいて、データを送出する装置が
、転送すべきデータ数を格納するデータ数格納手段と、
転送すべき一個のスタートアドレスを格納するアドレス
格納手段と、転送すべき複数のデータを格納するデータ
格納手段を持ち、−回のデータ転送において前記アドレ
ス格納手段からスタートアドレスを共通パスに送出する
第１のサイクルを起動し、引き続いて前記第１のサイク
ルの半分の周期を持つ一連の第２のサイクルを起動して
前記データ格納手段より、前記データ数格納手段よシ指
示された数だけ次々とデータを共通パスに送出する事を
特徴とするデータ転送方式であり、特にデータ送出サイ
クルが通常のパスサイクルの半分の周期のため、データ
の高速転送を可能にしている。
データ処理システムにおいて、データを送出する装置が
、転送すべきデータ数を格納するデータ数格納手段と、
転送すべき一個のスタートアドレスを格納するアドレス
格納手段と、転送すべき複数のデータを格納するデータ
格納手段を持ち、−回のデータ転送において前記アドレ
ス格納手段からスタートアドレスを共通パスに送出する
第１のサイクルを起動し、引き続いて前記第１のサイク
ルの半分の周期を持つ一連の第２のサイクルを起動して
前記データ格納手段より、前記データ数格納手段よシ指
示された数だけ次々とデータを共通パスに送出する事を
特徴とするデータ転送方式であり、特にデータ送出サイ
クルが通常のパスサイクルの半分の周期のため、データ
の高速転送を可能にしている。
また前記−回のデータ転送において、データを受け取っ
た装置は送られたアドレス、データのエラーチェックを
前記サイクル毎に実行し、エラーが生じた場合、ただち
にエラ一応答信号を起動し。
た装置は送られたアドレス、データのエラーチェックを
前記サイクル毎に実行し、エラーが生じた場合、ただち
にエラ一応答信号を起動し。
データ転送の途中でも、転送を中断させ、速やかにデー
タ転送を初めから再実行させる事を特徴とするデータ転
送方式でもある。
タ転送を初めから再実行させる事を特徴とするデータ転
送方式でもある。
この発明の実施例
次に本発明について図面を参照して詳細に説明する。
第１図は本発明によるデータ転送方式を用いてデータ転
送を行うデータ処理システムの一般的構成を示す。第１
図において、１は中央処理装置。
送を行うデータ処理システムの一般的構成を示す。第１
図において、１は中央処理装置。
２は周辺制御装置、３は記憶装置、４はデータ転送を行
う共通パスを示す。
う共通パスを示す。
第２図には１本発明の一実施例の構成が示されており、
データ送出側の装置（書き込み要求時であれば中央処理
装置ｌ（第１図）又は周辺制御装置２（第１図）を示し
、読出し要求時であれば記憶装置３（第１図）を示す）
１００とデータ受信側の装置（書込み要求時であれば記
憶装置３（第１図）を示し、読出し要求時であれば中央
処理装置ｌ（第１図）又は周辺制御装置２（第１図）を
で転送されるデータの数、要求先、読み出し又は書き込
みの指定をする制御信号線２１１〜２１８゜情報信号線
１０１〜１３２．制御信号線２１１〜２１８のｌ’リテ
ィを転送するパリティ線３０１〜３０４、パス要求の応
答信号を送出する応答線４０１．４０２とから構成され
ている。
データ送出側の装置（書き込み要求時であれば中央処理
装置ｌ（第１図）又は周辺制御装置２（第１図）を示し
、読出し要求時であれば記憶装置３（第１図）を示す）
１００とデータ受信側の装置（書込み要求時であれば記
憶装置３（第１図）を示し、読出し要求時であれば中央
処理装置ｌ（第１図）又は周辺制御装置２（第１図）を
で転送されるデータの数、要求先、読み出し又は書き込
みの指定をする制御信号線２１１〜２１８゜情報信号線
１０１〜１３２．制御信号線２１１〜２１８のｌ’リテ
ィを転送するパリティ線３０１〜３０４、パス要求の応
答信号を送出する応答線４０１．４０２とから構成され
ている。
第２図を参照すると、データ送出側の装置１００は出力
用レジスタ１１〜１５．制御レジスタ１６゜情報信号線
１０１−１３２．制御信号線２１１〜２１８のパリティ
を発生する。、ＯＩＪティ発生゛回路１７、応答線４０
１，４０２からの応答信号を受け取るパスレシーバ１８
．及び前記レジスタ１１〜１６の出力を制御する・ぐス
制御回路２０を具備する。
用レジスタ１１〜１５．制御レジスタ１６゜情報信号線
１０１−１３２．制御信号線２１１〜２１８のパリティ
を発生する。、ＯＩＪティ発生゛回路１７、応答線４０
１，４０２からの応答信号を受け取るパスレシーバ１８
．及び前記レジスタ１１〜１６の出力を制御する・ぐス
制御回路２０を具備する。
また第２図を参照すると、データ受信側の装置２００は
情報信号線１０１〜１３２からのデータを受ける入力用
レジスタ５１〜５５．制御情報を受け入力用レジスタ５
１〜５５の入力を制御する制御回路５６．情報信号線１
０１〜１３２．制御信号線２１１〜２１８のノやりティ
チェックを行うパリティチェッカ５７．及び応答信号を
応答線４０１．４０２へ発生するパス応答回路５８を具
備する。なお、タイミング信号線５００ヘデータ転送用
タイミング信号を発生する発振器３００は。
情報信号線１０１〜１３２からのデータを受ける入力用
レジスタ５１〜５５．制御情報を受け入力用レジスタ５
１〜５５の入力を制御する制御回路５６．情報信号線１
０１〜１３２．制御信号線２１１〜２１８のノやりティ
チェックを行うパリティチェッカ５７．及び応答信号を
応答線４０１．４０２へ発生するパス応答回路５８を具
備する。なお、タイミング信号線５００ヘデータ転送用
タイミング信号を発生する発振器３００は。
データ送出側の装置１００又はデータ受信側の装置２０
０に含まれる場合も有る（本実施例ではデータ受信側の
装置２００に含まれている）。
０に含まれる場合も有る（本実施例ではデータ受信側の
装置２００に含まれている）。
次に本実施例の動作について、第２図、第３図。
第４図を参照しながら説明する。
まず第２図、第３図を参照して転送データにエラーがな
い場合の動作について説明する。
い場合の動作について説明する。
データ送出側の装置１００内のデータ処理部３０からア
ドレスデータ（ＡＤＤＲＥＳＳ ）を出力用レジスタ１
１に格納すると共にデータ（ＤＡＴＡＩ〜ＤＡＴＡ４
）を指定数だけ出力用レジスタ１２〜１５に格納する。
ドレスデータ（ＡＤＤＲＥＳＳ ）を出力用レジスタ１
１に格納すると共にデータ（ＤＡＴＡＩ〜ＤＡＴＡ４
）を指定数だけ出力用レジスタ１２〜１５に格納する。
データ（ＤＡＴＡＩ −ＤＡＴＡ４ ）を格納する出力
用レジスタは４コ以上の場合もあるが２本説明では４コ
（１２〜１５）有シ、指定データ数も４である場合を示
す。次に制御データを制御レジスタ１６に格納する。こ
の制御データには転送データ数指定情報も含まれる。
用レジスタは４コ以上の場合もあるが２本説明では４コ
（１２〜１５）有シ、指定データ数も４である場合を示
す。次に制御データを制御レジスタ１６に格納する。こ
の制御データには転送データ数指定情報も含まれる。
データをセントした後、パス制御回路２０により第１の
サイクル（０〜２Ｔ）が起動される。この時情報信号線
１０１〜１３２にアドレスデータ（ＡＤＤＲＥＳＳ ）
を送出し、制御信号線２１１〜２１８に制御データを送
出し、パリティ線３０１〜３０４に送出データのノ４リ
ティ情報を出力する。続いてパス制御回路２０は第１の
パスサイクルの周期２Ｔの半分の周期Ｔを持つ一連の第
２のサイクル（２Ｔ〜３Ｔ）、（３Ｔ〜４Ｔ）、（４Ｔ
〜５Ｔ）。
サイクル（０〜２Ｔ）が起動される。この時情報信号線
１０１〜１３２にアドレスデータ（ＡＤＤＲＥＳＳ ）
を送出し、制御信号線２１１〜２１８に制御データを送
出し、パリティ線３０１〜３０４に送出データのノ４リ
ティ情報を出力する。続いてパス制御回路２０は第１の
パスサイクルの周期２Ｔの半分の周期Ｔを持つ一連の第
２のサイクル（２Ｔ〜３Ｔ）、（３Ｔ〜４Ｔ）、（４Ｔ
〜５Ｔ）。
（５Ｔ〜６Ｔ）を起動して出力レジスタ１２〜１５の内
容（ＤＡＴＡＩ〜ＤＡＴＡ４ ）を情報信号線１０’４
〜１３２に送出する。と同時に情報信号線１０１〜１３
２のパリティ情報もパリティ線３０１〜３０４に出力さ
れる。
容（ＤＡＴＡＩ〜ＤＡＴＡ４ ）を情報信号線１０’４
〜１３２に送出する。と同時に情報信号線１０１〜１３
２のパリティ情報もパリティ線３０１〜３０４に出力さ
れる。
受信側の装置２００は制御データを制御信号線２１１〜
２１８よシ受は取シ、自装置に対するパスサイクルだと
判断して第１のサイクルで入力用レジスタ５１にアドレ
スデータ（ＡＤＤＲＥＳＳ ）を入力し、制御回路５６
に制御データを入力する。次に、制御回路５６に入力し
た制御データの中の転送データ数指定情報で定められた
数だけ、続く一連の第２のサイクルにょシデータ（ＤＡ
ＴＡ １〜ＤＡＴＡ ４ ）を入力用レジスタ５２〜５
５にセットする。同時にｉｅ ＩＪティ線３０１〜３０
４よ多入力したパリティ情報を用いてアドレス、データ
、制御データのパリティエラーチェックをパリティチェ
ッカ５７で実行する。このパリティチェックにょシェラ
−が無い場合は処理装置６ｏに送られ、入力データの処
理が実行される。
２１８よシ受は取シ、自装置に対するパスサイクルだと
判断して第１のサイクルで入力用レジスタ５１にアドレ
スデータ（ＡＤＤＲＥＳＳ ）を入力し、制御回路５６
に制御データを入力する。次に、制御回路５６に入力し
た制御データの中の転送データ数指定情報で定められた
数だけ、続く一連の第２のサイクルにょシデータ（ＤＡ
ＴＡ １〜ＤＡＴＡ ４ ）を入力用レジスタ５２〜５
５にセットする。同時にｉｅ ＩＪティ線３０１〜３０
４よ多入力したパリティ情報を用いてアドレス、データ
、制御データのパリティエラーチェックをパリティチェ
ッカ５７で実行する。このパリティチェックにょシェラ
−が無い場合は処理装置６ｏに送られ、入力データの処
理が実行される。
次に第２図、第４図を参照して、データ転送中にパリテ
ィエラーが発生した場合の動作を説明する。
ィエラーが発生した場合の動作を説明する。
パリティエラーチェックは各サイクルの終りの時点で／
？リティチェッカ５７で実施される。パリティエラーを
検出するとただちにパス応答回路５８に通知し、・、６
１Ｊテイエラーが発生したことを応答線４０１．４０２
を起動してデータ送出側の装置１００に通知する。デー
タ送出側の装置１００ではパスレシーバ１８でエラ一応
答を受けパス制御回路２０に通知する。パス制御回路２
０はこの通知を受けるとパス転送の途中であっても転送
を停止し、再送サイクルを起動する。
？リティチェッカ５７で実施される。パリティエラーを
検出するとただちにパス応答回路５８に通知し、・、６
１Ｊテイエラーが発生したことを応答線４０１．４０２
を起動してデータ送出側の装置１００に通知する。デー
タ送出側の装置１００ではパスレシーバ１８でエラ一応
答を受けパス制御回路２０に通知する。パス制御回路２
０はこの通知を受けるとパス転送の途中であっても転送
を停止し、再送サイクルを起動する。
発明の効果
本発明には以上説明したように、データ転送において、
転送の宛先確認サイクル（アドレス指定サイクル）の周
期を長＜［、、ｆ−夕転送の周期を短かくすることによ
り、パスの信頼性を確保すると共に、データ転送速度の
向上を得るという利点がある。また転送データの・クリ
ティを各サイクル毎にチェックし、エラーが発生ずれば
、すぐエラ一応答を返して再送サイクルを高速に起動す
ることによシ、バス転送の効率が上昇するという効果も
ある。
転送の宛先確認サイクル（アドレス指定サイクル）の周
期を長＜［、、ｆ−夕転送の周期を短かくすることによ
り、パスの信頼性を確保すると共に、データ転送速度の
向上を得るという利点がある。また転送データの・クリ
ティを各サイクル毎にチェックし、エラーが発生ずれば
、すぐエラ一応答を返して再送サイクルを高速に起動す
ることによシ、バス転送の効率が上昇するという効果も
ある。
第１図は本発明のシステム構成を示す図、第２図は本発
明の一実施例を示すブロック図、第３図は転送のタイム
チャート、第４図はエラーによる再送サイクルのタイム
チャートである。 １：中央処理装置、２：周辺制御装置、３：記憶装置、
４：共通バス、ＸＯＯ：データ送出側の装置、２００：
データ受信側の装置、１０１〜１３２：情報信号線、２
１１〜２１８：制御信号線。
明の一実施例を示すブロック図、第３図は転送のタイム
チャート、第４図はエラーによる再送サイクルのタイム
チャートである。 １：中央処理装置、２：周辺制御装置、３：記憶装置、
４：共通バス、ＸＯＯ：データ送出側の装置、２００：
データ受信側の装置、１０１〜１３２：情報信号線、２
１１〜２１８：制御信号線。
Claims (1)
- 【特許請求の範囲】 １、共通パスに接続されたデータ処理システムにおいて
、データを送出する装置が、転送すべきデータ数を格納
するデータ数格納手段と、転送すべき１個のスタートア
ドレスを格納スるアドレス格納手段と、転送すべき複数
のデータを格納するデータ格納手段を持ち、１回のデー
タ転送において、前記アドレス格納手段から前記スター
トアドレスを前記共通パスに送出する第１のサイクルを
起動し、該第１のサイクルに引き続いて前記第１のサイ
クルの半分の周期を持つ一連の第２のサイクルを起動し
て前記データ格納手段よシ前記データ数格納手段より指
示された数だけ次々とデータを前記共通パスに送出する
事を特徴とするデータ転送方式。 ２、特許請求の範囲第１項記載のデータ転送方式におい
て、前記データ処理システムのデータを受け取った装置
は送られたアドレス、データのエラーチェックを前記サ
イクル毎に実行し、エラーが生じた場合、エラ一応答信
号を起動し、前記データを送出する装置がデータ転送の
途中でも転送を中断させ、前記データを送出する装置に
データ転送を初めから再実行させる事を特徴とするデー
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116940A JPS6010379A (ja) | 1983-06-30 | 1983-06-30 | デ−タ処理システムのデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116940A JPS6010379A (ja) | 1983-06-30 | 1983-06-30 | デ−タ処理システムのデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010379A true JPS6010379A (ja) | 1985-01-19 |
Family
ID=14699474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116940A Pending JPS6010379A (ja) | 1983-06-30 | 1983-06-30 | デ−タ処理システムのデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010379A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410372A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Direct memory access restart system |
| JPH01205366A (ja) * | 1987-12-15 | 1989-08-17 | Advanced Micro Devicds Inc | データを転送するための方法およびそのためのデータ転送制御器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258332A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Data transfer system |
-
1983
- 1983-06-30 JP JP58116940A patent/JPS6010379A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258332A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Data transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410372A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Direct memory access restart system |
| JPH01205366A (ja) * | 1987-12-15 | 1989-08-17 | Advanced Micro Devicds Inc | データを転送するための方法およびそのためのデータ転送制御器 |
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