JPS58192123A - 入出力デ−タ転送制御装置 - Google Patents
入出力デ−タ転送制御装置Info
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- JPS58192123A JPS58192123A JP7470482A JP7470482A JPS58192123A JP S58192123 A JPS58192123 A JP S58192123A JP 7470482 A JP7470482 A JP 7470482A JP 7470482 A JP7470482 A JP 7470482A JP S58192123 A JPS58192123 A JP S58192123A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の輌する分野
この発明は、電子計算機システムにおける入出力装置の
データ転送を制御する入出力データ転送制御装置に関す
るものである。
データ転送を制御する入出力データ転送制御装置に関す
るものである。
従来技術の構成
従来この釉の装置として第１図に示すものがあった。図
においてｆｉｌ Ｕ中央処理装ｋ（ＣＰＵと略記する）
、１２１は記憶装置、（３１は入出力チャネル、（４１
は共通のパス、（５１は入出力装置である。入出力チャ
ネル（３）の内部にはチャネル制御部（３０１） 、ア
ドレスレジスタ（３０２） 、カウントレジスタ（３０
３）、データレジスタ（３０４） 、検知回路（３０５
）が設けられる。また（３０６）〜（３１５）及び（５
０１）はそれぞれの信号線上の信号を示し、これら信号
の種類については後で説明する。
においてｆｉｌ Ｕ中央処理装ｋ（ＣＰＵと略記する）
、１２１は記憶装置、（３１は入出力チャネル、（４１
は共通のパス、（５１は入出力装置である。入出力チャ
ネル（３）の内部にはチャネル制御部（３０１） 、ア
ドレスレジスタ（３０２） 、カウントレジスタ（３０
３）、データレジスタ（３０４） 、検知回路（３０５
）が設けられる。また（３０６）〜（３１５）及び（５
０１）はそれぞれの信号線上の信号を示し、これら信号
の種類については後で説明する。
従来技術の動作
データ転送には入出力装置（５１のデータを記憶装置（
２）に憐込む場合の転送と、記憶装＊ ＋２１からデー
タを読出して入出力装置（５１に入力する場合の転送と
があるが、互に類似した動作になるので、記憶装置（２
）へデータを書込む場合の転送について説明する。
２）に憐込む場合の転送と、記憶装＊ ＋２１からデー
タを読出して入出力装置（５１に入力する場合の転送と
があるが、互に類似した動作になるので、記憶装置（２
）へデータを書込む場合の転送について説明する。
データ転送の必要が発生した時、ＣＰＵｔｌ＋は入出力
チャネルに対し制御データ（ａＯり及び起動指令（３０
７）を与える。その後は記憶装置（２）、入出力チャネ
ル（３１、入出力装置（５１間の動作となる。チャネル
制御部（３０１）はＣＰＵ １１１から制御データ（３
０６）により指定された入出力装置（５）全選択する入
出力装置アドレス（３０８） ’ｉ送出し、同じく転送
データを記憶装置ｉｔ ＋２１に誓込む先頭アドレスを
アドレスレジスタ（３０２）にセットし、転送すべき総
データ数をカウントレジスタ（３０３）にセットする。
チャネルに対し制御データ（ａＯり及び起動指令（３０
７）を与える。その後は記憶装置（２）、入出力チャネ
ル（３１、入出力装置（５１間の動作となる。チャネル
制御部（３０１）はＣＰＵ １１１から制御データ（３
０６）により指定された入出力装置（５）全選択する入
出力装置アドレス（３０８） ’ｉ送出し、同じく転送
データを記憶装置ｉｔ ＋２１に誓込む先頭アドレスを
アドレスレジスタ（３０２）にセットし、転送すべき総
データ数をカウントレジスタ（３０３）にセットする。
先頭アドレスと総データ数の情報は共に制御データ（３
０６）に入っている。その後でチャネル制御部（３）は
入出力装置（５）に転送指令信号（３０９） ｋ送出す
る。第１図で（３１０）、（３１１）、（３１２）はそ
れぞれアドレスラッテ信号、カウントラッチ信号、デー
タラッチ信号で、これらラッチ信号がチャネル制御部（
３（１１）から出力された時点に各レジスタの入力端子
に加えられている信号がそのレジスタにセットされる。
０６）に入っている。その後でチャネル制御部（３）は
入出力装置（５）に転送指令信号（３０９） ｋ送出す
る。第１図で（３１０）、（３１１）、（３１２）はそ
れぞれアドレスラッテ信号、カウントラッチ信号、デー
タラッチ信号で、これらラッチ信号がチャネル制御部（
３（１１）から出力された時点に各レジスタの入力端子
に加えられている信号がそのレジスタにセットされる。
入出力装置（５１は入出力データ（ｇ号（３１３）と転
送リクエスト信号（５０１）を出力し、このデータ（ｇ
号（３１３）がラッチ信号（ａ１２）によってデータレ
ジスタ（３０４）にラッチされ、記憶装＠＋２＋はチャ
ネル制御部（３０１）からのメモリリクエスト信号（１
１４）によりデータレジスタ（３０４）の内容をアドレ
スレジスタ（３０２）の内容によって指示されるアドレ
ス位置へ書込む。１つのデータの転送がこのようにして
終るとアドレスレジスタ（３０２）の内容に数値ｌ
・が加えられカウントレジスタ（３０３）の内容から
数値ｌが減算される。入出力抜＠ ＋５１は次の入出力
データ信号（３１３）を出力しこれが記憶装置（２）の
次のアドレス位置へ格納される。
送リクエスト信号（５０１）を出力し、このデータ（ｇ
号（３１３）がラッチ信号（ａ１２）によってデータレ
ジスタ（３０４）にラッチされ、記憶装＠＋２＋はチャ
ネル制御部（３０１）からのメモリリクエスト信号（１
１４）によりデータレジスタ（３０４）の内容をアドレ
スレジスタ（３０２）の内容によって指示されるアドレ
ス位置へ書込む。１つのデータの転送がこのようにして
終るとアドレスレジスタ（３０２）の内容に数値ｌ
・が加えられカウントレジスタ（３０３）の内容から
数値ｌが減算される。入出力抜＠ ＋５１は次の入出力
データ信号（３１３）を出力しこれが記憶装置（２）の
次のアドレス位置へ格納される。
以−ヒのようにして順次データ転送が行われ検知回路（
３０５）がカウントレジスタ（３０３）の内容が０（ゼ
ロ）になったことを検知すると終了検知信号（３１５）
が出力され、これによりチャネル制御部（３０１）ｉｊ
：転送指令信号（３０９）の出力を停止し終了報告信号
（３１６） を出力して一連の入出力制御を終了する。
３０５）がカウントレジスタ（３０３）の内容が０（ゼ
ロ）になったことを検知すると終了検知信号（３１５）
が出力され、これによりチャネル制御部（３０１）ｉｊ
：転送指令信号（３０９）の出力を停止し終了報告信号
（３１６） を出力して一連の入出力制御を終了する。
第２図は第１図の各部の動作を示す一動作タイム図テ、
同図（ａ） Ｕアドレスレジスタ（３０２）の内容、同
図（ｂ）はカウントレジスタ（３０３）の内容、同ＩＦ
Ｉ（ｅ）。
同図（ａ） Ｕアドレスレジスタ（３０２）の内容、同
図（ｂ）はカウントレジスタ（３０３）の内容、同ＩＦ
Ｉ（ｅ）。
（ｄ） 、 （ｅ） 、 （ｆ） 、 （ｇ） 、 （
ｈ） 、 （ｊ）はそれぞれ第１図に示す１６号（３０
９）、（３１５）、（３１６）、（５０１）、（３１３
）、（３１２）、（３１４）を示し、同図（ｉ）はデー
タレジスタ（３０４）の内容を７ドす。データｌ乃至デ
ータ８の８個のデータをアドレス１００〜１０７に夷込
む場合の転送を示している。
ｈ） 、 （ｊ）はそれぞれ第１図に示す１６号（３０
９）、（３１５）、（３１６）、（５０１）、（３１３
）、（３１２）、（３１４）を示し、同図（ｉ）はデー
タレジスタ（３０４）の内容を７ドす。データｌ乃至デ
ータ８の８個のデータをアドレス１００〜１０７に夷込
む場合の転送を示している。
従来式術の欠点
従来の入出力データ転送制御装置１ｔＵ以上のように構
成嘔ルているので、データ転送の途中でデータエラーな
どが発生した場合、もう一度転送をやりＩ自そうとして
もアドレスレジスタとカウントレジスタの内容はすでに
更新されてしまっているので、再転送を試みることがで
きず、一度エラー終了の報告をＣＰＵ ｆｉｌに対して
行なった後、あらためてＣＰＵ ｔｌ＋からもう一度制
御データ（３０り及び起動指令（３０７） ’ｉ小出力
なければならないという欠点があった。
成嘔ルているので、データ転送の途中でデータエラーな
どが発生した場合、もう一度転送をやりＩ自そうとして
もアドレスレジスタとカウントレジスタの内容はすでに
更新されてしまっているので、再転送を試みることがで
きず、一度エラー終了の報告をＣＰＵ ｆｉｌに対して
行なった後、あらためてＣＰＵ ｔｌ＋からもう一度制
御データ（３０り及び起動指令（３０７） ’ｉ小出力
なければならないという欠点があった。
本発明の目的
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、適当な単位のデータ転送を終了す
るごとに転送の再試行の際の先頭アドレスになるべきア
ドレスをアドレスレジスタからアドレスセーブレジスタ
にセーブし、その時のカウントレジスタの内容をカウン
トセーブレジスタにセーブしておいて、エラ一時、入出
力装置から転送の再試行の要求があった時にはアドレス
セーブレジスタにセーブしたアドレス点から転送ｔＳ開
できるようにし、エラー発生時の処理時間１、短縮した
入出力データ転送制御装置を提供することを目的として
いる。
めになされたもので、適当な単位のデータ転送を終了す
るごとに転送の再試行の際の先頭アドレスになるべきア
ドレスをアドレスレジスタからアドレスセーブレジスタ
にセーブし、その時のカウントレジスタの内容をカウン
トセーブレジスタにセーブしておいて、エラ一時、入出
力装置から転送の再試行の要求があった時にはアドレス
セーブレジスタにセーブしたアドレス点から転送ｔＳ開
できるようにし、エラー発生時の処理時間１、短縮した
入出力データ転送制御装置を提供することを目的として
いる。
本発明の構成
以下図面によりこの発明の詳細な説明する。
第３図はこの発明の一実施例を示すブロック図で第１図
と同一符号は同−又は相当部分を示し、（３１７） ｉ
アドレスセーブレジスタ、 （３１８）ｉカウントセ
ーブレジスタ、（３１９＆）、（３１９りはそれぞれ士
しクタ、（３２ｏ）は切換え信号、（５ｏ２）はセーブ
ラッチ信号、（５０３）にりストアリクエスト（ｒｅｓ
ｔｏｒｅｒｅｑｕｅｓｔ ）信号である。
と同一符号は同−又は相当部分を示し、（３１７） ｉ
アドレスセーブレジスタ、 （３１８）ｉカウントセ
ーブレジスタ、（３１９＆）、（３１９りはそれぞれ士
しクタ、（３２ｏ）は切換え信号、（５ｏ２）はセーブ
ラッチ信号、（５０３）にりストアリクエスト（ｒｅｓ
ｔｏｒｅｒｅｑｕｅｓｔ ）信号である。
本発明の動作
第４図は第３図の回路でリスト了リクエスト１ｇ号（５
０３）が発せられる場合の各部の信号を示す１作タイム
図で、第４図（ａ）はアドレスレジスタ（３０２）の内
容、同図（ｂ）はカウントレジスタ（３０３Ｊの内容、
同図（ｅ）Ｈアドレスセーブレジスタ（３１７） （Ｄ
内容、１Ｉｌｒ１図（ｄ） Ｕカウントセーブレジス
タ（３１８）の内容ｆ示し、同図（ｅ） 、 （ｆ）
、 （ｇ） 、 （ｈ） 、 （ｉ）はそれぞれ第３図
の信号（３０９）、（５０２）、（５０１）、（５０３
）、（３１３）ｋ示す。
０３）が発せられる場合の各部の信号を示す１作タイム
図で、第４図（ａ）はアドレスレジスタ（３０２）の内
容、同図（ｂ）はカウントレジスタ（３０３Ｊの内容、
同図（ｅ）Ｈアドレスセーブレジスタ（３１７） （Ｄ
内容、１Ｉｌｒ１図（ｄ） Ｕカウントセーブレジス
タ（３１８）の内容ｆ示し、同図（ｅ） 、 （ｆ）
、 （ｇ） 、 （ｈ） 、 （ｉ）はそれぞれ第３図
の信号（３０９）、（５０２）、（５０１）、（５０３
）、（３１３）ｋ示す。
以下第４図の例を用いて第３図の回路の動作を説明する
。データｌ乃至データＩ２の１２個のデータをアドレス
１００〜１１１４Ｃ畳込むに際し、データ８がエラーで
あった場合整水している。
。データｌ乃至データＩ２の１２個のデータをアドレス
１００〜１１１４Ｃ畳込むに際し、データ８がエラーで
あった場合整水している。
人出力抜＆ ＋５１は転送開始点から始めて４個のデー
タの転送を完了するごとにセーブラッチ信号（５０２）
（第４図（ｆ） ） ’ｅ小出力る。リストアリクエ
スト信号（５０３）が発せられない間は第３図の回路は
第１図の回路と同様に動作し、ただアドレスセーブレジ
スタ（３１７） 、カウントセーブレジスタ（３１８）
の内容が第４図（ｅ） 、 （ｄ）に示すように変化す
る。すなわちセーブラッチ信号（５１１２）が出力され
た時点のアドレスレジスタ（３０２）及びカウントレジ
スタ（３０３）の内容が人力されて保持されている。
タの転送を完了するごとにセーブラッチ信号（５０２）
（第４図（ｆ） ） ’ｅ小出力る。リストアリクエ
スト信号（５０３）が発せられない間は第３図の回路は
第１図の回路と同様に動作し、ただアドレスセーブレジ
スタ（３１７） 、カウントセーブレジスタ（３１８）
の内容が第４図（ｅ） 、 （ｄ）に示すように変化す
る。すなわちセーブラッチ信号（５１１２）が出力され
た時点のアドレスレジスタ（３０２）及びカウントレジ
スタ（３０３）の内容が人力されて保持されている。
第４図に示す例では、入出力装置ｍ ＋５１がデータ８
金準備した段階でそのデータブロック（データ５〜デー
タ８の４データが１つのブロックになっている）にエラ
ーがあることを検知したため、データ８は出力せずにリ
ストアリクエスト信号（５０３）を出力する。この毎号
を受けたチャネル制御部（３０１）ｔｊ切換え信号（３
２０） 、アドレスラッチ信号（３１Ｏ）、カウントラ
ッチ信号（３１１） を出力してアドレスセーブレジス
タ（３１７）およびカウントセーフレジスタ（３１８）
の内容をそれぞれアドレスレジスタ（３０２）及びカウ
ントレジスタ（３０３）にラッチする。したがってこれ
らレジスタ（３０２）、（３０３）の内容はエラーが検
出されたデータブロックの先頭データの場合の状態を示
しているので、その状態から転送を再試行し、すなわち
アドレス１０４にデータ５を書込むこζから開始すれば
よい６さきに１込まれていたデータ５，６．７は膏血さ
れる（同一データが新に書込まれることもある）。第４
図に示す例では其佐エラーは発生しなかったことを示し
ている。
金準備した段階でそのデータブロック（データ５〜デー
タ８の４データが１つのブロックになっている）にエラ
ーがあることを検知したため、データ８は出力せずにリ
ストアリクエスト信号（５０３）を出力する。この毎号
を受けたチャネル制御部（３０１）ｔｊ切換え信号（３
２０） 、アドレスラッチ信号（３１Ｏ）、カウントラ
ッチ信号（３１１） を出力してアドレスセーブレジス
タ（３１７）およびカウントセーフレジスタ（３１８）
の内容をそれぞれアドレスレジスタ（３０２）及びカウ
ントレジスタ（３０３）にラッチする。したがってこれ
らレジスタ（３０２）、（３０３）の内容はエラーが検
出されたデータブロックの先頭データの場合の状態を示
しているので、その状態から転送を再試行し、すなわち
アドレス１０４にデータ５を書込むこζから開始すれば
よい６さきに１込まれていたデータ５，６．７は膏血さ
れる（同一データが新に書込まれることもある）。第４
図に示す例では其佐エラーは発生しなかったことを示し
ている。
以上のように、この発明ではデータ転送の再試行を行う
にあたりＣＰＵ ｉｌ＋の介入を必要とせず、またセー
ブラッチ信号（５０２）およびリストアリクエスト信号
（５０３）に人出カ装ｗ（５）で任意に制御できるので
、データ転送の再試行は転送データブロックの大きさに
無関係となる。
にあたりＣＰＵ ｉｌ＋の介入を必要とせず、またセー
ブラッチ信号（５０２）およびリストアリクエスト信号
（５０３）に人出カ装ｗ（５）で任意に制御できるので
、データ転送の再試行は転送データブロックの大きさに
無関係となる。
発明の他の実施例１
なお、上記実施例では、セーブラッチ信号（５０２）と
リストアリクエスト信号（ｓｏ３）’に入出カ装［＋５
１が出力しているが、この出力を入出力チャネル（３）
が竹うように制御することができる。
リストアリクエスト信号（ｓｏ３）’に入出カ装［＋５
１が出力しているが、この出力を入出力チャネル（３）
が竹うように制御することができる。
史に記憶装置（２）に喪込む場合の転送について説明し
たが、記憶装＠ １２１からデータを胱出す場合の転送
についても類似の動作が盲われるので、その６９明を省
略する。
たが、記憶装＠ １２１からデータを胱出す場合の転送
についても類似の動作が盲われるので、その６９明を省
略する。
本発明の効果
以上のようにこの発明によればデータ転送の再試行のた
めのセーブレジスタ群を装備したのでＣＰＵ ｎ＋の介
入なしに簡単に一データ転送の再試竹ヲ夾口することが
できエラー発生時の転送所要時間を短縮することができ
るという効果がある。
めのセーブレジスタ群を装備したのでＣＰＵ ｎ＋の介
入なしに簡単に一データ転送の再試竹ヲ夾口することが
できエラー発生時の転送所要時間を短縮することができ
るという効果がある。
第１図は従来の装置を示すブロック図、第２図は第１図
の各部の動作を示す動作タイム図、第３図はこの発明の
一実施例を示すブロック図、第４図は第３図の各部の１
作を示す動作タイム図である。 （１）・・・ＣＰＵ 、 ＋２１・・・記憶装置、ｉ
３＋・・・チャネル制御部、（４１・・・バス、（５）
・・・入出７［＆、 （３０２）・・・アドレスレジ
スタ、（３０３）・−・カウントレジスタ、（３０４）
・・・データレジスタ、 （３１７）・・・アドレス
セーブレジスタ、（３１８）・・・カウントセーブレジ
スタ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
の各部の動作を示す動作タイム図、第３図はこの発明の
一実施例を示すブロック図、第４図は第３図の各部の１
作を示す動作タイム図である。 （１）・・・ＣＰＵ 、 ＋２１・・・記憶装置、ｉ
３＋・・・チャネル制御部、（４１・・・バス、（５）
・・・入出７［＆、 （３０２）・・・アドレスレジ
スタ、（３０３）・−・カウントレジスタ、（３０４）
・・・データレジスタ、 （３１７）・・・アドレス
セーブレジスタ、（３１８）・・・カウントセーブレジ
スタ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- 入出力装置と記憶装置との間のデータ転送を制御する入
出力データ転送制御装置において、データを入出力すべ
き記憶装置のアドレスを保持するアドレスレジスタと、
転送未済のデータ数を保持するカウントレジスタと、デ
ータ転送の開始に際し上記アドレスレジスタ及び上記カ
ウントレジスタにそれぞれの初期値を設定する手段と、
１つのデータを転送するごとに上記アドレスレジスタの
内容に数値ｌを加算し上記カウントレジスタの内容から
数値ｌを減算する手段と、あらかじめ゛定めた時点ごと
に上記アドレスレジスタ及び上記カウントレジスタの内
容−をそれぞれ入力するアドレスセーブレジスタ及びカ
ウントセーブレジスタと、データ転送にエラーを発生し
て再転送を行うとき上記アドレスセーブレジスタ及びカ
ウントセーブレジスタの内容をそれぞれ上記アドレスレ
ジスタ及び上記カウントレジスタに再入力してこの再入
力した上記アドレ、スレジスタの示すアドレス位置から
のデータの再転送を実施する手段とを備えたことを特徴
とする入出力データ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7470482A JPS58192123A (ja) | 1982-05-04 | 1982-05-04 | 入出力デ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7470482A JPS58192123A (ja) | 1982-05-04 | 1982-05-04 | 入出力デ−タ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58192123A true JPS58192123A (ja) | 1983-11-09 |
Family
ID=13554878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7470482A Pending JPS58192123A (ja) | 1982-05-04 | 1982-05-04 | 入出力デ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193958A (ja) * | 1988-01-28 | 1989-08-03 | Hitachi Ltd | インターフェース制御回路 |
-
1982
- 1982-05-04 JP JP7470482A patent/JPS58192123A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193958A (ja) * | 1988-01-28 | 1989-08-03 | Hitachi Ltd | インターフェース制御回路 |
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