JPH0140432B2

JPH0140432B2 -

Info

Publication number: JPH0140432B2
Application number: JP58181425A
Authority: JP
Inventors: Hideo Abe; Shuichi Kunyoshi; Shuichi Tonami; Zenichi Yashiro
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1983-09-29
Filing date: 1983-09-29
Publication date: 1989-08-29
Also published as: JPS6074174A

Description

【発明の詳細な説明】発明の技術分野本発明はメモリ・アクセス方式、さらに詳しく
言えば、高速アクセス・モードであるニブル・モ
ードを有する記憶素子を備えたメイン・メモリに
ニブル・モードで高速アクセスを可能とした装置
と高速アクセスが不可能な装置とを共通バスを介
して接続した場合における効率的なメモリ・アク
セス方式に関する。

従来技術と問題点複数の装置から共通バスを介してメイン・メモ
リをアクセスするシステムにおいて高速なアクセ
スを実現する方式として、上記複数の装置のメモ
リ・アクセスをメイン・メモリの最も高速なアク
セス・モードに統一する方式が従来より知られて
いる。高速アクセス・モードとしてニブル・モー
ドを用いる場合、上記の従来公知の方式では連続
したアドレスへのアクセス頻度が低い場合では、
処理が複雑となる割には高速化の実効が小さいと
いう欠点がある。

一方連続アドレス・アクセス時のみニブル・モ
ードで、高速アクセスする方式が考えられるが、
通常ニブル・モードではワード単位ですなわち、
４つのアドレスの連続アクセスを行なうが、この
方式においては４ワードの連続したアドレスへの
アクセス以外ではニブル・モードによらず通常の
１ワード単位のアクセスが必要となり、メイン・
メモリをアクセスする装置において、ニブル・モ
ードと通常のモードとの２種類のアクセス・モー
ドを制御しなければならず処理が複雑となる欠点
がある。

発明の目的本発明は、連続アドレス・アクセス頻度が高
く、高速アクセスを必要とする装置と高速アクセ
スを必要としない装置とを共通バスを介してメイ
ン・メモリにアクセスさせる場合、メイン・メモ
リにニブル・モードを有する記憶素子を設け、上
記高速アクセスを必要とする装置についてのみニ
ブル・モードによる高速アクセスを実行すること
とし、また３ワード以下の連続アドレスに対して
もニブル・モード・アクセスを可能とし、しか
も、このような場合にも複雑な処理を行なうこと
なく全体として効率的なメモリ・アクセス方式を
提供することを目的とする。

発明の実施例以下、本発明の実施例を図面について説明す
る。

第１図は本発明の一実施例の構成の概略を示す
ブロツク図である。

図において、１はメイン・メモリ、２は連続ア
ドレス・アクセス頻度が高く高速アクセスを必要
とし、ニブル・モードでアクセス可能な第１の装
置、３は共通バス、４，５は高速アクセスを必要
としないニブル・モード不可能な第２の装置、６
はバス要求競合防止回路である。

なお、メイン・メモリ１の１０はメモリ制御
部、１１はニブル・モードを有する記憶素子であ
り、第１の装置２の２０はメイン・メモリ・アク
セス制御部、２１はバツフア、２２はプロセツサ
部である。共通バス３はバス３１〜３４を有し、
３１はニブル・モード制御バス、３２はコントロ
ール・バス、３３はデータ・バス、３４はアドレ
ス・バスである。

第１図に示すように、第１および第２の装置を
含む複数個の装置２，４，５は共通バス３を介し
てメイン・メモリ１をアクセスすることができ
る。装置２，４，５からのメイン・メモリ１に対
するアクセス要求、すなわち、共通バス３の要求
はバス要求競合防止回路６にて受けられ、要求が
複数存在するときは、該回路６はそのうちの１つ
だけを有効としこれにより共通バス３の要求の競
合を防止する。

第１図においては、第１の装置２は共通バス３
のニブル・モード制御バス３１を介して、メイ
ン・メモリ１との間にニブル・モード制御信号を
送り、ニブル・モードを有効とすることができる
が、第２の装置４，５はこのインタフエースを有
せず、メイン・メモリ１のニブル・モードを有効
とすることができず、通常のアクセス（１ワード
毎にアドレスを送る）を行なう。

第２図は、第１図の第１の装置２およびメイ
ン・メモリ１の本発明に関連する部分のさらに詳
細な構成を示すブロツク図である。

第２図において、参照数字は第１図と同じもの
を示す。

なお、メモリ制御部１０において、１０１はデ
ータ・バツフア、１０２はアドレス・バツフア、
１０３はアクセス要求制御部、１０４はタイミン
グ作成部、１０５はニブル・モード制御部であ
る。

第１の装置２のメイン・メモリ・アクセス制御
部２０において、２０１はデータ・レジスタ、２
０２はメイン・メモリ・アクセス用アドレス・レ
ジスタ、２０３はマツチヤ、２０４は各種タイミ
ング作成、転送ワード数制御、等を行なう制御回
路、２０８はバツフア・アクセス・タイミング作
成部である。

ここに、記憶素子１１はニブル・モードにより
アクセス可能なものである。記憶素子１１は、メ
モリ制御部１０のデータ・バツフア１０１との間
で、書込みデータおよび読出しデータを授受し、
アドレス・バツフア１０２からアドレスを受け、
タイミング作成部１０４からタイミング信号すな
わち信号１０８―１（RAS、行アドレス・スト
ローブ信号）、信号１０８―２（CAS、列アドレ
ス・ストローブ信号）、信号１０８―３（書込み
信号）等を受ける。

アクセス要求制御部１０３は、第１および第２
の装置２，４，５からメモリ・アクセス制御信号
を受けて信号１０７を送出してタイミング作成部
１０４を制御する。タイミング作成部１０４は、
このときニブル・モード制御部１０５より信号１
０６―１，１０６―２を受けていなければ、１ワ
ード単位でアクセスする通常のモードで記憶素子
１１をアクセスするように信号１０８―１，１０
８―２，１０８―３を送出する。しかし、第１の
装置２から上記メモリ・アクセス制御信号を受
け、さらにニブル・モード制御信号をニブル・モ
ード制御部１０５が受けて信号１０６―１，１０
６―２を送出する場合は、タイミング作成部１０
４は信号１０７と信号１０６―１，１０６―２と
の制御を受けて、ニブル・モードにてアクセスを
行なうように信号１０８―１，１０８―２，１０
８―３を送出する。この動作については後でさら
に詳述する。

記憶素子に対してニブル・モードにおいてアク
セスする場合は、一般に記憶素子に対しRAS、
CAS信号に同期して行アドレス、列アドレスを
送出する。CAS信号より上記行アドレス、列ア
ドレスに従つたアドレスA₀にアクセスされ、
CASを一旦おとしたのち更にCASを送るとアド
レスA₀の次のアドレスA₁がアクセスされ、この
ようにして４ワードが連続アクセスされるが、こ
のときのアドレスは最初のアドレスA₀に対して
１づつ順次に加算されたものが使用される。ただ
し、この加算は、アドレスA₀の最下位２桁に対
してのみ行なわれる。いま最初のアドレスA₀が
×……×00（最下位２桁が00）であれば、さらに
連続してアドレス×……×01、×……10、および
×……×11がアクセスされるが、最下位２桁が00
でなく、例えば10であり、すなわち最初のアドレ
スA₀が×……×10であれば、さらに連続したア
ドレス×……×11、×……×00、×……×01がアク
セスされるがアドレス×……×11とアドレス×…
…×00とは連続とはならない。

本発明においては、ニブル・モードの上記の不
都合をなくすため、最下位２桁が11となつたとき
ニブル・モードのアクセスを停止する。

第２図を用いて、本発明の実施例の動作を説明
する。

装置２は、いま、メイン・メモリ１に対して連
続アドレス・アクセスを行なうものとする。

メイン・メモリ・アクセス制御部２０の制御回
路２０４はプロセツサ部２２よりのメイン・メモ
リ・アクセス制御信号２３により、バツフア２１
とメイン・メモリ１との間でデータ転送制御を行
なう。

まづ、上記メイン・メモリ・アクセス制御信号
２３によりニブル・モードを有効としたアクセス
を行なうものとする。該信号２３により、制御回
路２０４はメイン・メモリ１をアクセスのための
アドレスをメイン・メモリ・アクセス用アドレ
ス・レジスタ２０２に設定し、さらにこの歩進を
行なうよう制御する。

さらに、上記信号２３により、制御回路２０４
はニブル・モード指示信号３１―１をオンにす
る。そして、ニブル・モードのアクセスが行なわ
れるときは、ニブル・モード同期タイミング３１
―２を送出する。これ等信号３１―１，３１―２
はニブル・モード制御バス３１を介して、メイ
ン・メモリ１のメモリ制御部１０のニブル・モー
ド制御部１０５に達する。

装置２のメイン・メモリ・アクセス制御部２０
の回路２０４からメイン・メモリ１にアクセスす
るためメモリ・アクセス同期信号３２―１を送出
する。この信号３２―１はコントロール・バス３
２を介してメイン・メモリ１のメモリ制御部１０
のアクセス要求制御部１０３に入力し、これによ
りアクセス要求制御部１０３が動作してタイミン
グ作成部１０４に対してタイミング作成要求１０
７を発生する。このとき、ニブル・モード指示信
号３１―１がオンとなつているので、ニブル・モ
ード制御部１０５はこの信号３１―１を受信して
おり、この場合、装置２の制御回路２０４から送
出されるニブル・モード同期タイミング信号３１
―２を待つて、ニブル・モード制御部１０５内で
ニブル・モード・タイミング作成指示信号１０６
―１を作成して、タイミング作成部１０４に送
る。タイミング作成部１０４は、信号１０７およ
び１０６―１を受信して定められたタイミングで
信号１０８―１（RAS）、１０８―２（CAS）お
よび１０８―３（WE、書込み信号）を記憶素子
１１に送る。この際信号１０８―２（CAS）、１
０８―３（WE）の送出タイミングは装置２の制
御回路２０４から発せられる信号３１―２
（NBT、ニブル・モード・同期タイミング信号）
により制御される。すなわち、この信号３１―２
はニブル・モード制御部１０５に受信され、該ニ
ブル・モード制御部１０５から、信号１０６―２
（NBT、ニブル・モード・タイミング信号）をタ
イミング作成部１０４に送り、タイミング作成部
１０４はこれにより所定タイミングの信号１０８
―２（CAS）および１０８―３（WE）を作成し
て記憶素子１１に送り、ニブル・モードのアクセ
スを行なう。

上記の各信号の送受のタイミングを第３図に示
す。

第３図を参照して上記の動作を説明する。第３
図において３２―１はメモリ・アクセス同期信
号、３４―１はアドレス、３２―２は書込み（あ
るいは読出し）信号、３１―１はニブル・モード
指示信号、３１―２はニブル・モード同期タイミ
ング信号であり、上記４つの信号は装置２から共
通バス３を介してメイン・メモリ１に同時に送ら
れる。信号３２―３はアドレス受信確認信号でメ
イン・メモリ１のアドレス・メモリ・バツフア１
０２からアクセス要求制御部１０３を経て装置２
に返送されるもの、１０８―１，１０８―２，１
０８―３はメイン・メモリ１において、タイミン
グ作成部１０４から記憶素子１１に送出される
RAS、CASおよび書込み信号（あるいは読出し
信号）である。

装置２が共通バス３を捕促すると、ニブル・モ
ードでアクセスする場合は、第３図に示す信号３
２―１（メモリ・アクセス・同期信号）、３２―
２（書き込み信号）、３１―１（ニブル・モード
指示信号）を制御回路２０４から、また、アドレ
ス信号３４―１がメイン・メモリ・アクセス用ア
ドレス・レジスタ２０２より、アドレス・バツフ
ア１０２に送られる。次いでデータ（書込み用）
がデータ・レジス２０１よりデータ・バツフア１
０１に転送される。この動作が終了すると、確認
信号３２―３がアクセス要求制御部１０３から装
置２の制御回路２０４に返送される。

タイミング作成回路１０４はアクセス要求制御
部１０３から信号１０７を受け信号１０８―１
（RAS）を送出し、次いで信号１０８―２
（CAS）を送出する。

また信号３１―２（ニブル・モード同期タイミ
ング）により、上記CAS信号は停止されCAS
＃１は消滅する。また書込み読出し信号３２―２
は書込指示であれば書込信号１０８―３が発せら
れ、データバツフア１０１中のデータが該アドレ
ス×……×10に書込まれる。

一方、装置２におけるアドレス・レジスタ２０
２中のアドレス情報は、信号３１―２（ニブル・
モード同期タイミング）と同期して歩進せしめら
れ、歩進毎にその情報の下２ビツトが信号２０５
としてマツチヤ２０３に送られる。マツチヤ２０
３は信号２０５が１１であるか監視しており、１
１を検出したときニブルモード終了信号２０６を
出力する。例えばアドレスバツフアの値が××…
…×10であれば信号２０６は出力されない。

続いて、装置２の制御回路２０４において下記
のような次の段階の動作を行なう。

まづ、信号３１―２（ニブル・モード同期タイ
ミング）を一時切断し再度送出する。

上記信号３１―２に同期して、メイン・メモ
リ・アクセス用アドレス・レジスタ２０２の内容
を一歩進させる。

またデータレジスタ２０１の内容も上記信号３
１―２に同期して書きかえられデータバス３３―
１上に送出される。

制御回路２０４の上記の動作により、前述と同
様に、タイミング作成部１０４から第２回目の信
号１０８―２（CAS）および同１０８―３（書
込み信号）が記憶素子１１に送られ、データ・バ
ツフア１０１中のデータより一歩進した次のアド
レスすなわち×……×11に書込まれる。

この時、アドレスレジスタ２０２が歩進したこ
とによりアドレス下２ビツト２０５は１１となつ
ており、マツチヤ２０３によりニブルモード終了
信号２０６が出力される。この信号により制御回
路２０４はニブルモードアクセス終了とみなし
て、信号３２―１（アクセス同期信号）、信号３
１―１（ニブル・モード指示信号）、信号３１―
２（ニブル・モード同期タイミング）の送出を終
了しアクセスを終る。

ここで、制御回路２０４中に転送を予定してい
るワード数の情報を設定しておくことも可能であ
つて、予定したワード数の転送の終了を検知し、
メイン・メモリ・アクセス終了が指示されたとき
は信号２０６（ニブル・モード終了信号）に拘ら
ず、アクセス終了として上記一連の信号の送出を
終了する。

なお、第１の装置よりニブル・モードによらず
通常のモードでアクセスする場合、あるいはニブ
ル・モードによるアクセスの不可能な第２装置よ
りのアクセスの場合は次の動作となる。ニブル・
モードによるアクセスを実行しない第２の装置
は、第２図のメイン・メモリ・アクセス制御部２
０において、共通バス３のニブル・モード制御バ
ス３１に対するインタフエースは不要であつて、
信号３１―１，３１―２を欠き、またマツチヤ２
０３も不要である。

ニブル・モードを指示しないで、すなわち、信
号３１―１，３１―２を送らないで、例えば装置
２よりメイン・メモリ１にアクセスする場合の動
作を第２図および第４図について説明する。第４
図は１ワード単位でアクセスする通常モードでア
クセスする場合の上記動作における各信号のタイ
ミングを示す図である。

メイン・メモリ１をアクセスするとは、信号３
２―１（メモリ・アクセス同期信号）、信号３３
―１（データ信号）、信号３４―１（アドレス信
号）、信号３２―２（書込み信号）が前記と同様
に装置２から共通バス３を介してメイン・メモリ
１に送られる。

アクセス要求制御部１０３は、上記信号３２―
１に応動して起動され、アドレスがアドレス・バ
ツフア１０２に転送されたことを確認して信号３
２―３（確認信号DACK）を返送し、また信号
１０７をタイミング作成部１０４に送り、信号１
０８―１（RAS）、次いで信号１０８―２
（CAS）、さらに次いで信号１０８―３（書込み
信号WE）が、記憶素子１１に送出される。

この場合は、ニブル・モード制御部１０５は起
動されず、従つて信号１０６―１，１０６―２は
発せられないので信号１０８―２（CAS）、１０
８―３（書込み信号WE）は断続されず、アドレ
ス・バツフア１０２の中のアドレスにデータ・バ
ツフア１０１の中のデータを書き込む。この場
合、通常モードのアクセス、すなわち、メイン・
メモリ１に１つのアドレスを送り、該アドレスに
データを書込み１つのアクセスを終了するアクセ
スが行なわれ、ニブル・モードのアクセスは行な
われない。

上記の実施例においては、メイン・メモリへデ
ータを書込む場合について説明したが、メイン・
メモリから読出す場合も同様にニブル・モードの
制御を行なうことができる。

本発明は上記の実施例に限定されるものではな
く、その技術的範囲内で種々の変形が可能であ
る。

発明の効果本発明は上記のように構成されているので、本
発明によれば、共通バスを介して複数の装置がメ
イン・メモリにアクセスするシステムにおいて、
上記複数の装置のうちの高速アクセスの必要な装
置からはニブル・モードによる高速アクセスを可
能とし、この際ニブル・モードによる高速アクセ
スの不要な他の装置に対して影響を与えることな
く、４ワード以下の任意の連続アドレスで高速ア
クセスが可能となるため、上記のようなシステム
において、システム全体のメモリ・アクセスを効
率的とすることが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成の概略を示す
ブロツク図、第２図は第１図の実施例におけるニ
ブル・モードでアクセス可能な第２の装置とメイ
ン・メモリのさらに詳細な構成を示すブロツク
図、第３図は上記実施例におけるニブル・モード
の有効の場合の各信号の送受のタイミングを示す
図、第４図は同じくニブル・モードでない場合の
各信号の送信のタイミングを示す図である。１……メイン・メモリ、２……ニブル・モード
でアクセス可能な装置、３……共通バス、４，５
……ニブル・モード不可能装置、６……バス要求
競合防止回路、１０……メイン・メモリ制御部、
１１……記憶素子、１０１……データ・バツフ
ア、１０２……アドレス・バツフア、１０３……
アクセス要求制御部、１０４……タイミング作成
部、１０５……ニブル・モード制御部、２０……
メイン・メモリ・アクセス制御部、２１……バツ
フア、２２……プロセツサ部、２０１……デー
タ・レジスタ、２０２……メイン・メモリ・アク
セス用アドレス・レジスタ、２０３……マツチ
ヤ、２０４……制御回路、２０８……バツフア・
アクセス・タイミング作成部、３１……ニブル・
モード制御バス、３２……コントロール・バス、
３３……データ・バス、３４……アドレス・バ
ス、３１―１……ニブル・モード指示信号、３１
―２……ニブル・モード同期タイミング。

Claims

【特許請求の範囲】１メモリ・アクセス要求のあつたアドレスの下
位ｎビツトを順次歩進するタイミグ信号を送出す
ることにより該アドレスで指定されるワードを含
む2ⁿ個のワードを順次アクセスするニブル・モー
ドで動作可能なメモリと、該メモリに対してニブル・モードでアクセス可
能な装置とを備えたシステムにおいて、該装置は、メモリ・アクセス要求信号とともに
のニブル・モード指示信号と最大2ⁿ個の間欠的な
ニブル・モード同期信号とを送出するタイミング
信号作成部と、メモリへ送出したアクセス・アドレスを保持し
て、該ニブル・モード同期信号に同期して保持し
たアドレスの下位ｎビツトを歩進するアドレス・
レジスタと、該アドレス・レジスタの下位ｎビツトがオール
“１”になつたことを検出して該ニブル・モード
指示信号とニブル・モード同期信号の送出を停止
させメモリ・アクセスを終了させるアドレス比較
部とを有するとともに、該メモリは該ニブル・モ
ード指示信号が受信されていることを条件に、該
ニブル・モード同期信号に同期して該タイミング
信号を送出するように制御するとともにニブル・
モード指示信号の停止を検出した際には、アクセ
ス動作を停止させるニブル・モード制御部とを有
することを特徴とするメモリ・アクセス方式。