JPS63126047A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS63126047A JPS63126047A JP27123386A JP27123386A JPS63126047A JP S63126047 A JPS63126047 A JP S63126047A JP 27123386 A JP27123386 A JP 27123386A JP 27123386 A JP27123386 A JP 27123386A JP S63126047 A JPS63126047 A JP S63126047A
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- JP
- Japan
- Prior art keywords
- memory
- data
- address
- accessed
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000000034 method Methods 0.000 claims description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
画像処理装置等におけるメモリ制御方式に関し、特に、
アクセス時間を短縮することが可能なメモリ制御方式に
関する。
アクセス時間を短縮することが可能なメモリ制御方式に
関する。
従来技術
従来のメモリアクセスでは、シーケンシャルにアクセス
することが多い、この場合、メモリのデータビット数は
データバス幅分しかないため、メモリ・アクセスを行う
度に、メモリ・コントローラは同じシーケンスを操り返
す必要がある。また、使用するバスについては、シーケ
ンシャル・アクセスを示す信号を設けているバス、例え
ば、VMEバス、VMXバス等もある。
することが多い、この場合、メモリのデータビット数は
データバス幅分しかないため、メモリ・アクセスを行う
度に、メモリ・コントローラは同じシーケンスを操り返
す必要がある。また、使用するバスについては、シーケ
ンシャル・アクセスを示す信号を設けているバス、例え
ば、VMEバス、VMXバス等もある。
しかし、このような技術では、同じシーケンスを操り返
すことが多いため、アクセス時間を短縮することが難し
いという問題点があった。
すことが多いため、アクセス時間を短縮することが難し
いという問題点があった。
目 的
本発明の目的は、このような問題点を改善し、アクセス
時間を短縮することが可能なメモリ制御方式を提供する
ことにある。
時間を短縮することが可能なメモリ制御方式を提供する
ことにある。
構 成
上記目的を達成するため、本発明のメモリ制御方式は、
メモリ、およびメモリ制御部を備え、データバスに接続
されたメモリ制御システムにおいて、上記メモリは、上
記データバスのデータバス幅のビット数より大きいデー
タビット数を持つメモリ構成とし、そのデータバスを介
してアクセスされると、上記メモリ制御手段により、一
度に。
メモリ、およびメモリ制御部を備え、データバスに接続
されたメモリ制御システムにおいて、上記メモリは、上
記データバスのデータバス幅のビット数より大きいデー
タビット数を持つメモリ構成とし、そのデータバスを介
してアクセスされると、上記メモリ制御手段により、一
度に。
そのメモリが持つ全データビット数分をアクセスし、シ
ーケンシャルに次アドレスをアクセスされると、再び、
そのメモリをアクセスすることなく、既にアクセスされ
ている次アドレス以降のデータを送出することに特徴が
ある。
ーケンシャルに次アドレスをアクセスされると、再び、
そのメモリをアクセスすることなく、既にアクセスされ
ている次アドレス以降のデータを送出することに特徴が
ある。
また、上記メモリ制御システムは、アクセスするアドレ
スを計数し、保持するアドレス・カウンタ、および、ア
クセスしたデータをラッチするデータ・ラッチ部を備え
、上記メモリがアクセスされると、アドレス・カウンタ
により、アクセスされているアドレスの次アドレス以降
をも保持し、データ・ラッチ部により、そのメモリが持
つデータビット数分のデータをラッチすることに特徴が
ある。
スを計数し、保持するアドレス・カウンタ、および、ア
クセスしたデータをラッチするデータ・ラッチ部を備え
、上記メモリがアクセスされると、アドレス・カウンタ
により、アクセスされているアドレスの次アドレス以降
をも保持し、データ・ラッチ部により、そのメモリが持
つデータビット数分のデータをラッチすることに特徴が
ある。
以下、本発明の一実施例を図面により説明する。
第1図は、本発明の一実施例におけるメモリ制御システ
ムの構成図、第2図は本発明の一実施例における各種信
号のタイミングチャート、第3図は本実施例の一実施例
におけるデータ・リードのフローチャートである。
ムの構成図、第2図は本発明の一実施例における各種信
号のタイミングチャート、第3図は本実施例の一実施例
におけるデータ・リードのフローチャートである。
本実施例のメモリ制御システムは、第1図のように、ホ
ストCPUII、データ・ラッチ部(DATA LA
TC)1部)12.データ・パス制御部(DATA
PATH制御部)13.メモリ14゜アドレス・カウン
タ15.およびメモリ制御部16を備え、それらは32
ビツトのデータバスによって接続される。
ストCPUII、データ・ラッチ部(DATA LA
TC)1部)12.データ・パス制御部(DATA
PATH制御部)13.メモリ14゜アドレス・カウン
タ15.およびメモリ制御部16を備え、それらは32
ビツトのデータバスによって接続される。
メモリ15は、ロー・アドレス・ストローブ信号(RA
S Lおよびコラム・アドレス・ストローブ信号(C
AS)を用いてアクセスするダイナミック形ランダム・
アクセス・メモリ(以下DRAMと略す)であり、メモ
リ15の内部は64ビツト構成である。
S Lおよびコラム・アドレス・ストローブ信号(C
AS)を用いてアクセスするダイナミック形ランダム・
アクセス・メモリ(以下DRAMと略す)であり、メモ
リ15の内部は64ビツト構成である。
ホストCPUIIは、アドレス・カウンタ15に対して
、アドレス、およびコントロール信号を送り、また、シ
ーケンシャル・フラグをアクティブにして、データ・ラ
ッチ部12.およびアドレス・カウンタ15に対して、
シーケンシャル・アクセスであることを通知する。
、アドレス、およびコントロール信号を送り、また、シ
ーケンシャル・フラグをアクティブにして、データ・ラ
ッチ部12.およびアドレス・カウンタ15に対して、
シーケンシャル・アクセスであることを通知する。
アドレス・カウンタ15は、メモリ14へのアクセス毎
に、そのアドレスをラッチし、カウントする。また、こ
のアドレスの一部は、メモリ制御部16へ送られ、マル
チプレクスされて、メモリ・コントロール・ラインによ
り、メモリ14のメモリ素子につながっている。
に、そのアドレスをラッチし、カウントする。また、こ
のアドレスの一部は、メモリ制御部16へ送られ、マル
チプレクスされて、メモリ・コントロール・ラインによ
り、メモリ14のメモリ素子につながっている。
データ・パス制御部13は、メモリ14へのアクセスの
アドレスを受け、ホストCPUIIからのコントロール
信号とあわせて、8バイト(64ビツト)の何れのバイ
ト、ワード、あるいはロング・ワードかをデコードし、
必要に応じて、データをバイト単位でシフトして出力す
る。
アドレスを受け、ホストCPUIIからのコントロール
信号とあわせて、8バイト(64ビツト)の何れのバイ
ト、ワード、あるいはロング・ワードかをデコードし、
必要に応じて、データをバイト単位でシフトして出力す
る。
本実施例のメモリ制御システムにおいて、メモ1J14
からデータを読み出す場合、シーケンシャル・フラグが
アクティブであり、第3図のように、ホストCPUII
からのコントロール信号、およびアドレスがアドレス・
カウンタ15に入力され(300)、メモリ14のセレ
クトを示すメモリセレクト信号が確認されると(301
)、アドレス・カウンタ15は、送られたアドレスをラ
ッチしてカウントし、データバス制御部13は、そのア
ドレスを、ホストCPUI ]からのコントロール信号
に合わせて、メモリ14における8バイト(64ビツト
)の何れのバイト、ワード、あるいはロング・ワードか
をデコードする(302)。
からデータを読み出す場合、シーケンシャル・フラグが
アクティブであり、第3図のように、ホストCPUII
からのコントロール信号、およびアドレスがアドレス・
カウンタ15に入力され(300)、メモリ14のセレ
クトを示すメモリセレクト信号が確認されると(301
)、アドレス・カウンタ15は、送られたアドレスをラ
ッチしてカウントし、データバス制御部13は、そのア
ドレスを、ホストCPUI ]からのコントロール信号
に合わせて、メモリ14における8バイト(64ビツト
)の何れのバイト、ワード、あるいはロング・ワードか
をデコードする(302)。
さらに、メモリ制御部16の制御により、そのアドレス
に従って、メモリ14からデータがリードされると(3
03)、データ・ラッチ部12は。
に従って、メモリ14からデータがリードされると(3
03)、データ・ラッチ部12は。
メモリ制御部16からのレディ信号(以下READYと
略す)により、データをラッチしく305)、データ・
パス制御部13に送る。
略す)により、データをラッチしく305)、データ・
パス制御部13に送る。
データ・パス制御部13は、ホストCPUIIからのデ
ータ・ストローブ信号(以下DSと略す)がインアクテ
ィブになるまでアクノリッジ信号(以下ACKと略す)
を保持し、ホストCPUI 1からのアクセスが64ビ
ツトのバウンダリを越えない範囲であれば、ホストCP
UIIからのコントロール信号によって必要なローケー
ションのデータを出力し、同時に、ACKを返送する(
306)。
ータ・ストローブ信号(以下DSと略す)がインアクテ
ィブになるまでアクノリッジ信号(以下ACKと略す)
を保持し、ホストCPUI 1からのアクセスが64ビ
ツトのバウンダリを越えない範囲であれば、ホストCP
UIIからのコントロール信号によって必要なローケー
ションのデータを出力し、同時に、ACKを返送する(
306)。
この場合、ホストCPUI 1からのDSがアクティブ
になると、瞬時にACKを返送することができる。
になると、瞬時にACKを返送することができる。
さらに、メモリ・セレクト信号を確め(307)、次回
のDSを確認すると(308)、アクセスされるデータ
が64ビツト以上ならば(309)、メモリ制御部16
は、これらの動作の間に、次のアドレスにアクセスを行
う(303)。このアクセスについては、メモリ14が
DRAMであるため、ページモード・アクセスが可能で
あり、第2図のように、第1回目のDSからACKまで
のアクセス時間に比較して、第2回目のDSからACK
までの時間が短縮され、前回よりも速いデータアクセス
が可能である。こうして、メモリ14からのデータが揃
い、かつ、先にアクセスした64ビツトのデータが全て
ホストCPUIIに送られると、再び、READY信号
をアクティブにして1次回のDSを確認し、データ・パ
ス制御部13を切り換え、同様に、ACKを出力して、
データを送出する(306)、また、アクセスされるデ
ータが64ビツト以下ならば(309)、同様にACK
が出力され、残りのデータが送出されて(306)、次
回のアクセスを待つ。
のDSを確認すると(308)、アクセスされるデータ
が64ビツト以上ならば(309)、メモリ制御部16
は、これらの動作の間に、次のアドレスにアクセスを行
う(303)。このアクセスについては、メモリ14が
DRAMであるため、ページモード・アクセスが可能で
あり、第2図のように、第1回目のDSからACKまで
のアクセス時間に比較して、第2回目のDSからACK
までの時間が短縮され、前回よりも速いデータアクセス
が可能である。こうして、メモリ14からのデータが揃
い、かつ、先にアクセスした64ビツトのデータが全て
ホストCPUIIに送られると、再び、READY信号
をアクティブにして1次回のDSを確認し、データ・パ
ス制御部13を切り換え、同様に、ACKを出力して、
データを送出する(306)、また、アクセスされるデ
ータが64ビツト以下ならば(309)、同様にACK
が出力され、残りのデータが送出されて(306)、次
回のアクセスを待つ。
なお、メモリ14にデータを書き込む場合シ二ついては
、データ・パス制御部13は、ホストCPU1lから送
られたライト・アドレスに従い、メモリ14の64ビツ
トのバウンダリに達するまで、データ・ラッチ部12に
ラッチして、メモリ素子には書き込まず、8バイト(6
4ビツト)のデータが全て揃った時点で、メモリ素子に
対する書き込みを1度で行う。
、データ・パス制御部13は、ホストCPU1lから送
られたライト・アドレスに従い、メモリ14の64ビツ
トのバウンダリに達するまで、データ・ラッチ部12に
ラッチして、メモリ素子には書き込まず、8バイト(6
4ビツト)のデータが全て揃った時点で、メモリ素子に
対する書き込みを1度で行う。
従って、64ビツトのバウンダリ内における書き込みに
ついても、ホストCPUIIはDSを送った後、直ちに
ACKを受信することができる。
ついても、ホストCPUIIはDSを送った後、直ちに
ACKを受信することができる。
また、このアドレスは、最初のアクセス時にラッチされ
、64ビツトのバウンダリの途中でアクセスが終了した
場合、メモリ14は、メモリ14自身の書き込みを行う
。
、64ビツトのバウンダリの途中でアクセスが終了した
場合、メモリ14は、メモリ14自身の書き込みを行う
。
以上の説明のように、これらの動作は、ホストCPUI
Iからのシーケンシャル・フラグがアクティブの場合で
あり、シーケンシャル・フラグがインアクティブの場合
は、従来の方式と同様に、ホストCPUIIからのアク
セスがある度に、メモリ・アクセスを行う。
Iからのシーケンシャル・フラグがアクティブの場合で
あり、シーケンシャル・フラグがインアクティブの場合
は、従来の方式と同様に、ホストCPUIIからのアク
セスがある度に、メモリ・アクセスを行う。
効 果
本発明によれば、メモリ・アクセスの時間を短縮するこ
とが可能であり、特に、データ・ライト時には、パリテ
ィピットの生成を容易、かつ高速に行うことができる。
とが可能であり、特に、データ・ライト時には、パリテ
ィピットの生成を容易、かつ高速に行うことができる。
また、エラー・コレクティング・コード(FCC)付き
メモリの場合、チェックビットの生成を容易、かつ高速
に行うことが可能である。
メモリの場合、チェックビットの生成を容易、かつ高速
に行うことが可能である。
第1図は本発明の一実施例におけるメモリ制御システム
の構成図、第2図は本発明の一実施例における各種信号
のタイミングチャート、第3図は本発明の一実施例にお
けるデータ・リードのフローチャートである。 11:ホストCPU、12:データ・ラッチ部(DAT
A LATC)1部)、13:データ・パス制御部(
DATA PATH制御部)、14:メモリ、15ニ
アドレス・カウンタ、16:メモリ制御部、DS:デー
タ・ストローブ信号、RAS:ロー・アドレス・ストロ
ーブ信号、CAS:コラム・アドレス・ストローブ信号
、READYニレディ信号、ACK?アクノリッジ信号
。
の構成図、第2図は本発明の一実施例における各種信号
のタイミングチャート、第3図は本発明の一実施例にお
けるデータ・リードのフローチャートである。 11:ホストCPU、12:データ・ラッチ部(DAT
A LATC)1部)、13:データ・パス制御部(
DATA PATH制御部)、14:メモリ、15ニ
アドレス・カウンタ、16:メモリ制御部、DS:デー
タ・ストローブ信号、RAS:ロー・アドレス・ストロ
ーブ信号、CAS:コラム・アドレス・ストローブ信号
、READYニレディ信号、ACK?アクノリッジ信号
。
Claims (1)
- 【特許請求の範囲】 1、メモリ、および該メモリを制御する手段を備え、デ
ータバスに接続されたメモリ制御システムにおいて、上
記メモリは、上記データバスのデータバス幅のビット数
より大きいデータビット数を持つメモリ構成とし、該デ
ータバスを介してアクセスされると、上記メモリ制御手
段により、一度に、該メモリが持つ全データビット数分
をアクセスし、シーケンシャルに次のアドレスをアクセ
スされると、再び、該メモリをアクセスすることなく、
既にアクセスされている該データを送出することを特徴
とするメモリ制御方式。 2、上記メモリ制御システムは、アクセス先のアドレス
を計数し、保持する手段、および、アクセスしたデータ
を保持する手段を備え、上記メモリがアクセスされると
、該アドレス計数・保持手段により、アクセスされてい
るアドレスの次アドレス以降をも保持し、該データ保持
手段により、該メモリが持つデータビット数分のデータ
を保持することを特徴とする特許請求の範囲第1項記載
のメモリ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27123386A JPS63126047A (ja) | 1986-11-14 | 1986-11-14 | メモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27123386A JPS63126047A (ja) | 1986-11-14 | 1986-11-14 | メモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63126047A true JPS63126047A (ja) | 1988-05-30 |
Family
ID=17497209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27123386A Pending JPS63126047A (ja) | 1986-11-14 | 1986-11-14 | メモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63126047A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
-
1986
- 1986-11-14 JP JP27123386A patent/JPS63126047A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
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