JPS63126047A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS63126047A JPS63126047A JP27123386A JP27123386A JPS63126047A JP S63126047 A JPS63126047 A JP S63126047A JP 27123386 A JP27123386 A JP 27123386A JP 27123386 A JP27123386 A JP 27123386A JP S63126047 A JPS63126047 A JP S63126047A
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- JP
- Japan
- Prior art keywords
- memory
- data
- address
- accessed
- memory control
- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 claims description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
画像処理装置等におけるメモリ制御方式に関し、特に、
アクセス時間を短縮することが可能なメモリ制御方式に
関する。
アクセス時間を短縮することが可能なメモリ制御方式に
関する。
従来技術
従来のメモリアクセスでは、シーケンシャルにアクセス
することが多い、この場合、メモリのデータビット数は
データバス幅分しかないため、メモリ・アクセスを行う
度に、メモリ・コントローラは同じシーケンスを操り返
す必要がある。また、使用するバスについては、シーケ
ンシャル・アクセスを示す信号を設けているバス、例え
ば、ＶＭＥバス、ＶＭＸバス等もある。
することが多い、この場合、メモリのデータビット数は
データバス幅分しかないため、メモリ・アクセスを行う
度に、メモリ・コントローラは同じシーケンスを操り返
す必要がある。また、使用するバスについては、シーケ
ンシャル・アクセスを示す信号を設けているバス、例え
ば、ＶＭＥバス、ＶＭＸバス等もある。
しかし、このような技術では、同じシーケンスを操り返
すことが多いため、アクセス時間を短縮することが難し
いという問題点があった。
すことが多いため、アクセス時間を短縮することが難し
いという問題点があった。
目 的
本発明の目的は、このような問題点を改善し、アクセス
時間を短縮することが可能なメモリ制御方式を提供する
ことにある。
時間を短縮することが可能なメモリ制御方式を提供する
ことにある。
構 成
上記目的を達成するため、本発明のメモリ制御方式は、
メモリ、およびメモリ制御部を備え、データバスに接続
されたメモリ制御システムにおいて、上記メモリは、上
記データバスのデータバス幅のビット数より大きいデー
タビット数を持つメモリ構成とし、そのデータバスを介
してアクセスされると、上記メモリ制御手段により、一
度に。
メモリ、およびメモリ制御部を備え、データバスに接続
されたメモリ制御システムにおいて、上記メモリは、上
記データバスのデータバス幅のビット数より大きいデー
タビット数を持つメモリ構成とし、そのデータバスを介
してアクセスされると、上記メモリ制御手段により、一
度に。
そのメモリが持つ全データビット数分をアクセスし、シ
ーケンシャルに次アドレスをアクセスされると、再び、
そのメモリをアクセスすることなく、既にアクセスされ
ている次アドレス以降のデータを送出することに特徴が
ある。
ーケンシャルに次アドレスをアクセスされると、再び、
そのメモリをアクセスすることなく、既にアクセスされ
ている次アドレス以降のデータを送出することに特徴が
ある。
また、上記メモリ制御システムは、アクセスするアドレ
スを計数し、保持するアドレス・カウンタ、および、ア
クセスしたデータをラッチするデータ・ラッチ部を備え
、上記メモリがアクセスされると、アドレス・カウンタ
により、アクセスされているアドレスの次アドレス以降
をも保持し、データ・ラッチ部により、そのメモリが持
つデータビット数分のデータをラッチすることに特徴が
ある。
スを計数し、保持するアドレス・カウンタ、および、ア
クセスしたデータをラッチするデータ・ラッチ部を備え
、上記メモリがアクセスされると、アドレス・カウンタ
により、アクセスされているアドレスの次アドレス以降
をも保持し、データ・ラッチ部により、そのメモリが持
つデータビット数分のデータをラッチすることに特徴が
ある。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例におけるメモリ制御システ
ムの構成図、第２図は本発明の一実施例における各種信
号のタイミングチャート、第３図は本実施例の一実施例
におけるデータ・リードのフローチャートである。
ムの構成図、第２図は本発明の一実施例における各種信
号のタイミングチャート、第３図は本実施例の一実施例
におけるデータ・リードのフローチャートである。
本実施例のメモリ制御システムは、第１図のように、ホ
ストＣＰＵＩＩ、データ・ラッチ部（ＤＡＴＡ ＬＡ
ＴＣ）１部）１２．データ・パス制御部（ＤＡＴＡ
ＰＡＴＨ制御部）１３．メモリ１４゜アドレス・カウン
タ１５．およびメモリ制御部１６を備え、それらは３２
ビツトのデータバスによって接続される。
ストＣＰＵＩＩ、データ・ラッチ部（ＤＡＴＡ ＬＡ
ＴＣ）１部）１２．データ・パス制御部（ＤＡＴＡ
ＰＡＴＨ制御部）１３．メモリ１４゜アドレス・カウン
タ１５．およびメモリ制御部１６を備え、それらは３２
ビツトのデータバスによって接続される。
メモリ１５は、ロー・アドレス・ストローブ信号（ＲＡ
Ｓ Ｌおよびコラム・アドレス・ストローブ信号（Ｃ
ＡＳ）を用いてアクセスするダイナミック形ランダム・
アクセス・メモリ（以下ＤＲＡＭと略す）であり、メモ
リ１５の内部は６４ビツト構成である。
Ｓ Ｌおよびコラム・アドレス・ストローブ信号（Ｃ
ＡＳ）を用いてアクセスするダイナミック形ランダム・
アクセス・メモリ（以下ＤＲＡＭと略す）であり、メモ
リ１５の内部は６４ビツト構成である。
ホストＣＰＵＩＩは、アドレス・カウンタ１５に対して
、アドレス、およびコントロール信号を送り、また、シ
ーケンシャル・フラグをアクティブにして、データ・ラ
ッチ部１２．およびアドレス・カウンタ１５に対して、
シーケンシャル・アクセスであることを通知する。
、アドレス、およびコントロール信号を送り、また、シ
ーケンシャル・フラグをアクティブにして、データ・ラ
ッチ部１２．およびアドレス・カウンタ１５に対して、
シーケンシャル・アクセスであることを通知する。
アドレス・カウンタ１５は、メモリ１４へのアクセス毎
に、そのアドレスをラッチし、カウントする。また、こ
のアドレスの一部は、メモリ制御部１６へ送られ、マル
チプレクスされて、メモリ・コントロール・ラインによ
り、メモリ１４のメモリ素子につながっている。
に、そのアドレスをラッチし、カウントする。また、こ
のアドレスの一部は、メモリ制御部１６へ送られ、マル
チプレクスされて、メモリ・コントロール・ラインによ
り、メモリ１４のメモリ素子につながっている。
データ・パス制御部１３は、メモリ１４へのアクセスの
アドレスを受け、ホストＣＰＵＩＩからのコントロール
信号とあわせて、８バイト（６４ビツト）の何れのバイ
ト、ワード、あるいはロング・ワードかをデコードし、
必要に応じて、データをバイト単位でシフトして出力す
る。
アドレスを受け、ホストＣＰＵＩＩからのコントロール
信号とあわせて、８バイト（６４ビツト）の何れのバイ
ト、ワード、あるいはロング・ワードかをデコードし、
必要に応じて、データをバイト単位でシフトして出力す
る。
本実施例のメモリ制御システムにおいて、メモ１Ｊ１４
からデータを読み出す場合、シーケンシャル・フラグが
アクティブであり、第３図のように、ホストＣＰＵＩＩ
からのコントロール信号、およびアドレスがアドレス・
カウンタ１５に入力され（３００）、メモリ１４のセレ
クトを示すメモリセレクト信号が確認されると（３０１
）、アドレス・カウンタ１５は、送られたアドレスをラ
ッチしてカウントし、データバス制御部１３は、そのア
ドレスを、ホストＣＰＵＩ ］からのコントロール信号
に合わせて、メモリ１４における８バイト（６４ビツト
）の何れのバイト、ワード、あるいはロング・ワードか
をデコードする（３０２）。
からデータを読み出す場合、シーケンシャル・フラグが
アクティブであり、第３図のように、ホストＣＰＵＩＩ
からのコントロール信号、およびアドレスがアドレス・
カウンタ１５に入力され（３００）、メモリ１４のセレ
クトを示すメモリセレクト信号が確認されると（３０１
）、アドレス・カウンタ１５は、送られたアドレスをラ
ッチしてカウントし、データバス制御部１３は、そのア
ドレスを、ホストＣＰＵＩ ］からのコントロール信号
に合わせて、メモリ１４における８バイト（６４ビツト
）の何れのバイト、ワード、あるいはロング・ワードか
をデコードする（３０２）。
さらに、メモリ制御部１６の制御により、そのアドレス
に従って、メモリ１４からデータがリードされると（３
０３）、データ・ラッチ部１２は。
に従って、メモリ１４からデータがリードされると（３
０３）、データ・ラッチ部１２は。
メモリ制御部１６からのレディ信号（以下ＲＥＡＤＹと
略す）により、データをラッチしく３０５）、データ・
パス制御部１３に送る。
略す）により、データをラッチしく３０５）、データ・
パス制御部１３に送る。
データ・パス制御部１３は、ホストＣＰＵＩＩからのデ
ータ・ストローブ信号（以下ＤＳと略す）がインアクテ
ィブになるまでアクノリッジ信号（以下ＡＣＫと略す）
を保持し、ホストＣＰＵＩ １からのアクセスが６４ビ
ツトのバウンダリを越えない範囲であれば、ホストＣＰ
ＵＩＩからのコントロール信号によって必要なローケー
ションのデータを出力し、同時に、ＡＣＫを返送する（
３０６）。
ータ・ストローブ信号（以下ＤＳと略す）がインアクテ
ィブになるまでアクノリッジ信号（以下ＡＣＫと略す）
を保持し、ホストＣＰＵＩ １からのアクセスが６４ビ
ツトのバウンダリを越えない範囲であれば、ホストＣＰ
ＵＩＩからのコントロール信号によって必要なローケー
ションのデータを出力し、同時に、ＡＣＫを返送する（
３０６）。
この場合、ホストＣＰＵＩ １からのＤＳがアクティブ
になると、瞬時にＡＣＫを返送することができる。
になると、瞬時にＡＣＫを返送することができる。
さらに、メモリ・セレクト信号を確め（３０７）、次回
のＤＳを確認すると（３０８）、アクセスされるデータ
が６４ビツト以上ならば（３０９）、メモリ制御部１６
は、これらの動作の間に、次のアドレスにアクセスを行
う（３０３）。このアクセスについては、メモリ１４が
ＤＲＡＭであるため、ページモード・アクセスが可能で
あり、第２図のように、第１回目のＤＳからＡＣＫまで
のアクセス時間に比較して、第２回目のＤＳからＡＣＫ
までの時間が短縮され、前回よりも速いデータアクセス
が可能である。こうして、メモリ１４からのデータが揃
い、かつ、先にアクセスした６４ビツトのデータが全て
ホストＣＰＵＩＩに送られると、再び、ＲＥＡＤＹ信号
をアクティブにして１次回のＤＳを確認し、データ・パ
ス制御部１３を切り換え、同様に、ＡＣＫを出力して、
データを送出する（３０６）、また、アクセスされるデ
ータが６４ビツト以下ならば（３０９）、同様にＡＣＫ
が出力され、残りのデータが送出されて（３０６）、次
回のアクセスを待つ。
のＤＳを確認すると（３０８）、アクセスされるデータ
が６４ビツト以上ならば（３０９）、メモリ制御部１６
は、これらの動作の間に、次のアドレスにアクセスを行
う（３０３）。このアクセスについては、メモリ１４が
ＤＲＡＭであるため、ページモード・アクセスが可能で
あり、第２図のように、第１回目のＤＳからＡＣＫまで
のアクセス時間に比較して、第２回目のＤＳからＡＣＫ
までの時間が短縮され、前回よりも速いデータアクセス
が可能である。こうして、メモリ１４からのデータが揃
い、かつ、先にアクセスした６４ビツトのデータが全て
ホストＣＰＵＩＩに送られると、再び、ＲＥＡＤＹ信号
をアクティブにして１次回のＤＳを確認し、データ・パ
ス制御部１３を切り換え、同様に、ＡＣＫを出力して、
データを送出する（３０６）、また、アクセスされるデ
ータが６４ビツト以下ならば（３０９）、同様にＡＣＫ
が出力され、残りのデータが送出されて（３０６）、次
回のアクセスを待つ。
なお、メモリ１４にデータを書き込む場合シ二ついては
、データ・パス制御部１３は、ホストＣＰＵ１ｌから送
られたライト・アドレスに従い、メモリ１４の６４ビツ
トのバウンダリに達するまで、データ・ラッチ部１２に
ラッチして、メモリ素子には書き込まず、８バイト（６
４ビツト）のデータが全て揃った時点で、メモリ素子に
対する書き込みを１度で行う。
、データ・パス制御部１３は、ホストＣＰＵ１ｌから送
られたライト・アドレスに従い、メモリ１４の６４ビツ
トのバウンダリに達するまで、データ・ラッチ部１２に
ラッチして、メモリ素子には書き込まず、８バイト（６
４ビツト）のデータが全て揃った時点で、メモリ素子に
対する書き込みを１度で行う。
従って、６４ビツトのバウンダリ内における書き込みに
ついても、ホストＣＰＵＩＩはＤＳを送った後、直ちに
ＡＣＫを受信することができる。
ついても、ホストＣＰＵＩＩはＤＳを送った後、直ちに
ＡＣＫを受信することができる。
また、このアドレスは、最初のアクセス時にラッチされ
、６４ビツトのバウンダリの途中でアクセスが終了した
場合、メモリ１４は、メモリ１４自身の書き込みを行う
。
、６４ビツトのバウンダリの途中でアクセスが終了した
場合、メモリ１４は、メモリ１４自身の書き込みを行う
。
以上の説明のように、これらの動作は、ホストＣＰＵＩ
Ｉからのシーケンシャル・フラグがアクティブの場合で
あり、シーケンシャル・フラグがインアクティブの場合
は、従来の方式と同様に、ホストＣＰＵＩＩからのアク
セスがある度に、メモリ・アクセスを行う。
Ｉからのシーケンシャル・フラグがアクティブの場合で
あり、シーケンシャル・フラグがインアクティブの場合
は、従来の方式と同様に、ホストＣＰＵＩＩからのアク
セスがある度に、メモリ・アクセスを行う。
効 果
本発明によれば、メモリ・アクセスの時間を短縮するこ
とが可能であり、特に、データ・ライト時には、パリテ
ィピットの生成を容易、かつ高速に行うことができる。
とが可能であり、特に、データ・ライト時には、パリテ
ィピットの生成を容易、かつ高速に行うことができる。
また、エラー・コレクティング・コード（ＦＣＣ）付き
メモリの場合、チェックビットの生成を容易、かつ高速
に行うことが可能である。
メモリの場合、チェックビットの生成を容易、かつ高速
に行うことが可能である。
第１図は本発明の一実施例におけるメモリ制御システム
の構成図、第２図は本発明の一実施例における各種信号
のタイミングチャート、第３図は本発明の一実施例にお
けるデータ・リードのフローチャートである。 １１：ホストＣＰＵ、１２：データ・ラッチ部（ＤＡＴ
Ａ ＬＡＴＣ）１部）、１３：データ・パス制御部（
ＤＡＴＡ ＰＡＴＨ制御部）、１４：メモリ、１５ニ
アドレス・カウンタ、１６：メモリ制御部、ＤＳ：デー
タ・ストローブ信号、ＲＡＳ：ロー・アドレス・ストロ
ーブ信号、ＣＡＳ：コラム・アドレス・ストローブ信号
、ＲＥＡＤＹニレディ信号、ＡＣＫ？アクノリッジ信号
。
の構成図、第２図は本発明の一実施例における各種信号
のタイミングチャート、第３図は本発明の一実施例にお
けるデータ・リードのフローチャートである。 １１：ホストＣＰＵ、１２：データ・ラッチ部（ＤＡＴ
Ａ ＬＡＴＣ）１部）、１３：データ・パス制御部（
ＤＡＴＡ ＰＡＴＨ制御部）、１４：メモリ、１５ニ
アドレス・カウンタ、１６：メモリ制御部、ＤＳ：デー
タ・ストローブ信号、ＲＡＳ：ロー・アドレス・ストロ
ーブ信号、ＣＡＳ：コラム・アドレス・ストローブ信号
、ＲＥＡＤＹニレディ信号、ＡＣＫ？アクノリッジ信号
。
Claims (1)
- 【特許請求の範囲】 １、メモリ、および該メモリを制御する手段を備え、デ
ータバスに接続されたメモリ制御システムにおいて、上
記メモリは、上記データバスのデータバス幅のビット数
より大きいデータビット数を持つメモリ構成とし、該デ
ータバスを介してアクセスされると、上記メモリ制御手
段により、一度に、該メモリが持つ全データビット数分
をアクセスし、シーケンシャルに次のアドレスをアクセ
スされると、再び、該メモリをアクセスすることなく、
既にアクセスされている該データを送出することを特徴
とするメモリ制御方式。 ２、上記メモリ制御システムは、アクセス先のアドレス
を計数し、保持する手段、および、アクセスしたデータ
を保持する手段を備え、上記メモリがアクセスされると
、該アドレス計数・保持手段により、アクセスされてい
るアドレスの次アドレス以降をも保持し、該データ保持
手段により、該メモリが持つデータビット数分のデータ
を保持することを特徴とする特許請求の範囲第１項記載
のメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27123386A JPS63126047A (ja) | 1986-11-14 | 1986-11-14 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27123386A JPS63126047A (ja) | 1986-11-14 | 1986-11-14 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63126047A true JPS63126047A (ja) | 1988-05-30 |
Family
ID=17497209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27123386A Pending JPS63126047A (ja) | 1986-11-14 | 1986-11-14 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
-
1986
- 1986-11-14 JP JP27123386A patent/JPS63126047A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
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