JPH11102328A - メモリ診断システム - Google Patents
メモリ診断システムInfo
- Publication number
- JPH11102328A JPH11102328A JP9260523A JP26052397A JPH11102328A JP H11102328 A JPH11102328 A JP H11102328A JP 9260523 A JP9260523 A JP 9260523A JP 26052397 A JP26052397 A JP 26052397A JP H11102328 A JPH11102328 A JP H11102328A
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- JP
- Japan
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- memory
- address
- data
- circuit
- write
- Prior art date
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- Withdrawn
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 メモリに対するアクセスを「ライトの連続＋
リード（データ比較）の連続」で行なうことにより、挿
入するウエイトサイクルを削減し、メモリ診断の所要時
間を短縮する。 【解決手段】 アクセスアドレス生成回路１１が、メモ
リの先頭アドレスからアドレスを順次生成する。これを
基に、メモリ２に対するデータの書込みを連続的に行う
とともに、ライトデータレジスタ３にも記憶保持する。
その後連続的に読み出されるリードデータとライトデー
タとを比較回路４で比較照合する。比較結果に不一致が
生じたとき、アクセスアドレス生成回路１１が出力して
いるアドレスを参照し、相当するエラーメモリを特定し
て診断エラー情報を送出する。
リード（データ比較）の連続」で行なうことにより、挿
入するウエイトサイクルを削減し、メモリ診断の所要時
間を短縮する。 【解決手段】 アクセスアドレス生成回路１１が、メモ
リの先頭アドレスからアドレスを順次生成する。これを
基に、メモリ２に対するデータの書込みを連続的に行う
とともに、ライトデータレジスタ３にも記憶保持する。
その後連続的に読み出されるリードデータとライトデー
タとを比較回路４で比較照合する。比較結果に不一致が
生じたとき、アクセスアドレス生成回路１１が出力して
いるアドレスを参照し、相当するエラーメモリを特定し
て診断エラー情報を送出する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリに対してデ
ータの書込み及び読出しを行い、この両データを比較す
ることによりメモリの故障を診断する、メモリ診断シス
テムに関する。
ータの書込み及び読出しを行い、この両データを比較す
ることによりメモリの故障を診断する、メモリ診断シス
テムに関する。
【０００２】
【従来の技術】従来のメモリ診断システムとしては、例
えば特開平２−１３３８４４号公報に記載されている先
行技術を挙げることができる。以下、この内容について
概要を説明する。
えば特開平２−１３３８４４号公報に記載されている先
行技術を挙げることができる。以下、この内容について
概要を説明する。
【０００３】図６は、先行技術のメモリ診断システムの
構成を示したブロック図である。
構成を示したブロック図である。
【０００４】このメモリ診断システムでは、システムの
制御を行うダイレクト・メモリ・アクセス（ＤＭＡ）コ
ントローラ６０に、診断の対象となるメモリ６１が、２
本の双方向データバスＤＢ１，ＤＢ２を介して接続され
ている。両データバスの間には、メモリ６１に書込むデ
ータバスＤＢ１上のデータを、一時的にラッチするライ
トデータラッチ回路６２、メモリから読出したデータバ
スＤＢ２上のデータを、一時的にラッチするリードデー
タラッチ回路６３が接続されている。
制御を行うダイレクト・メモリ・アクセス（ＤＭＡ）コ
ントローラ６０に、診断の対象となるメモリ６１が、２
本の双方向データバスＤＢ１，ＤＢ２を介して接続され
ている。両データバスの間には、メモリ６１に書込むデ
ータバスＤＢ１上のデータを、一時的にラッチするライ
トデータラッチ回路６２、メモリから読出したデータバ
スＤＢ２上のデータを、一時的にラッチするリードデー
タラッチ回路６３が接続されている。
【０００５】また、ライトデータラッチ回路６２及びリ
ードデータラッチ回路６３の内容を比較照合する比較回
路６４と、この比較結果を格納するベリファイレジスタ
６５が設けられている。
ードデータラッチ回路６３の内容を比較照合する比較回
路６４と、この比較結果を格納するベリファイレジスタ
６５が設けられている。
【０００６】メモリ６１の初期化段階において、メモリ
６１内のクリア開始アドレスに、最初のクリアデータを
書き込む。次にＤＭＡコントローラ６０内のＤＭＡレジ
スタを設定し、ＤＭＡ転送を開始する。このＤＭＡ転送
のライトサイクルでは、最初のクリアデータが徐々にシ
フトされて、メモリ６１内のアドレスに連続的に書き込
まれる。これにより初期化が行われる。
６１内のクリア開始アドレスに、最初のクリアデータを
書き込む。次にＤＭＡコントローラ６０内のＤＭＡレジ
スタを設定し、ＤＭＡ転送を開始する。このＤＭＡ転送
のライトサイクルでは、最初のクリアデータが徐々にシ
フトされて、メモリ６１内のアドレスに連続的に書き込
まれる。これにより初期化が行われる。
【０００７】このクリアデータの書込みと同期して、メ
モリ６１の診断が行われる。上述した最初のクリアデー
タは、メモリ６１に書き込まれると同時に、データバス
ＤＢ２を通じてライトデータラッチ回路６２に一時的に
ラッチされ、比較回路６４に送られる。
モリ６１の診断が行われる。上述した最初のクリアデー
タは、メモリ６１に書き込まれると同時に、データバス
ＤＢ２を通じてライトデータラッチ回路６２に一時的に
ラッチされ、比較回路６４に送られる。
【０００８】次に、ＤＭＡ転送の最初のリードサイクル
において、メモリ６１内のクリア開始アドレスに書き込
まれたクリアデータが読み出される。このリードデータ
はリードデータラッチ回路６３に一時的にラッチされ、
比較回路６４に送られる。以下、ライトサイクルにおい
て書き込まれたライトデータが、引き続きリードサイク
ルでリードデータとして読み出され比較されるという動
作が、メモリ６１の全アドレスに対して繰り返し行われ
る。
において、メモリ６１内のクリア開始アドレスに書き込
まれたクリアデータが読み出される。このリードデータ
はリードデータラッチ回路６３に一時的にラッチされ、
比較回路６４に送られる。以下、ライトサイクルにおい
て書き込まれたライトデータが、引き続きリードサイク
ルでリードデータとして読み出され比較されるという動
作が、メモリ６１の全アドレスに対して繰り返し行われ
る。
【０００９】比較回路６４では、リードデータ及びライ
トデータの内容を比較し、比較結果が異なる場合にはベ
リファイレジスタ６５にビットを立て、「メモリ異常」
の診断報告を行う。
トデータの内容を比較し、比較結果が異なる場合にはベ
リファイレジスタ６５にビットを立て、「メモリ異常」
の診断報告を行う。
【００１０】また、この先行技術では、最終的にライト
サイクルでＤＭＡ転送が終了するため、最後のライトサ
イクルで書き込まれたライトデータについては、ＣＰＵ
がその最終ライトデータを読出す処理を行っている。
サイクルでＤＭＡ転送が終了するため、最後のライトサ
イクルで書き込まれたライトデータについては、ＣＰＵ
がその最終ライトデータを読出す処理を行っている。
【００１１】
【発明が解決しようとする課題】従来のメモリ診断シス
テムでは、同一アドレスに対するデータ書込み、データ
読出し、及びデータ比較を一つの基本サイクルとし、こ
れがメモリの全アドレスに対して連続的に行われるよう
制御されている。このため、メモリデータのバスファイ
ト防止や、メモリのデータ入力・出力タイミング調整の
ために、ライトサイクルとリードサイクルの間にウエイ
トサイクルを設ける必要があり、メモリ診断の時間短縮
が十分に図れないという課題があった。
テムでは、同一アドレスに対するデータ書込み、データ
読出し、及びデータ比較を一つの基本サイクルとし、こ
れがメモリの全アドレスに対して連続的に行われるよう
制御されている。このため、メモリデータのバスファイ
ト防止や、メモリのデータ入力・出力タイミング調整の
ために、ライトサイクルとリードサイクルの間にウエイ
トサイクルを設ける必要があり、メモリ診断の時間短縮
が十分に図れないという課題があった。
【００１２】また、データの比較結果を示すビットが１
ビットのみであるため、メモリ全体の中でデータ不一致
が存在するか否かの判定しか行えず、メモリを多数備え
る装置においては、故障したメモリを特定することがで
きないという課題も生じていた。
ビットのみであるため、メモリ全体の中でデータ不一致
が存在するか否かの判定しか行えず、メモリを多数備え
る装置においては、故障したメモリを特定することがで
きないという課題も生じていた。
【００１３】本発明は、このような課題を解消したメモ
リ診断システムを提供することを目的とする。
リ診断システムを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のメモリ診断シス
テムは、複数個のメモリ群からなるメモリと、上記メモ
リにアクセスするアドレスを、前記メモリの先頭アドレ
スに累積加算して生成するアクセスアドレス生成回路
と、上記アクセスアドレス生成回路で生成されたアドレ
スを基に、メモリに対するデータの書込／読出を連続的
に行うライト／リード制御回路と、上記メモリに連続的
に書き込まれるデータを記憶保持するライトデータ記憶
部と、データ書込み終了後に上記ライト／リード制御回
路の指示により連続的に読み出されるリードデータを、
上記ライトデータ記憶部に記憶保持されている内容と比
較照合する比較回路と、上記比較回路による比較結果に
不一致が生じたとき、上記アクセスアドレス生成回路が
出力しているアドレスを参照し、相当する上記複数個の
メモリ群中のエラーメモリを特定して診断エラー情報を
送出するエラーメモリ特定回路と、上記複数のメモリ群
の各メモリ毎に設けられ、上記エラーメモリに対応する
箇所に上記診断エラー情報を格納する複数のエラーデー
タ記憶部とにより構成されることを特徴としている。
テムは、複数個のメモリ群からなるメモリと、上記メモ
リにアクセスするアドレスを、前記メモリの先頭アドレ
スに累積加算して生成するアクセスアドレス生成回路
と、上記アクセスアドレス生成回路で生成されたアドレ
スを基に、メモリに対するデータの書込／読出を連続的
に行うライト／リード制御回路と、上記メモリに連続的
に書き込まれるデータを記憶保持するライトデータ記憶
部と、データ書込み終了後に上記ライト／リード制御回
路の指示により連続的に読み出されるリードデータを、
上記ライトデータ記憶部に記憶保持されている内容と比
較照合する比較回路と、上記比較回路による比較結果に
不一致が生じたとき、上記アクセスアドレス生成回路が
出力しているアドレスを参照し、相当する上記複数個の
メモリ群中のエラーメモリを特定して診断エラー情報を
送出するエラーメモリ特定回路と、上記複数のメモリ群
の各メモリ毎に設けられ、上記エラーメモリに対応する
箇所に上記診断エラー情報を格納する複数のエラーデー
タ記憶部とにより構成されることを特徴としている。
【００１５】
【実施例】以下に、本発明のメモリ診断システムの一実
施例を、図面を参照して詳細に説明する。
施例を、図面を参照して詳細に説明する。
【００１６】図１に、本発明のメモリ診断システムの構
成ブロック図を示す。
成ブロック図を示す。
【００１７】１は、後述するメモリ部２やライトデータ
レジスタ３、エラーレジスタ部５に対するデータの書込
み／読出しを、統括して制御するライト／リード制御回
路である。このライト／リード制御回路は、その内部
に、メモリにアクセスするアドレスを順次生成するアク
セスアドレス生成回路１１と、現在アクセスしているメ
モリを特定するアクセスメモリ特定回路１２を有してい
る。
レジスタ３、エラーレジスタ部５に対するデータの書込
み／読出しを、統括して制御するライト／リード制御回
路である。このライト／リード制御回路は、その内部
に、メモリにアクセスするアドレスを順次生成するアク
セスアドレス生成回路１１と、現在アクセスしているメ
モリを特定するアクセスメモリ特定回路１２を有してい
る。
【００１８】また、２は診断対象となる複数のメモリ２
ａ〜２ｂからなるメモリ部であり、３はメモリ部２に書
込まれるライトデータを格納するライトデータレジスタ
である。４は、メモリ部２に書き込まれたライトデータ
と、メモリ部２から読み出されたリードデータを比較照
合する比較回路である。５は、メモリ部２を構成する各
メモリ２ａ〜２ｄに１：１で対応し、メモリ毎のエラー
情報を格納するエラーレジスタ５ａ〜５ｄからなる、エ
ラーデータ格納部である。
ａ〜２ｂからなるメモリ部であり、３はメモリ部２に書
込まれるライトデータを格納するライトデータレジスタ
である。４は、メモリ部２に書き込まれたライトデータ
と、メモリ部２から読み出されたリードデータを比較照
合する比較回路である。５は、メモリ部２を構成する各
メモリ２ａ〜２ｄに１：１で対応し、メモリ毎のエラー
情報を格納するエラーレジスタ５ａ〜５ｄからなる、エ
ラーデータ格納部である。
【００１９】次に、図２及び図３を参照して本実施例の
動作について説明する。なお、この説明は、「診断され
るメモリ部２が、一個当たりの記憶容量が２５６キロバ
イトのメモリを４個有する、合計１メガバイトの記憶容
量を持ち、データバスのバス幅が２バイト（１６ビッ
ト）」であり、「メモリの初期化も兼ねて、メモリの先
頭アドレス“０００００Ｈ”番地に対して最初のクリア
データを書込む」場合について行う。
動作について説明する。なお、この説明は、「診断され
るメモリ部２が、一個当たりの記憶容量が２５６キロバ
イトのメモリを４個有する、合計１メガバイトの記憶容
量を持ち、データバスのバス幅が２バイト（１６ビッ
ト）」であり、「メモリの初期化も兼ねて、メモリの先
頭アドレス“０００００Ｈ”番地に対して最初のクリア
データを書込む」場合について行う。
【００２０】図２に示すライト／リード制御回路１内の
アクセスアドレス生成回路１１に、メモリ診断のアクセ
ス開始アドレス“０００００［Ｈ］”を設定する。アク
セスアドレス回路は、メモリ書込み及びメモリ読出し時
に、設定された開始アドレス“０００００［Ｈ］”に、
バス幅分の値を順次加算して、メモリに対するアクセス
アドレスを生成する。本実施例ではデータバス幅が２バ
イトであるので、アドレスは、図３に示すように“００
０００［Ｈ］”→“００００２［Ｈ］”→ “００００
４［Ｈ］→・・・・→“ＦＦＦＦＣ［Ｈ］”→“ＦＦＦ
ＦＥ［Ｈ］”と順々に生成されていく。
アクセスアドレス生成回路１１に、メモリ診断のアクセ
ス開始アドレス“０００００［Ｈ］”を設定する。アク
セスアドレス回路は、メモリ書込み及びメモリ読出し時
に、設定された開始アドレス“０００００［Ｈ］”に、
バス幅分の値を順次加算して、メモリに対するアクセス
アドレスを生成する。本実施例ではデータバス幅が２バ
イトであるので、アドレスは、図３に示すように“００
０００［Ｈ］”→“００００２［Ｈ］”→ “００００
４［Ｈ］→・・・・→“ＦＦＦＦＣ［Ｈ］”→“ＦＦＦ
ＦＥ［Ｈ］”と順々に生成されていく。
【００２１】ライト／リード制御回路１内のアクセスメ
モリ特定回路１２は、メモリ２ａ〜２ｄに対応して設け
られるアドレスレジスタ１３ａ〜１３ｄに、アクセスア
ドレスの範囲を下限アドレス／上限アドレスとして設定
する。本実施例では、１個当たりの記憶容量が２５６キ
ロバイトのメモリを４個使って１メガバイトのメモリ空
間を実現しているので、全体のメモリ空間は“００００
０［Ｈ］”〜“ＦＦＦＦＦ［Ｈ］”となり、各メモリ２
ａ〜２ｄのアドレスに対応してアドレスレジスタ１３ａ
〜１３ｄに設定される下限アドレス／上限アドレスは、
それぞれ以下の値に設定される。
モリ特定回路１２は、メモリ２ａ〜２ｄに対応して設け
られるアドレスレジスタ１３ａ〜１３ｄに、アクセスア
ドレスの範囲を下限アドレス／上限アドレスとして設定
する。本実施例では、１個当たりの記憶容量が２５６キ
ロバイトのメモリを４個使って１メガバイトのメモリ空
間を実現しているので、全体のメモリ空間は“００００
０［Ｈ］”〜“ＦＦＦＦＦ［Ｈ］”となり、各メモリ２
ａ〜２ｄのアドレスに対応してアドレスレジスタ１３ａ
〜１３ｄに設定される下限アドレス／上限アドレスは、
それぞれ以下の値に設定される。
【００２２】 レジスタ１３ａ：下限“０００００［Ｈ］”／上限“３ＦＦＦＦ［Ｈ］” レジスタ１３ｂ：下限“４００００［Ｈ］”／上限“７ＦＦＦＦ［Ｈ］” レジスタ１３ｃ：下限“８００００［Ｈ］”／上限“ＢＦＦＦＦ［Ｈ］” レジスタ１３ｄ：下限“Ｃ００００［Ｈ］”／上限“ＦＦＦＦＦ［Ｈ］” このようにアクセスアドレス範囲を設定した後、メモリ
部２に最初に書き込まれるライトデータ“０００００
［Ｈ］”が、ライトデータレジスタ３に設定され、初期
設定が終了する。
部２に最初に書き込まれるライトデータ“０００００
［Ｈ］”が、ライトデータレジスタ３に設定され、初期
設定が終了する。
【００２３】初期設定終了後、中央制御装置（図示せ
ず）からライト／リード制御回路１に対し、メモリ診断
開始信号が送出される。ライト／リード制御回路１は、
データ書込み制御を指示するライト制御信号と、アクセ
スアドレス生成回路１１が生成するアドレスとをメモリ
部２に送出して、初期設定の時にライトデータレジスタ
３に設定されたライトデータ“０００００［Ｈ］”を、
メモリ２ａ〜２ｄの全アドレス“０００００［Ｈ］”
〜“ＦＦＦＦＦ［Ｈ］”に対して、連続的に書き込んで
いく。
ず）からライト／リード制御回路１に対し、メモリ診断
開始信号が送出される。ライト／リード制御回路１は、
データ書込み制御を指示するライト制御信号と、アクセ
スアドレス生成回路１１が生成するアドレスとをメモリ
部２に送出して、初期設定の時にライトデータレジスタ
３に設定されたライトデータ“０００００［Ｈ］”を、
メモリ２ａ〜２ｄの全アドレス“０００００［Ｈ］”
〜“ＦＦＦＦＦ［Ｈ］”に対して、連続的に書き込んで
いく。
【００２４】メモリ部２に対するデータ書込み処理が終
わると、アクセスアドレス生成回路１１は、アドレスを
初期値“０００００［Ｈ］”に戻し、データ読出し処理
のために、再度アドレスの生成を開始する。このアドレ
ス生成は、先述したデータ書込みのためのアドレス生成
と同様の方法で行われる。ライト／リード制御回路１
は、データ読出し制御を指示するリード制御信号と、ア
クセスアドレス生成回路１１再生成したアドレスをメモ
リ部２に送出する。そして、メモリ２ａ〜２ｄの全アド
レス“０００００［Ｈ］” 〜“ＦＦＦＦＦ［Ｈ］”に
対し、連続的にデータの読出しを行う。
わると、アクセスアドレス生成回路１１は、アドレスを
初期値“０００００［Ｈ］”に戻し、データ読出し処理
のために、再度アドレスの生成を開始する。このアドレ
ス生成は、先述したデータ書込みのためのアドレス生成
と同様の方法で行われる。ライト／リード制御回路１
は、データ読出し制御を指示するリード制御信号と、ア
クセスアドレス生成回路１１再生成したアドレスをメモ
リ部２に送出する。そして、メモリ２ａ〜２ｄの全アド
レス“０００００［Ｈ］” 〜“ＦＦＦＦＦ［Ｈ］”に
対し、連続的にデータの読出しを行う。
【００２５】このようにしてメモリ部２から読出された
リードデータは、ライトデータレジスタに設定されてい
るライトデータ“０００００［Ｈ］”と比較回路４で比
較照合される。この両データの比較で不一致が生じた場
合、比較回路４はアクセスメモリ特定回路１２に対して
エラー検出信号を送出する。アクセスメモリ特定回路１
２はこれを受けて、アクセスアドレス生成回路１１から
出力されるアドレスと、アドレスレジスタ１２ａ〜１２
ｄ内に設定されているアドレスの範囲を照合して、エラ
ーの発生したメモリを特定する。例えば、エラー検出信
号が出力された時点で、アクセスアドレス生成回路１１
から出力されているアドレスが“９００００［Ｈ］”で
あるならば、エラーを発生したメモリはメモリ２ｃであ
ると特定できる。
リードデータは、ライトデータレジスタに設定されてい
るライトデータ“０００００［Ｈ］”と比較回路４で比
較照合される。この両データの比較で不一致が生じた場
合、比較回路４はアクセスメモリ特定回路１２に対して
エラー検出信号を送出する。アクセスメモリ特定回路１
２はこれを受けて、アクセスアドレス生成回路１１から
出力されるアドレスと、アドレスレジスタ１２ａ〜１２
ｄ内に設定されているアドレスの範囲を照合して、エラ
ーの発生したメモリを特定する。例えば、エラー検出信
号が出力された時点で、アクセスアドレス生成回路１１
から出力されているアドレスが“９００００［Ｈ］”で
あるならば、エラーを発生したメモリはメモリ２ｃであ
ると特定できる。
【００２６】次に、アクセスメモリ特定回路１２は、エ
ラーの発生したメモリ２ｃに対応するエラーレジスタ５
ｃに、メモリ診断エラー情報を送出する。これを受けた
エラーレジスタ５は、エラービット“１”を立てて、こ
れを保持する。
ラーの発生したメモリ２ｃに対応するエラーレジスタ５
ｃに、メモリ診断エラー情報を送出する。これを受けた
エラーレジスタ５は、エラービット“１”を立てて、こ
れを保持する。
【００２７】メモリ部２の全アドレスに対して、データ
読出し及び比較処理が終了すると、ライト／リード制御
回路１は、中央制御装置に対してメモリ診断終了信号を
送出する。これを受けた中央制御装置は、ライト／リー
ド制御回路に折り返しレジスタリード制御信号を送出し
て、エラーレジスタ５ａ〜５ｄに保持されているエラー
ビットの内容を読み出す指示を与える。これによって、
中央制御装置が故障しているメモリを認識する。
読出し及び比較処理が終了すると、ライト／リード制御
回路１は、中央制御装置に対してメモリ診断終了信号を
送出する。これを受けた中央制御装置は、ライト／リー
ド制御回路に折り返しレジスタリード制御信号を送出し
て、エラーレジスタ５ａ〜５ｄに保持されているエラー
ビットの内容を読み出す指示を与える。これによって、
中央制御装置が故障しているメモリを認識する。
【００２８】最後に、本発明のメモリ診断システムと、
従来技術のメモリ診断システムの診断処理時間を、図４
および図５ののタイムチャートを用いて比較する。
従来技術のメモリ診断システムの診断処理時間を、図４
および図５ののタイムチャートを用いて比較する。
【００２９】図４および図５において、ＣＬＫはクロッ
ク信号、Ｒｏｗ及びＣｏｌはメモリのロウアドレス及び
カラムアドレス、ＷＤ及びＲＤはライトデータ及びリー
ドデータである。
ク信号、Ｒｏｗ及びＣｏｌはメモリのロウアドレス及び
カラムアドレス、ＷＤ及びＲＤはライトデータ及びリー
ドデータである。
【００３０】またＲＡＳ及びＣＡＳは、ロウアドレスス
トローブ信号及びカラムアドレスストローブ信号、Ｗｒ
ｉｔｅＥｎａｂｌｅはデータ書込み許可信号、Ｏｕｔ−
ｐｕｔＥｎａｂｌｅはデータ読出し許可信号を示してい
る。
トローブ信号及びカラムアドレスストローブ信号、Ｗｒ
ｉｔｅＥｎａｂｌｅはデータ書込み許可信号、Ｏｕｔ−
ｐｕｔＥｎａｂｌｅはデータ読出し許可信号を示してい
る。
【００３１】メモリに対するリードアクセスおよびライ
トアクセスは、ロウアドレス（Ｒｏｗ−Ａｄｄｒｅｓ：
横行アドレス）とカラムアドレス（Ｃｏｌｕｍｎ−Ａｄ
ｄｒｅｓｓ：縦列アドレス）を指定して番地を特定する
ことにより行われる。
トアクセスは、ロウアドレス（Ｒｏｗ−Ａｄｄｒｅｓ：
横行アドレス）とカラムアドレス（Ｃｏｌｕｍｎ−Ａｄ
ｄｒｅｓｓ：縦列アドレス）を指定して番地を特定する
ことにより行われる。
【００３２】図５は従来技術のメモリ診断システムの診
断処理動作である。メモリはＲＡＳの立ち下がり時にロ
ウアドレスとして、またＣＡＳ信号の立ち下がり時にカ
ラムアドレスとしてメモリアドレスの値をそれぞれ保持
する。
断処理動作である。メモリはＲＡＳの立ち下がり時にロ
ウアドレスとして、またＣＡＳ信号の立ち下がり時にカ
ラムアドレスとしてメモリアドレスの値をそれぞれ保持
する。
【００３３】まず、メモリアドレスにロウアドレスの値
をドライブし、ＲＡＳ信号を立ち下げ、ロウアドレスを
指定する。次にメモリアドレスにカラムアドレスの値を
ドライブし、ＣＡＳ信号を立ち下げることでカラムアド
レスを指定する。ロウアドレス，カラムアドレスを両方
指定してアクセスする番地を特定し、Ｗｒｉｔｅ−Ｅｎ
ａｂｌｅ信号を有効（立ち下げ）状態にする。これでＷ
Ｄをメモリに書き込むことができる。同様にＯｕｔｐｕ
ｔ−Ｅｎａｂｌｅ信号を有効にすることで、先ほどメモ
リに書き込んだデータ（ＲＤ）を読み出す。
をドライブし、ＲＡＳ信号を立ち下げ、ロウアドレスを
指定する。次にメモリアドレスにカラムアドレスの値を
ドライブし、ＣＡＳ信号を立ち下げることでカラムアド
レスを指定する。ロウアドレス，カラムアドレスを両方
指定してアクセスする番地を特定し、Ｗｒｉｔｅ−Ｅｎ
ａｂｌｅ信号を有効（立ち下げ）状態にする。これでＷ
Ｄをメモリに書き込むことができる。同様にＯｕｔｐｕ
ｔ−Ｅｎａｂｌｅ信号を有効にすることで、先ほどメモ
リに書き込んだデータ（ＲＤ）を読み出す。
【００３４】このメモリ書込時とメモリ読出時では、デ
ータの流れが逆向きになる。これによるデータの衝突
（バスファイト）を防止するために、ＷＤとＲＤの間に
は１クロック分のウエイトサイクルを設けている。
ータの流れが逆向きになる。これによるデータの衝突
（バスファイト）を防止するために、ＷＤとＲＤの間に
は１クロック分のウエイトサイクルを設けている。
【００３５】図４は本実施例のメモリ診断システムの診
断処理動作である。ロウアドレスおよびカラムアドレス
による番地の指定方法は従来技術と同一であり、説明は
省略する。
断処理動作である。ロウアドレスおよびカラムアドレス
による番地の指定方法は従来技術と同一であり、説明は
省略する。
【００３６】メモリアドレスにロウアドレスの値をドラ
イブし、ＲＡＳ信号を立ち下げ、ロウアドレスを指定す
る。次にメモリアドレスにカラムアドレスの値をドライ
ブし、ＣＡＳ信号を立ち下げることでカラムアドレスを
指定する。ロウアドレス，カラムアドレスを両方指定し
てアクセスする番地を特定しｒびる「、Ｗｒｉｔｅ−Ｅ
ｎａｂｌｅ信号を有効（立ち下げ）状態にする。これで
ＷＤをメモリに書き込む。このメモリ書込み動作はは、
先述した発明の実施例の構成により連続して行われるの
で、カラムアドレスをその数だけ連続して指定するメモ
リに対する連続書込みが終了した後、書込み時と同じく
カラムアドレスを連続して指定し、Ｏｕｔｐｕｔ−Ｅｎ
ａｂｌｅ信号を有効にすることで、先ほどメモリに書き
込んだデータ（ＲＤ）を連続して読み出す。
イブし、ＲＡＳ信号を立ち下げ、ロウアドレスを指定す
る。次にメモリアドレスにカラムアドレスの値をドライ
ブし、ＣＡＳ信号を立ち下げることでカラムアドレスを
指定する。ロウアドレス，カラムアドレスを両方指定し
てアクセスする番地を特定しｒびる「、Ｗｒｉｔｅ−Ｅ
ｎａｂｌｅ信号を有効（立ち下げ）状態にする。これで
ＷＤをメモリに書き込む。このメモリ書込み動作はは、
先述した発明の実施例の構成により連続して行われるの
で、カラムアドレスをその数だけ連続して指定するメモ
リに対する連続書込みが終了した後、書込み時と同じく
カラムアドレスを連続して指定し、Ｏｕｔｐｕｔ−Ｅｎ
ａｂｌｅ信号を有効にすることで、先ほどメモリに書き
込んだデータ（ＲＤ）を連続して読み出す。
【００３７】従来技術のメモリ診断システムでは、メモ
リに対するアクセスが「ライト＋リード（データ比
較）」を単位として連続的に処理されている。このた
め、ライトサイクルとリードサイクルとの間にウエイト
サイクルを挿入する必要があり、全体のメモリ診断時間
が長くなっていることがわかる。
リに対するアクセスが「ライト＋リード（データ比
較）」を単位として連続的に処理されている。このた
め、ライトサイクルとリードサイクルとの間にウエイト
サイクルを挿入する必要があり、全体のメモリ診断時間
が長くなっていることがわかる。
【００３８】メモリ書込み動作とメモリ読出し動作各々
の期間では、データの流れが同一方向なので、ＷＤとＷ
Ｄの間およびＲＤとＲＤの間にはウエイトサイクルを設
ける必要がない。ただし、書込未動作から読出し動作へ
切り替わる際には、１クロック分のウエイトサイクルを
設けている。
の期間では、データの流れが同一方向なので、ＷＤとＷ
Ｄの間およびＲＤとＲＤの間にはウエイトサイクルを設
ける必要がない。ただし、書込未動作から読出し動作へ
切り替わる際には、１クロック分のウエイトサイクルを
設けている。
【００３９】このように、従来技術に対して本実施例の
メモリ診断システムでは、メモリ診断に要する時間も短
く済むことがわかる。
メモリ診断システムでは、メモリ診断に要する時間も短
く済むことがわかる。
【００４０】
【発明の効果】以上説明したとおり、本発明のメモリ診
断システムは、従来のメモリ診断システムに比べて診断
時間を短縮することができる。この時間短縮効果は、実
装されるメモリの容量がメガバイト単位、ギガバイト単
位と大きくなるにつれて、さらに顕著に現れる。
断システムは、従来のメモリ診断システムに比べて診断
時間を短縮することができる。この時間短縮効果は、実
装されるメモリの容量がメガバイト単位、ギガバイト単
位と大きくなるにつれて、さらに顕著に現れる。
【００４１】また、メモリ診断の結果、実装されている
複数メモリの、どのメモリにエラーが発生したのかを特
定することができるので、故障したメモリのみ交換する
という処置を施すことが可能となり、作業性を向上する
ことができる。
複数メモリの、どのメモリにエラーが発生したのかを特
定することができるので、故障したメモリのみ交換する
という処置を施すことが可能となり、作業性を向上する
ことができる。
【００４２】
【図１】本発明のメモリ診断システムの一実施例の構成
を示したブロック図である。
を示したブロック図である。
【図２】本発明のメモリ診断システムの一実施例におけ
る、リード／ライト制御回路の構成を示したブロック図
である。
る、リード／ライト制御回路の構成を示したブロック図
である。
【図３】アクセスアドレス回路がメモリ書込み及び読出
し時に、メモリに対するアクセスアドレスを順次生成し
ていく動作を示す説明図である。
し時に、メモリに対するアクセスアドレスを順次生成し
ていく動作を示す説明図である。
【図４】複数メモリからなるメモリ空間と、各メモリに
対応して設けられるアドレスレジスタに設定される下限
アドレス／上限アドレスの関係を示す図である。
対応して設けられるアドレスレジスタに設定される下限
アドレス／上限アドレスの関係を示す図である。
【図５】本実施例のメモリ診断システムの診断時間をを
示したタイムチャートである。
示したタイムチャートである。
【図６】従来技術のメモリ診断システムの診断時間をを
示したタイムチャートである。
示したタイムチャートである。
【図７】従来技術のメモリ診断システムの構成を示した
ブロック図である。
ブロック図である。
１ ライト／リード制御回路 １１ アクセスアドレス生成回路 １２ アクセスメモリ特定回路 １３ａ〜１３ｄ アクセスアドレスレジスタ ２ａ〜２ｄ メモリ ３ ライトデータレジスタ ４ 比較回路 ５ａ〜５ｄ エラーレジスタ
Claims (2)
- 【請求項１】 複数個のメモり群からなるメモリと、前
記メモリにアクセスするアドレスを、前記メモリの先頭
アドレスから累積加算して生成するアクセスアドレス生
成回路と、前記アクセスアドレス生成回路で生成された
アドレスを基に、メモリに対するデータの書込／読出を
連続的に行うライト／リード制御回路と、前記メモリに
連続的に書き込まれるデータを記憶保持するライトデー
タ記憶部と、データ書込み終了後前記ライト／リード制
御回路の指示により連続的に読み出されるリードデータ
を、前記ライトデータ記憶部に記憶保持されている内容
と比較照合する比較回路と、前記比較回路による比較結
果に不一致が生じたとき、前記アクセスアドレス生成回
路が出力しているアドレスを参照し、相当する前記複数
個のメモリ群中のエラーメモリを特定して診断エラー情
報を送出するエラーメモリ特定回路と、前記複数のメモ
リ群の各メモリ毎に設けられ、前記エラーメモリに対応
する箇所に前記診断エラー情報を格納する複数のエラー
データ記憶部とにより構成されることを特徴とするメモ
リ診断システム。 - 【請求項２】 前記ライト／リード制御回路が、前記複
数個のメモリ群の各メモリの下限／上限アドレスを記憶
するアドレス範囲記憶部を有し、前記比較回路の比較結
果が不一致のとき、前記エラーメモリ特定回路が、前記
アクセスアドレス生成回路が出力しているアドレスを前
記下限／上限アドレスと照合して、エラー発生メモリを
特定することを特徴とする、請求項１記載のメモリ診断
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9260523A JPH11102328A (ja) | 1997-09-25 | 1997-09-25 | メモリ診断システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9260523A JPH11102328A (ja) | 1997-09-25 | 1997-09-25 | メモリ診断システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102328A true JPH11102328A (ja) | 1999-04-13 |
Family
ID=17349159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9260523A Withdrawn JPH11102328A (ja) | 1997-09-25 | 1997-09-25 | メモリ診断システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102328A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129780A1 (ja) * | 2005-05-30 | 2006-12-07 | Seiko Epson Corporation | シーケンシャル書込においてべリファイ処理を行う不揮発性メモリ |
| JP2008176790A (ja) * | 2007-01-18 | 2008-07-31 | Xerox Corp | 時間多重化双方向バス |
| JP2009098869A (ja) * | 2007-10-16 | 2009-05-07 | Kyocera Mita Corp | 情報処理装置 |
| US8738976B2 (en) | 2010-06-21 | 2014-05-27 | Fujitsu Limited | Memory error detecting apparatus and method |
-
1997
- 1997-09-25 JP JP9260523A patent/JPH11102328A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129780A1 (ja) * | 2005-05-30 | 2006-12-07 | Seiko Epson Corporation | シーケンシャル書込においてべリファイ処理を行う不揮発性メモリ |
| US7499372B2 (en) | 2005-05-30 | 2009-03-03 | Seiko Epson Corporation | Semiconductor memory device |
| JP2008176790A (ja) * | 2007-01-18 | 2008-07-31 | Xerox Corp | 時間多重化双方向バス |
| JP2009098869A (ja) * | 2007-10-16 | 2009-05-07 | Kyocera Mita Corp | 情報処理装置 |
| US8738976B2 (en) | 2010-06-21 | 2014-05-27 | Fujitsu Limited | Memory error detecting apparatus and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |