JP2853555B2 - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JP2853555B2 JP2853555B2 JP6039704A JP3970494A JP2853555B2 JP 2853555 B2 JP2853555 B2 JP 2853555B2 JP 6039704 A JP6039704 A JP 6039704A JP 3970494 A JP3970494 A JP 3970494A JP 2853555 B2 JP2853555 B2 JP 2853555B2
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、バーストリード転送機
能及びエラー訂正機能を有する記憶制御装置に関する。
能及びエラー訂正機能を有する記憶制御装置に関する。
【０００２】
【従来の技術】従来の記憶制御装置では、メモリからの
データ読出し時にエラーを検出すると、エラー訂正符号
（以下ＥＣＣという）によりデータを訂正した後、次の
メモリアクセスを行っていた。たとえば、特開平２−２
８７６５０号公報に示されるメモリ制御方式では、メモ
リ読出しサイクルにおいてメモリの読出しデータが確定
するクロックでＣＰＵに対して応答信号を返し、次のク
ロックで読出しデータから生成されるＥＣＣと読出した
ＥＣＣとを比較して、一致していなければ再試行サイク
ルを起動して、訂正データを返して正常終了させること
により、エラーの発生しないサイクルを短縮している。
データ読出し時にエラーを検出すると、エラー訂正符号
（以下ＥＣＣという）によりデータを訂正した後、次の
メモリアクセスを行っていた。たとえば、特開平２−２
８７６５０号公報に示されるメモリ制御方式では、メモ
リ読出しサイクルにおいてメモリの読出しデータが確定
するクロックでＣＰＵに対して応答信号を返し、次のク
ロックで読出しデータから生成されるＥＣＣと読出した
ＥＣＣとを比較して、一致していなければ再試行サイク
ルを起動して、訂正データを返して正常終了させること
により、エラーの発生しないサイクルを短縮している。
【０００３】
【発明が解決しようとする課題】上述の従来技術では、
バーストリードモードにおいてエラーが発生した場合で
も、訂正データによりメモリを訂正してから後続のアド
レスに関するデータを転送するため、バーストリードモ
ードにおいてエラーが発生した際の読出しに多くの時間
を要していた。ここで、バーストリードモードとは、ダ
イナミック型メモリ（以下ＤＲＡＭという）へのアクセ
スの際、行アドレスを与えた後、列アドレスを順次連続
的に与えていくことにより、重複する行アドレスの転送
を削減して高速化を図るアクセス方法の一つをいう。
バーストリードモードにおいてエラーが発生した場合で
も、訂正データによりメモリを訂正してから後続のアド
レスに関するデータを転送するため、バーストリードモ
ードにおいてエラーが発生した際の読出しに多くの時間
を要していた。ここで、バーストリードモードとは、ダ
イナミック型メモリ（以下ＤＲＡＭという）へのアクセ
スの際、行アドレスを与えた後、列アドレスを順次連続
的に与えていくことにより、重複する行アドレスの転送
を削減して高速化を図るアクセス方法の一つをいう。
【０００４】本発明の目的は、バーストリードモードに
おけるエラー発生時の処理時間を短縮することにある。
おけるエラー発生時の処理時間を短縮することにある。
【０００５】また、本発明の他の目的は、単純なハード
ウェア構成によりエラー発生時の処理時間を短縮するこ
とにある。
ウェア構成によりエラー発生時の処理時間を短縮するこ
とにある。
【０００６】また、本発明の他の目的は、記憶装置がＤ
ＲＡＭにより構成されていても制御できるようにするこ
とにある。
ＲＡＭにより構成されていても制御できるようにするこ
とにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の記憶制御装置は、処理装置と記憶装置の間に
位置してデータのやりとりを制御する記憶制御装置であ
って；前記処理装置からの書込みデータについてエラー
訂正符号を生成して書込みデータと共に前記記憶装置に
書込み、前記記憶装置から読み出したデータとエラー訂
正符号とからエラーの発生を検出してエラーが発生して
いればデータを訂正するエラー訂正符号生成判定手段
と；このエラー訂正符号生成判定手段で検出されたエラ
ーが発生した前記記憶装置のアドレスおよび前記エラー
訂正符号生成判定手段で訂正されたデータを格納する訂
正情報格納手段と；前記エラー訂正符号生成判定手段か
らエラーが発生した旨の通知を受け取り、前記訂正情報
格納手段へのエラー発生アドレスおよび訂正データの格
納および読出しを制御し、前記記憶装置へのアクセスを
制御するタイミング生成手段とを含む。
に本発明の記憶制御装置は、処理装置と記憶装置の間に
位置してデータのやりとりを制御する記憶制御装置であ
って；前記処理装置からの書込みデータについてエラー
訂正符号を生成して書込みデータと共に前記記憶装置に
書込み、前記記憶装置から読み出したデータとエラー訂
正符号とからエラーの発生を検出してエラーが発生して
いればデータを訂正するエラー訂正符号生成判定手段
と；このエラー訂正符号生成判定手段で検出されたエラ
ーが発生した前記記憶装置のアドレスおよび前記エラー
訂正符号生成判定手段で訂正されたデータを格納する訂
正情報格納手段と；前記エラー訂正符号生成判定手段か
らエラーが発生した旨の通知を受け取り、前記訂正情報
格納手段へのエラー発生アドレスおよび訂正データの格
納および読出しを制御し、前記記憶装置へのアクセスを
制御するタイミング生成手段とを含む。
【０００８】また、前記訂正情報格納手段は、前記エラ
ー訂正符号生成判定手段で検出されたエラーが発生した
前記記憶装置のアドレスを格納するアドレス格納部と；
前記エラー訂正符号生成判定手段で訂正されたデータを
格納するデータ格納部とを含んでもよい。また、これら
アドレス格納部とデータ格納部は、バッファ，レジスタ
またはフリップフロップにより構成してもよい。
ー訂正符号生成判定手段で検出されたエラーが発生した
前記記憶装置のアドレスを格納するアドレス格納部と；
前記エラー訂正符号生成判定手段で訂正されたデータを
格納するデータ格納部とを含んでもよい。また、これら
アドレス格納部とデータ格納部は、バッファ，レジスタ
またはフリップフロップにより構成してもよい。
【０００９】また、前記アドレス格納部と前記データ格
納部とは複数の同数のアドレスおよびデータをそれぞれ
格納するように構成してもよく；前記タイミング生成手
段は、前記アドレス格納部と前記データ格納部の前記複
数の格納位置の一つを示す計数部を含んでもよい。ま
た、この計数部は、カウンタにより構成してもよい。
納部とは複数の同数のアドレスおよびデータをそれぞれ
格納するように構成してもよく；前記タイミング生成手
段は、前記アドレス格納部と前記データ格納部の前記複
数の格納位置の一つを示す計数部を含んでもよい。ま
た、この計数部は、カウンタにより構成してもよい。
【００１０】また、前記データ格納部は複数の前記訂正
データを格納し；前記アドレス格納部は前記データ格納
部の格納する前記訂正データに共通する前記記憶装置の
アドレスの一部を格納するように構成してもよい。
データを格納し；前記アドレス格納部は前記データ格納
部の格納する前記訂正データに共通する前記記憶装置の
アドレスの一部を格納するように構成してもよい。
【００１１】また、前記タイミング生成手段は、ダイナ
ミック型メモリの行アドレスと列アドレスを前記記憶装
置に取り込ませるタイミングを生成するように構成して
もよい。
ミック型メモリの行アドレスと列アドレスを前記記憶装
置に取り込ませるタイミングを生成するように構成して
もよい。
【００１２】
【実施例】次に本願発明の記憶制御装置の第一の実施例
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【００１３】図１を参照すると、本願発明の第一の実施
例である記憶制御装置は、ＤＲＡＭへのアクセスのタイ
ミングを制御してさらにエラー検出時にデータバッファ
２４０のタイミングを制御するタイミング生成部２１０
と、エラーを発生したアドレスを保持するアドレスバッ
ファ２３０と、中央処理装置１００およびＤＲＡＭメモ
リ３００からのデータについてＥＣＣを生成してエラー
が発生していないか判定をするＥＣＣ生成判定部２２０
と、訂正データを保持するデータバッファ２４０とを含
んで構成されている。
例である記憶制御装置は、ＤＲＡＭへのアクセスのタイ
ミングを制御してさらにエラー検出時にデータバッファ
２４０のタイミングを制御するタイミング生成部２１０
と、エラーを発生したアドレスを保持するアドレスバッ
ファ２３０と、中央処理装置１００およびＤＲＡＭメモ
リ３００からのデータについてＥＣＣを生成してエラー
が発生していないか判定をするＥＣＣ生成判定部２２０
と、訂正データを保持するデータバッファ２４０とを含
んで構成されている。
【００１４】タイミング生成部２１０は、中央処理装置
１００からのアドレスをホストアドレスバス１６０を介
して受け取り、このアドレスをデコードして管轄するＤ
ＲＡＭメモリ３００へのアクセスであればアドレスバス
２６０および制御信号線２６１〜２６３によってＤＲＡ
Ｍメモリ３００にアクセスする。この制御信号線２６１
〜２６３は具体的には、行アドレスを取り込ませるため
のタイミング信号を転送する行アドレスストローブ信号
線２６１と、列アドレスを取り込ませるためのタイミン
グ信号を転送する列アドレスストローブ信号線２６２
と、書込み動作を指示する書込みイネーブル信号線２６
３である。タイミング生成部２１０は、バーストモード
終了時には、アドレスバッファ２３０に格納されたアド
レスに従い、データバッファ２４０に格納されたデータ
をＤＲＡＭメモリ３００に書き込む。
１００からのアドレスをホストアドレスバス１６０を介
して受け取り、このアドレスをデコードして管轄するＤ
ＲＡＭメモリ３００へのアクセスであればアドレスバス
２６０および制御信号線２６１〜２６３によってＤＲＡ
Ｍメモリ３００にアクセスする。この制御信号線２６１
〜２６３は具体的には、行アドレスを取り込ませるため
のタイミング信号を転送する行アドレスストローブ信号
線２６１と、列アドレスを取り込ませるためのタイミン
グ信号を転送する列アドレスストローブ信号線２６２
と、書込み動作を指示する書込みイネーブル信号線２６
３である。タイミング生成部２１０は、バーストモード
終了時には、アドレスバッファ２３０に格納されたアド
レスに従い、データバッファ２４０に格納されたデータ
をＤＲＡＭメモリ３００に書き込む。
【００１５】また、このタイミング生成部２１０は、Ｅ
ＣＣ生成判定部２２０からエラーが発生した旨をエラー
検出信号線２２２により受け取ると、そのエラーが発生
したアドレスをアドレスバス２６０を介してアドレスバ
ッファ２３０に格納する。この際、バッファラッチイネ
ーブル信号線２１２により、アドレスバッファに対して
アドレスバス２６０上のアドレスを取り込むように指示
する。また、同様に、バッファラッチイネーブル信号線
２１２を使用して、ＥＣＣ生成判定部２２０で訂正され
た訂正データ信号線２２１上のデータをデータバッファ
２４０に格納する。
ＣＣ生成判定部２２０からエラーが発生した旨をエラー
検出信号線２２２により受け取ると、そのエラーが発生
したアドレスをアドレスバス２６０を介してアドレスバ
ッファ２３０に格納する。この際、バッファラッチイネ
ーブル信号線２１２により、アドレスバッファに対して
アドレスバス２６０上のアドレスを取り込むように指示
する。また、同様に、バッファラッチイネーブル信号線
２１２を使用して、ＥＣＣ生成判定部２２０で訂正され
た訂正データ信号線２２１上のデータをデータバッファ
２４０に格納する。
【００１６】さらにタイミング生成部２１０は、ＥＣＣ
生成判定部２２０でエラーが発生した旨の通知２２２を
受け取って、バッファラッチイネーブル信号線２１２を
使用して、アドレスバッファ２３０とデータバッファ２
４０に格納された値を、アドレスバス２６０とデータバ
ス２５０にそれぞれ出力させる。タイミング生成部２１
０は、書込みイネーブル信号線２６３によって、訂正デ
ータのＤＲＡＭメモリ３００への出力を指示する。
生成判定部２２０でエラーが発生した旨の通知２２２を
受け取って、バッファラッチイネーブル信号線２１２を
使用して、アドレスバッファ２３０とデータバッファ２
４０に格納された値を、アドレスバス２６０とデータバ
ス２５０にそれぞれ出力させる。タイミング生成部２１
０は、書込みイネーブル信号線２６３によって、訂正デ
ータのＤＲＡＭメモリ３００への出力を指示する。
【００１７】ＥＣＣ生成判定部２２０は、ホストデータ
バス１５０による中央処理装置１００からの書込みデー
タについてＥＣＣを生成して、データと共にＤＲＡＭ３
００に書き込む。また、このＥＣＣ生成判定部２２０
は、ＤＲＡＭメモリ３００からデータバス２５０によっ
て読み出したデータとＥＣＣについてエラー発生の有無
を検出する。エラー発生を検出すると、エラー検出信号
線２２２によって、タイミング生成部２１０にエラー発
生を伝える。また、訂正可能であればＥＣＣに基づいて
訂正したデータをデータバッファ２４０に出力する。
バス１５０による中央処理装置１００からの書込みデー
タについてＥＣＣを生成して、データと共にＤＲＡＭ３
００に書き込む。また、このＥＣＣ生成判定部２２０
は、ＤＲＡＭメモリ３００からデータバス２５０によっ
て読み出したデータとＥＣＣについてエラー発生の有無
を検出する。エラー発生を検出すると、エラー検出信号
線２２２によって、タイミング生成部２１０にエラー発
生を伝える。また、訂正可能であればＥＣＣに基づいて
訂正したデータをデータバッファ２４０に出力する。
【００１８】図２を参照すると、アドレスバッファ２３
０は、複数の列アドレスを格納できる構成を有してい
る。タイミング生成部２１０は、エラーが発生するたび
にアドレスバス２６０上のアドレスをアドレスバッファ
２３０に取り込むように制御する。また、データバッフ
ァ２４０も同様の構成を有し、アドレスバッファと同一
の制御信号線２１２と２１３により同時に動作する。
０は、複数の列アドレスを格納できる構成を有してい
る。タイミング生成部２１０は、エラーが発生するたび
にアドレスバス２６０上のアドレスをアドレスバッファ
２３０に取り込むように制御する。また、データバッフ
ァ２４０も同様の構成を有し、アドレスバッファと同一
の制御信号線２１２と２１３により同時に動作する。
【００１９】これらアドレスバッファ２３０とデータバ
ッファ２４０の格納位置の管理は、タイミング生成部２
１０が行う。タイミング生成部２１０は、これらバッフ
ァの格納位置を管理するカウンタを有して、格納するた
びにカウントアップしていく。これらバッファの内容
は、バーストリードモード終了時にＤＲＡＭメモリに反
映される。これにより、バッファ格納位置のカウンタは
クリアされる。アドレスまたはデータを格納または出力
するバッファ内の位置はバッファ格納位置制御線２１１
によりアドレスバッファ２３０およびデータバッファ２
４０に与えられる。
ッファ２４０の格納位置の管理は、タイミング生成部２
１０が行う。タイミング生成部２１０は、これらバッフ
ァの格納位置を管理するカウンタを有して、格納するた
びにカウントアップしていく。これらバッファの内容
は、バーストリードモード終了時にＤＲＡＭメモリに反
映される。これにより、バッファ格納位置のカウンタは
クリアされる。アドレスまたはデータを格納または出力
するバッファ内の位置はバッファ格納位置制御線２１１
によりアドレスバッファ２３０およびデータバッファ２
４０に与えられる。
【００２０】次に、本願発明の上記第一の実施例である
記憶制御装置の動作について、図面を参照して詳細に説
明する。
記憶制御装置の動作について、図面を参照して詳細に説
明する。
【００２１】図３を参照すると、バーストリードモード
時のタイミングチャートの一例を表す図である。まず、
時刻Ｔ＝Ｔ０では、タイミング生成部２１０は、アドレ
スバス２６０を介して行アドレスを出力する。ＤＲＡＭ
メモリ３００は、時刻Ｔ＝Ｔ１の立ち上がりにおいて、
タイミング生成部２１０からの行アドレスストローブ信
号２６１の立ち下がりのタイミングで、この行アドレス
を取り込む。また、時刻Ｔ＝Ｔ２の立ち上がりにおい
て、タイミング生成部２１０からの列アドレスストロー
ブ信号２６１の立ち下がりのタイミングで、アドレスバ
ス２６０上の第１の列アドレスを取り込む。書込みイネ
ーブル信号２６３がアクティブになっていないため、Ｄ
ＲＡＭメモリ３００からデータバス２５０上に、第１の
データが出力される。このとき、ＥＣＣ生成判定部２２
０では、読み出した第１のデータについてエラー発生の
有無をチェックして、エラーが発生していないため、ホ
ストバス１５０に対して当該データを出力する。
時のタイミングチャートの一例を表す図である。まず、
時刻Ｔ＝Ｔ０では、タイミング生成部２１０は、アドレ
スバス２６０を介して行アドレスを出力する。ＤＲＡＭ
メモリ３００は、時刻Ｔ＝Ｔ１の立ち上がりにおいて、
タイミング生成部２１０からの行アドレスストローブ信
号２６１の立ち下がりのタイミングで、この行アドレス
を取り込む。また、時刻Ｔ＝Ｔ２の立ち上がりにおい
て、タイミング生成部２１０からの列アドレスストロー
ブ信号２６１の立ち下がりのタイミングで、アドレスバ
ス２６０上の第１の列アドレスを取り込む。書込みイネ
ーブル信号２６３がアクティブになっていないため、Ｄ
ＲＡＭメモリ３００からデータバス２５０上に、第１の
データが出力される。このとき、ＥＣＣ生成判定部２２
０では、読み出した第１のデータについてエラー発生の
有無をチェックして、エラーが発生していないため、ホ
ストバス１５０に対して当該データを出力する。
【００２２】時刻Ｔ＝Ｔ３では、アドレスバス２６０に
第２の列アドレスが出力される。
第２の列アドレスが出力される。
【００２３】時刻Ｔ＝Ｔ４の立ち上りにおいて、列アド
レスストローブ信号２６１が立ち下がり、このタイミン
グでＤＲＡＭメモリ３００は第２の列アドレスを取り込
む。これにより、ＤＲＡＭメモリ３００からデータバス
２５０上に第２のデータが出力される。ＥＣＣ生成判定
部２２０でこの第２のデータについてエラーを検出する
と、エラー検出信号線２２２にエラー検出の旨が出力さ
れる。ＥＣＣ生成判定部２２０は、ＥＣＣによりデータ
を訂正して、この訂正データをホストデータバス１５０
および訂正データ信号線２２１に出力する。タイミング
生成部２１０は、エラー検出信号２２２を受けて、バッ
ファラッチイネーブル信号線２１２によりデータバッフ
ァ２４０にこの訂正データを格納するよう指示し、アド
レスバッファ２３０にアドレスバス２６０上のアドレス
をエラー検出アドレスとして格納するよう指示する（時
刻Ｔ＝Ｔ６）。
レスストローブ信号２６１が立ち下がり、このタイミン
グでＤＲＡＭメモリ３００は第２の列アドレスを取り込
む。これにより、ＤＲＡＭメモリ３００からデータバス
２５０上に第２のデータが出力される。ＥＣＣ生成判定
部２２０でこの第２のデータについてエラーを検出する
と、エラー検出信号線２２２にエラー検出の旨が出力さ
れる。ＥＣＣ生成判定部２２０は、ＥＣＣによりデータ
を訂正して、この訂正データをホストデータバス１５０
および訂正データ信号線２２１に出力する。タイミング
生成部２１０は、エラー検出信号２２２を受けて、バッ
ファラッチイネーブル信号線２１２によりデータバッフ
ァ２４０にこの訂正データを格納するよう指示し、アド
レスバッファ２３０にアドレスバス２６０上のアドレス
をエラー検出アドレスとして格納するよう指示する（時
刻Ｔ＝Ｔ６）。
【００２４】時刻Ｔ＝Ｔ７では、アドレスバス２６０に
第３の列アドレスが出力される。
第３の列アドレスが出力される。
【００２５】時刻Ｔ＝Ｔ８の立ち上りにおいて、列アド
レスストローブ信号２６１が立ち下がり、このタイミン
グでＤＲＡＭメモリ３００は第３の列アドレスを取り込
む。これにより、ＤＲＡＭメモリ３００からデータバス
２５０上に第３のデータが出力される。ＥＣＣ生成判定
部２２０でこの第３のデータについてエラーを検出しな
いため、ホストバス１５０に対して当該データを出力す
る。
レスストローブ信号２６１が立ち下がり、このタイミン
グでＤＲＡＭメモリ３００は第３の列アドレスを取り込
む。これにより、ＤＲＡＭメモリ３００からデータバス
２５０上に第３のデータが出力される。ＥＣＣ生成判定
部２２０でこの第３のデータについてエラーを検出しな
いため、ホストバス１５０に対して当該データを出力す
る。
【００２６】第４のデータについても、第３のデータと
同様に正常に読み出される。
同様に正常に読み出される。
【００２７】時刻Ｔ＝Ｔ１１では、タイミング生成部２
１０は、バーストモード終了を検出して、バッファ出力
イネーブル信号線２１３によりデータバッファ３２０が
格納しているデータをデータバス２５０上に出力するよ
うに指示し、バッファ出力イネーブル信号線２１３によ
りアドレスバッファ２３０が格納しているアドレスをア
ドレスバス２６０に出力するように指示する。タイミン
グ生成部２１０は、書込みイネーブル信号線２６３を書
き込みイネーブルにして、時刻Ｔ＝Ｔ１３の立ち上がり
に列アドレスストローブ信号線２６２を下げることによ
り、ＤＲＡＭメモリ３００に訂正データの書き込みを指
示する。
１０は、バーストモード終了を検出して、バッファ出力
イネーブル信号線２１３によりデータバッファ３２０が
格納しているデータをデータバス２５０上に出力するよ
うに指示し、バッファ出力イネーブル信号線２１３によ
りアドレスバッファ２３０が格納しているアドレスをア
ドレスバス２６０に出力するように指示する。タイミン
グ生成部２１０は、書込みイネーブル信号線２６３を書
き込みイネーブルにして、時刻Ｔ＝Ｔ１３の立ち上がり
に列アドレスストローブ信号線２６２を下げることによ
り、ＤＲＡＭメモリ３００に訂正データの書き込みを指
示する。
【００２８】このように、本発明の記憶制御装置の第一
の実施例によれば、バーストリードモードにおいてエラ
ーが発生した場合、そのエラーが発生したアドレスと訂
正されたデータとを保持しておくことにより、バースト
リードモード終了後その訂正データをメモリに反映させ
ることができ、バーストリードモードを長時間中断させ
ずにすむ。
の実施例によれば、バーストリードモードにおいてエラ
ーが発生した場合、そのエラーが発生したアドレスと訂
正されたデータとを保持しておくことにより、バースト
リードモード終了後その訂正データをメモリに反映させ
ることができ、バーストリードモードを長時間中断させ
ずにすむ。
【００２９】次に本願発明の記憶制御装置の第二の実施
例について図面を参照して詳細に説明する。
例について図面を参照して詳細に説明する。
【００３０】図４を参照すると、本願発明の第二の実施
例の全体構成は第１の実施例である図１の構成とほぼ同
様である。但し、第１の実施例の場合はアドレスバッフ
ァ２３０のエントリ数が複数あることを仮定していた
が、この第二の実施例ではこのアドレスバッファ２３０
は一つのアドレスのみを格納する。従って、バッファ格
納位置制御線２１１はアドレスバッファ２３０に入力さ
れない。
例の全体構成は第１の実施例である図１の構成とほぼ同
様である。但し、第１の実施例の場合はアドレスバッフ
ァ２３０のエントリ数が複数あることを仮定していた
が、この第二の実施例ではこのアドレスバッファ２３０
は一つのアドレスのみを格納する。従って、バッファ格
納位置制御線２１１はアドレスバッファ２３０に入力さ
れない。
【００３１】図５を参照すると、第二の実施例のアドレ
スバッファ２３０は一つのアドレスのみを保持し、しか
も、アドレスの一部のみを保持している。このような構
成を採用しているのは、以下のような理由による。すな
わち、たとえばデータバッファ２４０の構成が図２のよ
うに４つのエントリを有していたと仮定すると、アドレ
スバッファ２３０は元のアドレスの下位２ビットを省略
して保持し、その下位ビットが”００”に相当するデー
タをデータバッファ２４０の第１のエントリに、下位ビ
ットが”０１”に相当するデータをデータバッファ２４
０の第２のエントリに、下位ビットが”１０”に相当す
るデータをデータバッファ２４０の第３のエントリに、
下位ビットが”１１”に相当するデータをデータバッフ
ァ２４０の第４のエントリに、それぞれ格納する。この
ように、データバッファ２４０に格納する位置を固定し
てしまうことにより、アドレスバッファ２３０が保持す
べきアドレスの数およびビット幅を省くことができる。
スバッファ２３０は一つのアドレスのみを保持し、しか
も、アドレスの一部のみを保持している。このような構
成を採用しているのは、以下のような理由による。すな
わち、たとえばデータバッファ２４０の構成が図２のよ
うに４つのエントリを有していたと仮定すると、アドレ
スバッファ２３０は元のアドレスの下位２ビットを省略
して保持し、その下位ビットが”００”に相当するデー
タをデータバッファ２４０の第１のエントリに、下位ビ
ットが”０１”に相当するデータをデータバッファ２４
０の第２のエントリに、下位ビットが”１０”に相当す
るデータをデータバッファ２４０の第３のエントリに、
下位ビットが”１１”に相当するデータをデータバッフ
ァ２４０の第４のエントリに、それぞれ格納する。この
ように、データバッファ２４０に格納する位置を固定し
てしまうことにより、アドレスバッファ２３０が保持す
べきアドレスの数およびビット幅を省くことができる。
【００３２】タイミング生成部２１０は、バーストモー
ド中の処理データの数をカウントするカウンタを有して
おり、ＥＣＣ生成判定部２２０からエラーが発生した旨
の通知を受けると、そのエラーがバーストモード中の何
番目のデータで発生したのかを判断して、データバッフ
ァ内の格納位置としてバッファ格納位置制御線２１１に
出力する。これにより、データバッファの対応するエン
トリにのみ訂正データが格納される。タイミング生成部
２１０は、いずれのエントリに訂正データを格納をした
かを記憶しておく。
ド中の処理データの数をカウントするカウンタを有して
おり、ＥＣＣ生成判定部２２０からエラーが発生した旨
の通知を受けると、そのエラーがバーストモード中の何
番目のデータで発生したのかを判断して、データバッフ
ァ内の格納位置としてバッファ格納位置制御線２１１に
出力する。これにより、データバッファの対応するエン
トリにのみ訂正データが格納される。タイミング生成部
２１０は、いずれのエントリに訂正データを格納をした
かを記憶しておく。
【００３３】エラー発生後のＤＲＡＭメモリ３００への
訂正データ書込みは、次の要領で行う。まず、タイミン
グ生成部２１０は、訂正データを格納したエントリの位
置をアドレスバス２６０の下位部分およびバッファ格納
位置制御線２１１に出力すると共に、バッファ出力イネ
ーブル信号線２１３によりバッファからの出力を指示す
る。すると、アドレスバッファ２３０から対応するアド
レスの上位部分が読み出されて、アドレスバス２６０の
上位部分に出力される。それと同時にデータバッファ２
４０において、バッファ格納位置制御線２１１の指示す
る位置からデータバス２５０にデータが読み出される。
第一の実施例の場合と同様に制御信号線２６１〜２６３
の制御信号を与えることにより、ＤＲＡＭメモリ３００
に訂正データが書き込まれる。
訂正データ書込みは、次の要領で行う。まず、タイミン
グ生成部２１０は、訂正データを格納したエントリの位
置をアドレスバス２６０の下位部分およびバッファ格納
位置制御線２１１に出力すると共に、バッファ出力イネ
ーブル信号線２１３によりバッファからの出力を指示す
る。すると、アドレスバッファ２３０から対応するアド
レスの上位部分が読み出されて、アドレスバス２６０の
上位部分に出力される。それと同時にデータバッファ２
４０において、バッファ格納位置制御線２１１の指示す
る位置からデータバス２５０にデータが読み出される。
第一の実施例の場合と同様に制御信号線２６１〜２６３
の制御信号を与えることにより、ＤＲＡＭメモリ３００
に訂正データが書き込まれる。
【００３４】このように、本発明の記憶制御装置の第二
の実施例によれば、アドレスバッファの容量を大幅に削
減することができる。
の実施例によれば、アドレスバッファの容量を大幅に削
減することができる。
【００３５】
【発明の効果】以上の説明で明らかなように、本発明に
よると、バーストリードモードにおいてエラーが発生し
た場合、そのエラーが発生したアドレスと訂正されたデ
ータとを保持しておくことにより、バーストリードモー
ド終了後その訂正データをメモリに反映させることがで
き、バーストリードモードを長時間中断させずにすむと
いう効果がある。
よると、バーストリードモードにおいてエラーが発生し
た場合、そのエラーが発生したアドレスと訂正されたデ
ータとを保持しておくことにより、バーストリードモー
ド終了後その訂正データをメモリに反映させることがで
き、バーストリードモードを長時間中断させずにすむと
いう効果がある。
【００３６】また、ＤＲＡＭ用の制御信号線を設けたこ
とにより、記憶装置がＤＲＡＭにより構成されていても
制御することができる。
とにより、記憶装置がＤＲＡＭにより構成されていても
制御することができる。
【図１】本発明の記憶制御装置の第一の実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の第一の実施例におけるアドレスバッフ
ァ２３０の構成を表した図である。
ァ２３０の構成を表した図である。
【図３】本発明の一実施例におけるバーストリードモー
ドのタイミングチャートである。
ドのタイミングチャートである。
【図４】本発明の記憶制御装置の第二の実施例の構成を
示すブロック図である。
示すブロック図である。
【図５】本発明の第二の実施例におけるアドレスバッフ
ァ２３０の構成を表した図である。
ァ２３０の構成を表した図である。
１００ 中央処理装置 １５０ ホストデータバス １６０ ホストアドレスバス ２００ 記憶制御装置 ２１０ タイミング生成部 ２１１ アドレスバッファ格納位置制御線 ２１２ バッファラッチイネーブル信号線 ２１３ バッファ出力イネーブル信号線 ２２０ ＥＣＣ生成判定部 ２２１ 訂正データ信号線 ２２２ エラー検出信号線 ２３０ アドレスバッファ ２４０ データバッファ ２５０ データバス ２６０ アドレスバス ２６１ 行アドレスストローブ信号線 ２６２ 列アドレスストローブ信号線 ２６３ 書込みイネーブル信号線 ３００ ＤＲＡＭメモリ
Claims (4)
- 【請求項１】 処理装置と記憶装置の間に位置してデー
タのやりとりを制御する記憶制御装置であって、 前記処理装置からの書込みデータについてエラー訂正符
号を生成して書込みデータと共に前記記憶装置に書込
み、前記記憶装置から読み出したデータとエラー訂正符
号とからエラーの発生を検出してエラーが発生していれ
ばデータを訂正するエラー訂正符号生成判定手段と、 このエラー訂正符号生成判定手段で検出されたエラーが
発生した前記記憶装置のアドレスおよび前記エラー訂正
符号生成判定手段で訂正されたデータを格納する訂正情
報格納手段と、 前記エラー訂正符号生成判定手段からエラーが発生した
旨の通知を受け取り、前記訂正情報格納手段へのエラー
発生アドレスおよび訂正データの格納および読出しを制
御し、前記記憶装置へのアクセスを制御するタイミング
生成手段とを含み、 前記訂正情報格納手段は、前記エラー訂正符号生成判定
手段で検出されたエラーが発生した前記記憶装置のアド
レスを格納するアドレス格納部と、前記エラー訂正符号
生成判定手段で訂正されたデータを格納するデータ格納
部とを含み、前記データ格納部は複数の前記訂正データ
を格納し、 前記アドレス格納部は前記データ格納部の格納する前記
訂正データに共通する前記記憶装置のアドレスの一部を
格納することを特徴とする記憶制御装置。 - 【請求項２】 前記タイミング生成手段は、ダイナミッ
ク型メモリの行アドレスと列アドレスを前記記憶装置に
取り込ませるタイミングを生成することを特徴とする請
求項１記載の記憶制御装置。 - 【請求項３】 前記アドレス格納部と前記データ格納部
とは複数の同数のアドレスおよびデータをそれぞれ格納
するように構成され、 前記タイミング生成手段は、前記アドレス格納部と前記
データ格納部の前記複数の格納位置の一つを示す計数部
を含むことを特徴とする請求項１記載の記憶制御装置。 - 【請求項４】 前記タイミング生成手段は、ダイナミッ
ク型メモリの行アドレスと列アドレスを前記記憶装置に
取り込ませるタイミングを生成することを特徴とする請
求項３記載の記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039704A JP2853555B2 (ja) | 1994-03-10 | 1994-03-10 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039704A JP2853555B2 (ja) | 1994-03-10 | 1994-03-10 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07248976A JPH07248976A (ja) | 1995-09-26 |
| JP2853555B2 true JP2853555B2 (ja) | 1999-02-03 |
Family
ID=12560405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6039704A Expired - Lifetime JP2853555B2 (ja) | 1994-03-10 | 1994-03-10 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853555B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3643601B2 (ja) * | 1996-07-03 | 2005-04-27 | 株式会社日立製作所 | 情報処理装置 |
| US9069719B2 (en) * | 2012-02-11 | 2015-06-30 | Samsung Electronics Co., Ltd. | Method and system for providing a smart memory architecture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2913873B2 (ja) * | 1991-03-20 | 1999-06-28 | 株式会社日立製作所 | データ処理システム |
-
1994
- 1994-03-10 JP JP6039704A patent/JP2853555B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07248976A (ja) | 1995-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |