JPS6370357A - メモリデ−タ訂正方式 - Google Patents
メモリデ−タ訂正方式Info
- Publication number
- JPS6370357A JPS6370357A JP61214763A JP21476386A JPS6370357A JP S6370357 A JPS6370357 A JP S6370357A JP 61214763 A JP61214763 A JP 61214763A JP 21476386 A JP21476386 A JP 21476386A JP S6370357 A JPS6370357 A JP S6370357A
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- address
- data
- memory
- Prior art date
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- Pending
Links
- 230000006870 function Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
抜術分野
本発明はメモリデータ訂正方式に関し、特にCPU(中
央処理装置)や磁気ディスクキャッシュ等の大容量メモ
リ部のメモリデータ訂正方式に関するものである。
央処理装置)や磁気ディスクキャッシュ等の大容量メモ
リ部のメモリデータ訂正方式に関するものである。
従来技術
従来、この種のメモリデータの訂正は、CP tJ等の
マイクロプロセッサが一定時間毎にメモリの格納データ
の各々を夫々順次アドレスを指定することにより読出し
、この読出されたリードデータをエラー検出訂正8!能
によりエラー訂正して再び対応するアドレスへ訂正デー
タを書込むようにして行われている。
マイクロプロセッサが一定時間毎にメモリの格納データ
の各々を夫々順次アドレスを指定することにより読出し
、この読出されたリードデータをエラー検出訂正8!能
によりエラー訂正して再び対応するアドレスへ訂正デー
タを書込むようにして行われている。
上述した従来のメモリデータ訂正方式では、一定時間毎
にメモリデータの訂正を行うようになっているので、そ
の一定時間が長くなればメモリデータが訂正不可能なデ
ータになる確率が高くなり、特にメモリ客間が大きくな
ればなる稈その確率もより高くなる。そこで、エラー訂
正周期を短くすることが考えられるが、エラー訂正周期
を短くすればメモリデータの転送レートが著しく低下し
てしまうという欠点がある。
にメモリデータの訂正を行うようになっているので、そ
の一定時間が長くなればメモリデータが訂正不可能なデ
ータになる確率が高くなり、特にメモリ客間が大きくな
ればなる稈その確率もより高くなる。そこで、エラー訂
正周期を短くすることが考えられるが、エラー訂正周期
を短くすればメモリデータの転送レートが著しく低下し
てしまうという欠点がある。
発明の目的
本発明はこの様な従来のものの欠点を解決ずべくなされ
たものであって、その目的とするところは、メモリデー
タの転送レートを低下させることなく、メモリデータの
訂正を可能としたメモリデータ訂正方式を提供すること
にある。
たものであって、その目的とするところは、メモリデー
タの転送レートを低下させることなく、メモリデータの
訂正を可能としたメモリデータ訂正方式を提供すること
にある。
発明の構成
本発明によれば、格納データのエラー検出及び訂正を行
う機能を有するメモリ回路のメモリデータ訂正方式であ
って、前記メモリ回路のメモリデータの読出しアクセス
時に当該メモリデータのエラーの検出に応答してこのメ
モリデータの格納アドレスを一時記憶するラッチ回路を
設け、前記メモリ回路を制御するマイクロプロセッサの
空き時間に前記ラッチ回路にラッチされているアドレス
に対応したメモリデータのエラー訂正を行うようにした
ことを特徴とするメモリデータ訂正方式が得られる。
う機能を有するメモリ回路のメモリデータ訂正方式であ
って、前記メモリ回路のメモリデータの読出しアクセス
時に当該メモリデータのエラーの検出に応答してこのメ
モリデータの格納アドレスを一時記憶するラッチ回路を
設け、前記メモリ回路を制御するマイクロプロセッサの
空き時間に前記ラッチ回路にラッチされているアドレス
に対応したメモリデータのエラー訂正を行うようにした
ことを特徴とするメモリデータ訂正方式が得られる。
実施例
以下、図面を用いて本発明の詳細な説明する。
図は本発明の実施例のブロック図であり、本実施例はシ
ステムを制御するマイクロプロセッサ1と、格納データ
のエラー検出及び訂正が可能なメモリ回路2と、メモリ
回路2のデータ読出しアクセス時における当該読出しデ
ータのエラー検出時にこのデータの格納アドレスを一時
記憶するラッチ回路3と、データ入出力回路4とから構
成されている。
ステムを制御するマイクロプロセッサ1と、格納データ
のエラー検出及び訂正が可能なメモリ回路2と、メモリ
回路2のデータ読出しアクセス時における当該読出しデ
ータのエラー検出時にこのデータの格納アドレスを一時
記憶するラッチ回路3と、データ入出力回路4とから構
成されている。
かかる構成において、図示せぬ上位装置からメモリ読出
しリクエスト信号10が到来すると、マイクロプロセッ
サ1はこのリクエスト信号に応苔して、システムバス1
1を介して読出し信号及び読出しアドレスをメモリ回路
2へ送出する。メモリ回路2はこの読出しアドレスに対
応した格納データを導出してシステムバス11を介して
データ入出力部4へこれを送出し、上位装置データパス
コ2へ転送する。
しリクエスト信号10が到来すると、マイクロプロセッ
サ1はこのリクエスト信号に応苔して、システムバス1
1を介して読出し信号及び読出しアドレスをメモリ回路
2へ送出する。メモリ回路2はこの読出しアドレスに対
応した格納データを導出してシステムバス11を介して
データ入出力部4へこれを送出し、上位装置データパス
コ2へ転送する。
このとき、メモリ回路2は読出したデータにエラーがあ
るかどうかをエラー検出機能によりチェックすると共に
、エラーが検出されたときにはこの読出しデータの格納
アドレス13をラッチ回路3へ送出して一時記憶する(
1にする。
るかどうかをエラー検出機能によりチェックすると共に
、エラーが検出されたときにはこの読出しデータの格納
アドレス13をラッチ回路3へ送出して一時記憶する(
1にする。
ここて゛、上位装置からのメモリ読出しリクエストがな
く、マイクロプロセッサ1が他に処理すべきものがない
とき、ラッチ回路3に記憶されていたアドレスをエラー
情報14として読出し、このエラー情報であるアドレス
によりメモリ回路2をアクセスして該当データを読出し
これをエラー訂正は能により訂正して再び同じアドレス
へこれを占込むようにullFlされる。
く、マイクロプロセッサ1が他に処理すべきものがない
とき、ラッチ回路3に記憶されていたアドレスをエラー
情報14として読出し、このエラー情報であるアドレス
によりメモリ回路2をアクセスして該当データを読出し
これをエラー訂正は能により訂正して再び同じアドレス
へこれを占込むようにullFlされる。
かかる動作を繰返すことによってメモリ回路2のメモリ
データの訂正が可能となりメモリデータの転送レートが
低下することはなくなるのである。
データの訂正が可能となりメモリデータの転送レートが
低下することはなくなるのである。
発明の詳細
な説明した如く、本発明によれば、マイクロプロセッサ
の空き時間を利用して一時記憶されているエラーデータ
のアドレスを用いてエラー訂正を行うことができるので
、メモリの転送レートを同等低下させることもなく、ま
た訂正不可能なエラーデータとなる確率をも小とし得る
という効果がある。
の空き時間を利用して一時記憶されているエラーデータ
のアドレスを用いてエラー訂正を行うことができるので
、メモリの転送レートを同等低下させることもなく、ま
た訂正不可能なエラーデータとなる確率をも小とし得る
という効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
1・・・・・・マイクロプロセッサ
2・・・・・・メモリ回路
3・・・・・・ラッチ回路
Claims (1)
- 格納データのエラー検出及び訂正を行う機能を有するメ
モリ回路のメモリデータ訂正方式であって、前記メモリ
回路のメモリデータの読出しアクセス時に当該メモリデ
ータのエラーの検出に応答してこのメモリデータの格納
アドレスを一時記憶するラッチ回路を設け、前記メモリ
回路を制御するマイクロプロセッサの空き時間に前記ラ
ッチ回路にラッチされているアドレスに対応したメモリ
データのエラー訂正を行うようにしたことを特徴とする
メモリデータ訂正方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61214763A JPS6370357A (ja) | 1986-09-11 | 1986-09-11 | メモリデ−タ訂正方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61214763A JPS6370357A (ja) | 1986-09-11 | 1986-09-11 | メモリデ−タ訂正方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6370357A true JPS6370357A (ja) | 1988-03-30 |
Family
ID=16661133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61214763A Pending JPS6370357A (ja) | 1986-09-11 | 1986-09-11 | メモリデ−タ訂正方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6370357A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007025777A (ja) * | 2005-07-12 | 2007-02-01 | Oki Electric Ind Co Ltd | データ誤り検出・訂正方法及びデータ誤り検出・訂正機能付きメモリ装置 |
JP2014048744A (ja) * | 2012-08-29 | 2014-03-17 | Denso Corp | 電子制御装置 |
-
1986
- 1986-09-11 JP JP61214763A patent/JPS6370357A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007025777A (ja) * | 2005-07-12 | 2007-02-01 | Oki Electric Ind Co Ltd | データ誤り検出・訂正方法及びデータ誤り検出・訂正機能付きメモリ装置 |
JP2014048744A (ja) * | 2012-08-29 | 2014-03-17 | Denso Corp | 電子制御装置 |
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