JP2002259229A - メモリデータ誤り訂正方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】本発明はＣＰＵの介在なしにしかも高速で主記
憶部の内容を誤り訂正することができるメモリデータの
誤り訂正方式を提供する。 【解決手段】主記憶部５データの誤り検出訂正を行うＥ
ＣＣ実行部４およびＣＰＵ１およびＤＭＡデバイス６か
らの主記憶部アクセスアドレスを受け主記憶部に対しア
クセスするアドレスを出力するアドレス生成部３と、主
記憶部へのアクセスと主記憶部内データの誤り訂正制御
をおこなう制御部２とを具備し、制御部は、主記憶部か
らの読み出しデータの誤りを検出したときＥＣＣ実行部
から制御部へ誤り検出信号を受けてバス使用権を得ると
ともにアドレス生成部により誤りの発生したアドレスと
下位の固定長ビットのみが異なるアドレスのデータの読
み出し、ＥＣＣ実行部より訂正されたデータを再び主記
憶に書き戻す制御を行う制御部であることに特徴があ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機システムに
おける主記憶部のアクセスに係り、特に主記憶部をＥＣ
Ｃ実行により高信頼に保ちつつ高速アクセス可能とにす
るメモリデータ誤り訂正方式に関する。

【０００２】

【従来の技術】ＣＰＵの中には主記憶部への高速アクセ
スを狙いとして、内部に主記憶内容の一部を格納するキ
ャッシュメモリを有するものがある。このようなＣＰＵ
においては、キャッシュメモリにミスヒットした場合、
アクセスデータのアドレスと下位の固定長ビットのみア
ドレスが異なるデータを連続して主記憶部から読み出
し、キャッシュメモリに格納し、キャッシュメモリの内
容を更新する。この際、ライトバックキャッシュメモリ
の場合は、キャッシュメモリの更新される部分に格納さ
れていたデータを、キャッシュメモリの更新前に主記憶
部に書き戻す。この際の主記憶部へのアクセスも、主記
憶部へのアクセスデータと下位の固定ビットのみ異なる
データも連続した書き込みである。

【０００３】このような、アクセスデータのアドレスと
下位の固定長ビットのみアドレスが異なるデータを連続
してアクセスする事をバーストアクセスという。リード
はバーストリード、ライトはバーストライトという。

【０００４】メモリ素子の中には、連続したアドレスへ
のアクセスの高速化を目的とし、バーストアクセス可能
なものがある。最近のＣＰＵでは、キャッシュメモリの
内容の更新を高速化する目的として、上記メモリ素子に
対応した、バースト転送用の外部バスＩ／Ｆを備えるも
のがある。

【０００５】通常の外部バスＩ／Ｆでは、ウェイト信号
により、外部で１つのバスサイクルの長さを制御できる
が、メモリ素子のバーストアクセスには対応しておら
ず、キャッシュメモリの内容を更新する際は、１つのバ
スサイクルを繰り返し行うことによって対応する。バー
スト転送用の外部バスＩ／Ｆは、１つのバスサイクルで
バーストアクセスを完了することができ、通常のバスＩ
／Ｆよりも高速に、キャッシュメモリの内容を更新する
ことができる。一般的にＣＰＵのバースト転送用の外部
バスＩ／Ｆは、バスサイクルの長さが固定であり、ウェ
イト信号により、外部から１つのバスサイクルの長さを
制御することはできない。

【０００６】また、半導体の分野では、微細化技術が著
しく進展している。各種メモリ素子では、この微細化技
術の進展によりメモリ素子１個あたりの記憶容量が増大
する反面、記憶セル１個の占める体積の縮小による蓄積
電荷量の減少や、微小欠陥の発生確率の高まり、動作の
高速化に伴う電気的なノイズの印加等の外部要因によ
り、データ中のエラービットの発生確率が高くなる。メ
モリ装置に於けるデータの信頼性向上の方法としては、
ＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋ ａｎｄ ｃｏｒｒｅ
ｃｔ ｍｅｍｏｒｙ）機構が知られている。

【０００７】ＥＣＣ機構では、拡張ハミングコードを用
いてデータビットよりチェックビットを生成し、データ
ビットとチェックビットをメモリ装置に書き込み、読み
出し時にはメモリ装置から読み出したデータビットとチ
ェックビットよりシンドロームを生成し、このシンドロ
ームより１ビットの誤り訂正及び２ビットの誤り検出を
行う。

【０００８】従来技術について、図１３〜図１９により
説明する。

【０００９】図１３は、従来の技術である特開平１０−
０８３３５７“データ記憶制御方式及び装置”の全体概
略図である。１０１はＣＰＵ、１０２はＤＭＡ（ｄｉｒ
ｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）実行可能なデバ
イス、１０３はＥＣＣ実行部であり、１０４はアドレス
保持部で、ＥＣＣ実行部３により主記憶データ読み出し
時に１ビットエラーが検出された際に、１ビットエラー
を含むデータのアドレスを保持する。制御部１０５の、
１０５ａは割込み情報保持部でＥＣＣ実行部１０３によ
り主記憶データ読み出し時に１ビットエラーが検出され
た際にセットされる。１０５ｂはＤＭＡ制御情報保持部
で、１０５ｂがセットされると主記憶１０６へのＤＭＡ
デバイス２のアクセスが禁止される。

【００１０】１０５は制御部で、主記憶１０６へのアク
セス及びＥＣＣ実行部１０３及びアドレス保持部１０４
を制御し、割込み保持部１０５ａがセットされた際に、
制御線１０７に含まれる割込み要求線を介してＣＰＵ１
０１に割込み要求をする。１０８はアドレスバス、１０
９はデータバス、１１０はメモリ制御線、１１１はメモ
リアドレスバス、１１２はメモリデータバスである。１
１３はシステム制御線で、制御部１０５はシステム制御
線を介してＥＣＣ実行部１０３及びアドレス保持部１０
４を制御する。１１４は１ビットエラー報告線で、ＥＣ
Ｃ実行部１０３は１ビットエラー検出時に１ビットエラ
ー報告線を介して制御部１０５に報告を行う。

【００１１】図１４〜１７は、前記従来技術における、
主記憶の１ビットエラーがあるデータの訂正方法を示し
ている。

【００１２】図１４は、ＣＰＵ１０１の主記憶部１０６
への読み出しアクセスにおいて、主記憶１０６からの読
み出しデータに１ビットエラーがある場合の動作を表し
ている。ＥＣＣ実行部１０３で主記憶部１０６からの読
み出しデータに１ビットエラーが検出され、制御部１０
５に１ビットエラー報告線１１４を介しての１ビットエ
ラーの報告、割込み情報保持部１０５ａのセット及び制
御部１０５からの制御線１０７の中の割込み要求線を介
してのＣＰＵ１０１への割込み要求の動作が加わる。Ｃ
ＰＵ１０１には、ＥＣＣ実行部１０３によりエラー訂正
後のデータが送られる。

【００１３】図１５は、前記従来技術での割込み処理ル
ーチンにおける主記憶１０６の内容訂正の動作フローチ
ャートである。主記憶１０６の１ビットエラーの発生し
たアドレスからＣＰＵ１０１が読み出しを行い、ＥＣＣ
実行部１０３により訂正されたデータを主記憶１０６に
書き戻して、主記憶１０６の内容を訂正する。読み出し
と書き戻しの間に、主記憶１０６の１ビットエラーの発
生したアドレスに新たにデータが書き込まれた場合、主
記憶１０６への訂正データ書き戻しにより主記憶内容が
古いデータに戻される恐れがあるため、読み出しと書き
戻しの前後でＤＭＡ制御情報部をセットし、ＤＭＡを禁
止し（ステップ１５１）、ＣＰＵ１０１を割込み禁止状
態（ステップ１５２）にすることにより１ビットエラー
発生アドレスへの新たなデータの書き込みを禁止する。

【００１４】バースト転送では１ビットエラーが複数回
発生する可能性があるため、１ビットエラー発生アドレ
スからの読み出し（ステップ１５３）と訂正データの書
き戻しをバーストで行う（ステップ１５４、１５５）。

【００１５】図１６は、アドレス保持部１０４からの１
ビットエラー発生アドレスの読み出し（ステップ１５
４）動作を、図１７は主記憶１０６への訂正データ書き
戻し（ステップ１５５）を示している。そのあとは割り
込み情報保持部をクリアし、割り込み要求を解除し（ス
テップ１５６）、ＣＰＵを割り込み許可状態にする（ス
テップ１５７）、そしてＤＭＡ制御情報保持部をクリア
し、ＤＭＡも許可状態にする（ステップ１５８）。

【００１６】前記従来技術では、ＣＰＵの割込み処理の
プログラムで主記憶に格納された誤りデータの訂正を行
っているため、割込みとＤＭＡの禁止時間が長くなる共
に、ＣＰＵが本来の処理にかけることが出来る時間が短
くなる。このため、通信と誤りデータの訂正が重なった
場合のＤＭＡ禁止による通信データの取りこぼし、誤り
データの訂正後の、ＣＰＵの制御周期の乱れ等が発生す
るという問題がある。

【００１７】図１８は、前記従来技術での誤り訂正方式
を実施している最中に通信回線６２からのデータ受信が
行われたと仮定した場合の処理のタイミングチャートで
ある。図１５で示したフローチャートの実施に、１００
ＭＨｚ動作のＣＰＵで約５μｓ要する場合、受信ＦＩＦ
Ｏ６４から主記憶５へのＤＭＡも約５μｓ禁止される。
受信ＦＩＦＯ６４の容量が３２バイト（２５６ビット）
で、通信回線６２から１００Ｍｂｐｓのスピードでデー
タを受信している場合、２．５μｓで受信ＦＩＦＯはオ
ーバーフローするため、前記従来技術で誤り訂正方式の
実施と通信の受信が重なった場合、通信の受信データの
取りこぼしが発生する。

【００１８】図１８では通信の受信の場合を示したが、
通信の送信の場合も同様に障害が発生する。図１９
（Ａ）は通常時モータ制御の場合、図１９（Ｂ）は従来
方式の誤り訂正を行った場合である。

【００１９】

【発明が解決しようとする課題】従来、主記憶部に対し
てＥＣＣ機構を実行する場合、ＣＰＵの通常の外部バス
Ｉ／Ｆを使用していた。主記憶の読みだしアクセス時に
ＥＣＣ機構により１ビットエラーが検出された場合、Ｃ
ＰＵには、ＥＣＣ機構により訂正されたデータが送られ
ると共に、主記憶には訂正後のデータが書き込まれ、主
記憶の内容が訂正される。この際、エラーが検出されな
い場合の読み出しアクセスよりも、主記憶の書き込みの
時間だけバスサイクルが長くなるが、ウェイト信号によ
ってバスサイクルの長さが制御される。

【００２０】ＣＰＵのバースト転送用Ｉ／Ｆを使用して
ＥＣＣ機構を実施した場合、通常のバスＩ／Ｆを使用し
た場合よりも高速にキャッシュの内容の更新を行うこと
ができる。しかし、主記憶の読み出しアクセス時にＥＣ
Ｃ機構により１ビットエラーが検出された場合、ＣＰＵ
には、ＥＣＣ機構により訂正されたデータが送られる
が、バースト転送用Ｉ／Ｆはバスサイクルの長さが固定
であるため、主記憶に訂正データを書き込んで主記憶の
内容を訂正することができない。主記憶のデータを、１
ビットの誤りを含んだままにしておくと訂正不可能な２
ビットエラーが発生する確率が高くなり、主記憶の信頼
性が低くなる。

【００２１】ＣＰＵのウェイト挿入不可能なバースト転
送用Ｉ／Ｆを使用してＥＣＣ機構を実現し、ＥＣＣ機構
により１ビットエラーが検出された場合に、主記憶の内
容を訂正するエラー訂正方式を提供する発明としては、
前記従来技術（データ記憶制御方式及び装置）がある。
これは、１ビットエラーが発生した場合、エラーが発生
した主記憶のアドレスを保持しておき、ＣＰＵへ割込み
を発生させ、ＣＰＵの割込み処理で主記憶からエラーが
発生したアドレスと下位の固定長ビットのみアドレスの
異なるデータを読み出し、読み出したデータを再び主記
憶に書き戻すことにより主記憶に格納された誤りデータ
を訂正している。

【００２２】前記従来技術では、誤りデータの訂正の際
に、古いデータの新しいデータへの上書きを防ぐため、
ＣＰＵの読み出しと書き込みの間は割込みとＤＭＡを禁
止し、読み出しをおこなった主記憶へのアドレスへの新
規データの書き込みが行なわれないようにしている。

【００２３】特願平０８−２３６７０７では、ＣＰＵの
割込み処理のプログラムで主記憶に格納された誤りデー
タの訂正をおこなっているため、割込みとＤＭＡの禁止
時間が長くなる共に、ＣＰＵが本来の処理にかけること
が出来る時間が短くなる。このため、通信と誤りデータ
の訂正が重なった場合のＤＭＡ禁止による通信データの
取りこぼし、誤りデータ訂正後の、ＣＰＵの制御周期の
乱れ、等が発生するという問題がある。

【００２４】本発明の目的は、ＣＰＵのバースト転送用
Ｉ／Ｆを使用してＥＣＣ機構を実現し、キャッシュメモ
リの内容の更新を高速に行うと共に、ＥＣＣ機構により
１ビットエラーが検出された場合に、ＣＰＵの介在無し
に、高速に主記憶部の内容を訂正するエラー訂正方式を
提供することである。

【００２５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成される。

【００２６】連続したアドレスのデータを転送するバー
スト転送用の外部バスインタフェースを有するＣＰＵ及
びＤＭＡ実行可能なデバイスを使用したコンピュータシ
ステムにおいて、主記憶部データの誤り検出訂正を行う
ＥＣＣ実行部および前記ＣＰＵおよびＤＭＡデバイスか
らの主記憶部アクセスアドレスを受け前記主記憶部に対
しアクセスするアドレスを出力するアドレス生成部と、
前記主記憶部へのアクセスと主記憶部内データの誤り訂
正制御をおこなう制御部とを具備し、前記制御部は、前
記主記憶部からの読み出しデータの誤りを検出したとき
上記ＥＣＣ実行部から上記制御部へ誤り検出信号を受
け、バス使用権を得るとともに、上記アドレス生成部に
より、誤りの発生したアドレスと下位の固定長ビットの
みが異なるアドレスのデータの読み出し、前記ＥＣＣ実
行部より訂正されたデータを再び主記憶に書き戻す制御
を行う制御部であることに特徴がある。

【００２７】また、前記制御部はＥＣＣ実行部からの誤
り検出を得たとき、ＣＰＵクロック停止とＤＭＡ実行可
能なデバイスの主記憶へのＤＭＡを禁止し、アドレス生
成部により、誤りの発生したアドレスと下位の固定長ビ
ットのみが異なるアドレスのデータを主記憶部から読み
出し、前記データの訂正されたデータを主記憶に書き戻
し、前記ＣＰＵへのクロックの供給と上記ＤＭＡ実行可
能なデバイスの主記憶部へのＤＭＡを許可する制御部で
あること、また、前記制御部はＥＣＣ実行部による誤り
検出の有無に関わらず、予め定められた周期毎にシステ
ム内のバス使用権を得、アドレス生成部により、主記憶
部実装エリアのアドレスデータの読み出しを行い、前記
読み出したデータを再び主記憶に書き戻して、バス権を
開放し、各周期毎にアドレス生成部が主記憶部に対して
発行するアドレスを更新し、一定期間内に主記憶部の全
エリアのデータの読み出しと、読み出しデータの書き戻
しを行う制御部であることに特徴がある。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。図１は本発明の一実施例であるメ
モリ誤り訂正方式の全体概略図である。１は連続したア
ドレスのデータを転送するバースト転送用の外部バスイ
ンタフェースを有するＣＰＵで、２はＣＰＵ１とＤＭＡ
実行可能なデバイス６の主記憶部５へのアクセスと、主
記憶部内データの誤り訂正の制御を司る制御部である。
３はアドレス生成部でＣＰＵ１及びＤＭＡデバイス６か
らの主記憶アクセスアドレスを受けて、主記憶部５に対
しアクセスするアドレスをアドレスバス１１に出力す
る。４はＥＣＣ実行部で主記憶部データの誤り検出訂正
を行い、１ビットエラー検出時は訂正データをＣＰＵ１
またはＤＭＡデバイス６に送り、１ビットエラー検出線
１４を介して制御部２に報告を行う。

【００２９】７はＣＰＵアドレスバスでＣＰＵ１，制御
部２，アドレス生成部３，ＤＭＡデバイス６が接続され
る。８はＣＰＵデータバスで、ＣＰＵ１，ＥＣＣ実行部
４，ＤＭＡデバイス６が接続される。９はＣＰＵ制御バ
スで、ＣＰＵ１，制御部２，ＤＭＡデバイス６が接続さ
れる。１０はメモリ制御バスでＣＰＵアドレスバス７，
ＣＰＵ制御バス９上の情報を受けて制御部２が主記憶５
を制御するために用いる。１１はメモリアドレスバスで
ＣＰＵ１やＤＭＡデバイス６の主記憶５アクセス時や、
主記憶５に格納された誤りデータの訂正を行う際にアド
レス生成部３から主記憶５に対しアクセスアドレスが出
力される。１２はメモリデータバスで、ＥＣＣ実行部４
と主記憶部５の間の、データの授受に用いられる。１３
は制御線で、制御部２がアドレス生成部３，ＥＣＣ実行
部４を制御する際に使用する。

【００３０】図２は、図１におけるＣＰＵ制御バス９の
内部構成を表す図である。ＣＰＵ制御バスはクロック供
給線９１，バス要求線９２，バス許可線９３，ＣＰＵ制
御線９４から構成されている。

【００３１】図３は本発明においてＤＭＡデバイス６が
通信回線６２のための、通信インタフェース（Ｉ／Ｆ）
６１をもっている場合の全体概略図である。図４は通信
インタフェースを持つＤＭＡデバイス６の内部を示す図
である。通信インタフェース６１内部には、送信ＦＩＦ
Ｏレジスタ６３と受信ＦＩＦＯレジスタ６４が有り、主
記憶部５と通信回線６２との間の、データのやり取りを
行う際のバッファとしての役割を果たしている。送信Ｆ
ＩＦＯレジスタ６３、受信ＦＩＦＯレジスタ６４と主記
憶部５はＤＭＡによりＣＰＵデータバス８を介してデー
タの転送を行う。

【００３２】図５は本発明においてＣＰＵ１がシステム
バスインタフェース１５、システムバス１６を経由して
モータ制御基板１７Ａ〜１７Ｌによりモータ１８Ａ〜１
８Ｌを制御する場合の全体概略図である。モータ１８Ａ
〜１８Ｌの１２個のモータを１５μｓの制御周期で制御
し、モータ１つの１回の制御処理に１μｓ要すると仮定
した場合、通常時モータ制御ではタイミングチャートは
図１９（Ａ）のようになり、３μｓの空き時間が生じ
る。

【００３３】しかし、モータの制御の処理中に主記憶部
５の１ビットエラーが発生し、前記従来技術の誤り訂正
方式を実施した場合、誤り訂正に５μｓ必要になるた
め、誤り訂正の後は、図１９（Ｂ）に示すように、主記
憶エラー発生時モータ制御の場合は、制御周期が守れな
くなり、システムの誤動作につながる可能性がある。

【００３４】前記従来技術による誤り訂正方式では、以
上のような問題点があるため、本発明では、ＣＰＵの介
在なしに高速に主記憶部５に格納された１ビットエラー
データの訂正を行う。

【００３５】図６は、本発明におけるＣＰＵ１の主記憶
５への書き込みアクセスを表している。ＣＰＵ１の書き
込みデータはＣＰＵデータバス８を介してＥＣＣ実行部
４に送られる。ＥＣＣ実行部４にて書き込みデータに対
してチェックビットを生成し、ＣＰＵ１の書き込みデー
タとチェックビットを主記憶部５に書き込む。

【００３６】図７は、ＣＰＵ１の主記憶部５への読み出
しアクセスにおいて、主記憶部５からの読み出しデータ
に１ビットエラーがない場合の動作を表している。ＣＰ
Ｕ１またはＤＭＡデバイス６により主記憶部５へリード
アクセスがあると、主記憶部５からデータが読み出され
る。主記憶部５からの読み出しデータは、ＥＣＣ実行部
４によりエラーの検出訂正が行われる。主記憶部５から
の読み出しデータに１ビットエラーがない場合は、ＣＰ
Ｕ１またはＤＭＡデバイス６に読み出しデータが送ら
れ、主記憶部５への読み出しアクセスサイクルが終了す
る。

【００３７】図８は、ＣＰＵ１の主記憶５への読み出し
アクセスにおいて、主記憶部５からの読み出しデータに
１ビットエラーがある場合の動作を表している。図７の
動作に加え、ＥＣＣ実行部４から制御部２に１ビットエ
ラー報告線１４を介しての１ビットエラーの報告、割込
み情報保持部５ａのセット及び制御部２からのＣＰＵ制
御バス９の中のバス要求線９２を介してのＣＰＵ１への
バス権要求の動作が加わる。また、ＣＰＵ１には、ＥＣ
Ｃ実行部４によりエラー訂正後のデータが送られる。

【００３８】本発明では、ＥＣＣ１ビットエラー発生
時、主記憶５の内容の訂正は、制御部２によりＣＰＵ１
の介在なしに行う。制御部２のバス要求線９２を介して
のＣＰＵ１へのバス使用権要求に対し、バス許可線９３
によりＣＰＵ１から制御部２へシステムのバス使用権が
与えられた後に、主記憶部５に格納された１ビットエラ
ーデータの訂正が行われる。

【００３９】制御部２は、ＥＣＣ実行部４から１ビット
エラー報告を受けた際の主記憶部５へのアクセスアドレ
スをエラー発生アドレスとし、アドレス生成部３によ
り、エラー発生アドレスと下位の固定長ビットのみが異
なるアドレスを主記憶部に対して発行して、データの読
み出しを行い、ＥＣＣ実行部４により、エラー訂正が行
われた読み出しデータを再び主記憶部に書き戻すことに
より主記憶部５に格納された１ビットエラーデータの訂
正を行う。

【００４０】図９に制御部２による主記憶のエラー発生
アドレスと下位の固定長ビットのみが異なるアドレスか
らの、データの読み出しとエラー訂正の動作を示す。図
１０に制御部２によるエラー訂正が行われた読み出しデ
ータを再び主記憶に書き戻す動作を示す。

【００４１】本発明では、１ビットエラーが発生した最
初のアドレスをエラー発生アドレスとしているが、１ビ
ットエラー発生アドレスからの読み出しと訂正データの
書き戻しをバーストで行うことにより、バースト転送に
おいて複数回１ビットエラーが発生した場合にも対応し
ている。

【００４２】また、本発明では、読み出しと書き戻しの
間、制御部２がシステムのバス権を有しているため、Ｃ
ＰＵ１やＤＭＡデバイス６により主記憶部に新たなデー
タの書き込みが行われることは無い。このため、主記憶
部５に格納された１ビットエラーデータの訂正のため
に、主記憶内容が古いデータに書き戻されることは無
い。

【００４３】システムのバス権を獲得する代わりに、制
御部２により、クロック供給線９１でＣＰＵ１に対して
供給しているクロックを止め、ＤＭＡデバイス６のＤＭ
Ａを抑止することによっても、同じ効果を得ることがで
きる。

【００４４】さらに、制御部２はＥＣＣ実行部４からの
誤り検出の報告の有無に関わらず、一定周期毎に、バス
権要求を発行して、システム内のバス権を取得し、アド
レス生成部３により、主記憶部５の実装エリアのアドレ
スを主記憶部に対して発行して、データの読み出しを行
い、ＥＣＣ実行部４により訂正された読み出しデータを
再び主記憶部に書き戻して、バス権を開放し、各周期ご
とにアドレス生成部が主記憶部に対して発行するアドレ
スを更新していけば、一定期間内に主記憶部の全エリア
のデータの、読み出しと、読み出しデータの書き戻しを
行うことにより、主記憶部に格納された誤りデータを訂
正できる。この場合、ＥＣＣ実行部４からの制御部２へ
の１ビットエラー発生の報告と１ビットエラー発生アド
レスの認識は不要になる。

【００４５】本発明では、主記憶部５に格納された１ビ
ットエラーデータの訂正はＣＰＵ１の介在なしに行われ
るため、実行に要する時間は主記憶５のバーストリード
とバーストライトの時間とほぼ等しくなる。主記憶部５
のバーストリードとバーストライトに１６０ｎｓ要する
とし、主記憶部５に格納された１ビットエラーデータの
訂正を本発明で行った場合、図１８、図１９（Ａ）、
（Ｂ）のタイミングチャートは図１１、図１２（Ａ）、
（Ｂ）のようになり、主記憶部にエラーが発生しても、
通信の受信データオーバフロー、モータの制御周期の乱
れは発生しない。

【００４６】本発明は、以上説明したように構成されて
いるため、次のような効果がある。ＣＰＵのバースト転
送用Ｉ／Ｆを使用してＥＣＣ機構を実現し、ＣＰＵの通
常の外部Ｉ／Ｆを使用するよりも、キャッシュメモリの
内容の更新を高速に行うことができる。

【００４７】また、ＥＣＣ機構により、主記憶のデータ
を高信頼に保つと共に、ＣＰＵのバースト転送用Ｉ／Ｆ
を使用してＥＣＣ機構を実現した場合に、ＥＣＣ機構に
より１ビットエラーが検出されたときも、ＣＰＵの介在
なしに主記憶の内容を訂正することができる、エラー訂
正方式である。これにより、システムの処理能力を低下
させることはない。また、制御周期を乱すことなく、主
記憶部のデータの１ビットの誤りが訂正され、訂正不可
能な２ビットエラーが発生する確率を低くし、主記憶の
信頼性を向上させることができる。

【００４８】

【発明の効果】本発明によれば、キャッシュメモリの内
容の更新を高速におこなうとともに１ビットエラーが検
出された場合に高速で主記憶部の内容を訂正することが
できる。

【図面の簡単な説明】

【図１】本発明の構成例を示す図である。

【図２】本発明のＣＰＵ制御バスの内部構成を表す図で
ある。

【図３】本発明においてＤＭＡデバイスが通信インタフ
ェースをもっている場合の全体概略図である。

【図４】通信インタフェースを持つＤＭＡデバイスの内
部を示す図である。

【図５】本発明においてＣＰＵがモータを制御する場合
の全体概略図である。

【図６】本発明におけるＣＰＵの主記憶への書き込みア
クセスを表す図である。

【図７】本発明におけるＣＰＵの主記憶への読み出しア
クセスにおいて、読み出しデータに１ビットエラーがな
い場合の動作を表す図である。

【図８】本発明におけるＣＰＵの主記憶への読み出しア
クセスにおいて、読み出しデータに１ビットエラーがあ
る場合の動作を表す図である。

【図９】本発明における主記憶内データの１ビットエラ
ーデータ訂正時の主記憶部からの読み出し動作を示す図
である。

【図１０】本発明における主記憶内データの１ビットエ
ラーデータ訂正時の訂正された読み出しデータを主記憶
部に書き戻す動作を示す図である（制御部２によるエラ
ー訂正が行われた読み出しデータを再び主記憶部に書き
戻す動作を示す図である）。

【図１１】本発明の誤り訂正と通信回線の処理のタイミ
ングチャートである。

【図１２】本発明の誤り訂正とモータ制御の処理中タイ
ミングチャートである。

【図１３】従来の技術の全体概略図である。

【図１４】従来の技術で主記憶部からの読み出しデータ
に１ビットエラーがある場合の動作を表す図である。

【図１５】従来技術の、主記憶部の内容訂正の動作フロ
ーチャートである。

【図１６】従来の技術で、アドレス保持部からの１ビッ
トエラー発生アドレスの読み出し動作を表す図である。

【図１７】従来技術で、主記憶への訂正データ書き戻し
を示す図である。

【図１８】従来の誤り訂正と通信回線の処理のタイミン
グチャートである。

【図１９】従来の誤り訂正とモータ制御の処理中のタイ
ミングチャートである。

【符号の説明】

１…ＣＰＵ ２…制御部 ３…アドレス生成部 ４…Ｅ
ＣＣ実行部 ５…主記憶 ６…ＤＭＡ実行可能なデバイ
ス ７…ＣＰＵアドレスバス ８…ＣＰＵデータバス
９…ＣＰＵ制御バス １０…メモリ制御バス １１…メ
モリアドレスバス １２…メモリデータバス １３…制
御線 １４…１ビットエラー検出線 ６１…通信インタ
フェース ６２…通信回線 ６３…送信ＦＩＦＯ ６４
…受信ＦＩＦＯ ９１…クロック供給線 ９２…バス要
求線 ９３バス許可線 ９４…ＣＰＵ制御線 １０１…
ＣＰＵ １０２…ＤＭＡ実行可能なデバイス １０３…
ＥＣＣ実行部 １０４…アドレス保持部 １０５ａ…割
込み情報保持部 １０５ｂ…ＤＭＡ制御情報保持部 １
０６…主記憶 １０７…制御線 １０８…アドレスバス
１０９…データバス １１０…メモリ制御線 １１１
…メモリアドレスバス １１２…メモリデータバス １
１３…システム制御線 １１４…１ビットエラー報告線

Claims (3)

【特許請求の範囲】
1. 【請求項１】連続したアドレスのデータを転送するバー
   スト転送用の外部バスインタフェースを有するＣＰＵ及
   びＤＭＡ実行可能なデバイスを使用したコンピュータシ
   ステムにおいて、主記憶部データの誤り検出訂正を行う
   ＥＣＣ実行部および前記ＣＰＵおよびＤＭＡデバイスか
   らの主記憶部アクセスアドレスを受け前記主記憶部に対
   しアクセスするアドレスを出力するアドレス生成部と、
   前記主記憶部へのアクセスと主記憶部内データの誤り訂
   正制御をおこなう制御部とを具備し、前記制御部は、前
   記主記憶部からの読み出しデータの誤りを検出したとき
   上記ＥＣＣ実行部から上記制御部へ誤り検出信号を受
   け、バス使用権を得るとともに、上記アドレス生成部に
   より、誤りの発生したアドレスと下位の固定長ビットの
   みが異なるアドレスのデータの読み出し、前記ＥＣＣ実
   行部より訂正されたデータを再び主記憶に書き戻す制御
   を行う制御部であることを特徴とするメモリデータ誤り
   訂正方式。
2. 【請求項２】請求項１において、前記制御部はＥＣＣ実
   行部からの誤り検出を得たとき、ＣＰＵクロック停止と
   ＤＭＡ実行可能なデバイスの主記憶へのＤＭＡを禁止
   し、アドレス生成部により、誤りの発生したアドレスと
   下位の固定長ビットのみが異なるアドレスのデータを主
   記憶部から読み出し、前記データの訂正されたデータを
   主記憶に書き戻し、前記ＣＰＵへのクロックの供給と上
   記ＤＭＡ実行可能なデバイスの主記憶部へのＤＭＡを許
   可する制御部であることを特徴とするメモリデータ誤り
   訂正方式。
3. 【請求項３】前記請求項１において、前記制御部はＥＣ
   Ｃ実行部による誤り検出の有無に関わらず、予め定めら
   れた周期毎にシステム内のバス使用権を得、アドレス生
   成部により、主記憶部実装エリアのアドレスデータの読
   み出しを行い、前記読み出したデータを再び主記憶部に
   書き戻して、バス権を開放し、各周期毎に、アドレス生
   成部が主記憶部部に対して発行するアドレスを更新し、
   一定期間内に主記憶部全エリアのデータの読み出しと、
   読み出しデータの書き戻しを行う制御部であることを特
   徴とするメモリデータ誤り訂正方式。