JPH09282228A

JPH09282228A - 主記憶制御装置

Info

Publication number: JPH09282228A
Application number: JP8088199A
Authority: JP
Inventors: Yuji Sugaya; 祐二菅谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-04-10
Filing date: 1996-04-10
Publication date: 1997-10-31
Anticipated expiration: 2016-04-10
Also published as: US6205517B1; JP3429948B2; DE19714681A1; DE19714681B4

Abstract

(57)【要約】【課題】スヌープ機能を有さないＣＰＵ内キャッシュメ
モリと主記憶装置との間のデータの一貫性を確保しつ
つ、ＤＭＡ実行可能デバイス又はＣＰＵからの主記憶装
置へのデータアクセスを高速化可能な主記憶制御装置を
実現する。【解決手段】ＣＰＵ1とＤＭＡデバイス2はキャッシュメ
モリ1cへの格納が不可能なアドレス領域を共有し当該領
域へのデータを格納するリードバッファメモリ3a、3b、
ライトバッファメモリ4a,4bを設け、ＣＰＵ1又はデバイ
ス2の共有する領域からの読み出しアクセス時に、アク
セスデータがバッファメモリ3a、3b内にある場合、バッ
ファメモリ3a,3b内のデータをＣＰＵ1又はデバイス2に
送る。アクセスデータがバッファメモリ3a,3b内に無い
場合、主記憶装置7からＣＰＵ1又はデバイス2が読み出
しアクセスアドレスと下位固定長ビットのみ異なるアド
レスのデータを読み出しエラー検出訂正しバッファメモ
リ3a,3bに格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機システムに
おける主記憶装置を高速アクセス可能にする主記憶制御
装置に属する。

【０００２】

【従来の技術】ＣＰＵの中には主記憶装置への高速アク
セスを狙いとして、内部に主記憶装置に記憶された内容
の一部を格納するキャッシュメモリを有するものがあ
る。このようなＣＰＵにおいては、ＣＰＵ以外のＤＭＡ
（ＤｉｒｅｃｔＭｅｍｏｒｙＡＣＣＥＳＳ）可能なデ
バイスの主記憶装置へのアクセスを監視するスヌープ機
能によりキャッシュメモリと主記憶装置との間のデータ
の一貫性、つまり同一性を維持している。

【０００３】しかし、キャッシュメモリを有するＣＰＵ
の中には、スヌープ機能を有しないものがある。特に、
世の中に数多く出回っている組込型のＣＰＵでは、性能
向上のためキャッシュメモリを内蔵するが、コスト低減
のためにスヌープ機能を有しないものが多い。これらの
スヌープ機能を有さないＣＰＵにおいては、キャッシュ
メモリと主記憶装置との間の記憶されたデータの一貫性
は、ソフトウェアにより確保している。

【０００４】つまり、ＣＰＵには、ワークステーション
や高機能パーソナルコンピュータへの適用を目的とした
性能指向型ＣＰＵと家庭用ゲーム機や電子手帳等への適
用を目的とした組込型ＣＰＵの２種類がある。一般に、
性能指向型のＣＰＵはメモリを共有する複数のＣＰＵを
使用することにより性能を向上させるシステムへの適用
を考慮に入れ、他のＣＰＵ又は、ＤＭＡデバイスが主記
憶装置へアクセスしたことを監視するスヌープ機能を有
する。これにより、ＣＰＵ内蔵のキャッシュメモリと主
記憶装置との間のデータの一貫性を確保している。

【０００５】一方、組込型のＣＰＵは組込の対象とする
機器の価格が高くないことから、コストパフォーマンス
を重視している。したがって、性能向上のためＣＰＵ内
にキャッシュメモリを内蔵するが、価格低減のためスヌ
ープ機能を有しないものが多い。組込型のＣＰＵは、組
込の対象が多岐にわたるため、全ＣＰＵの出荷個数に対
する占める割合が高い。

【０００６】

【発明が解決しようとする課題】ところで、上述したよ
うに、スヌープ機能を有しないキャッシュメモリ内蔵Ｃ
ＰＵにおいては、キャッシュメモリと主記憶装置との間
のデータの一貫性は、ソフトウェアにより確保される
が、この方法には次の２つがある。（１）キャッシュメモリを使用しないか、ＣＰＵ以外の
ＤＭＡ実行可能デバイスがアクセスする主記憶装置の記
憶領域を、ＣＰＵのキャッシュメモリへの格納が不可能
なアドレス領域に割り当る。

【０００７】（２）ＤＭＡ実行可能デバイスが、アクセ
スする領域をＣＰＵのキャッシュメモリへの格納が可能
なアドレス領域に割り当てる。但し、ＤＭＡ起動時にＤ
ＭＡ実行可能デバイスが書込アクセスする主記憶領域の
データがキャッシュメモリ内に存在する場合は、キャッ
シュメモリ内の当該データを無効化する。

【０００８】ところが、上記（１）の方法では、主記憶
装置の全領域若しくはＤＭＡ実行可能デバイスがアクセ
スする領域へのＣＰＵのアクセスは、直接主記憶装置へ
行われるため、キャッシュメモリへのアクセス時に比
べ、アクセス時間が大きくなる欠点がある。

【０００９】また、上記（２）の方法では、ＤＭＡ起動
時に主記憶装置への書込アクセスがある度に、キャッシ
ュメモリの内容が無効化される可能性がある。このた
め、キャッシュメモリの使用効率が悪くなりキャッシュ
メモリのヒット率が低下し、ＣＰＵの主記憶装置への平
均アクセス時間が低下する欠点がある。

【００１０】本発明の目的は、これら従来技術の欠点を
解消し、キャッシュメモリを内蔵し、スヌープ機能を有
さないＣＰＵと、ＤＭＡ実行可能なディバイスとからの
主記憶装置へのアクセスを制御する主記憶制御装置にお
いて、キャッシュメモリと主記憶装置との間のデータの
一貫性を確保しつつ、主記憶装置へのデータアクセスを
高速化可能な主記憶制御装置を実現することである。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成される。主記憶手段と、キ
ャッシュメモリを内蔵するＣＰＵと、主記憶手段に直接
メモリアクセス可能なアクセス可能デバイスとを有する
コンピュータシステムにおける主記憶手段へのデータア
クセスを制御する主記憶制御装置において、主記憶手段
の記憶領域であって、ＣＰＵのキャッシュメモリへの格
納が可能であり、アクセス可能デバイスのデータアクセ
スが禁止される第１のアドレス領域と、アクセス可能デ
バイスのデータアクセスが可能であり、ＣＰＵのキャッ
シュメモリへの格納が禁止された第２のアドレス領域
と、主記憶手段に格納されたデータを格納でき、ＣＰＵ
又はアクセス可能デバイスからのデータアクセス要求に
従って、格納したデータを読み出し可能なリードバッフ
ァメモリと、ＣＰＵ又はアクセス可能デバイスが、デー
タアクセス要求をした際に、アクセスするデータがリー
ドバッファメモリ内にある場合は、リードバッファメモ
リ内のデータを、アクセス要求したＣＰＵ又はアクセス
可能デバイスに送り、アクセスするデータがリードバッ
ファメモリ内に無い場合は、ＣＰＵ又はアクセス可能デ
バイスがアクセス要求しているアドレスと下位の固定長
ビットのみが異なるアドレスのデータを、主記憶手段か
ら読み出し、リードバッファメモリに格納すると共に、
アクセス要求しているデータをＣＰＵ又はアクセス可能
デバイスに送る制御部とを備える。

【００１２】上記構成により、アクセス可能デバイスが
書き込みアクセスする主記憶手段のデータは、第２のア
ドレス領域にあり、キャッシュメモリ内に存在しないた
め、キャッシュメモリと主記憶手段との間のデータの一
貫性を確保でき、アクセス可能手段のデータ書き込み時
に、キャッシュメモリ内データを無効化する必要が無
い。また、リードバッファメモリは、主記憶手段より高
速アクセスが可能である。したがって、ＣＰＵ以外のデ
バイスであるアクセス可能デバイスの主記憶手段へのア
クセスを監視するスヌープ機能を有しないＣＰＵであっ
ても、キャッシュメモリと主記憶手段とのデータの一貫
性が確保でき、かつ、データアクセス時間が短縮化でき
る。

【００１３】好ましくは、上記主記憶制御装置におい
て、ＣＰＵ又はアクセス可能デバイスが主記憶手段に書
き込み要求するデータを格納可能なライトバッファメモ
リを、さらに備え、制御部は、ＣＰＵ又はアクセス可能
デバイスが書き込み要求するデータをライトバッファメ
モリに格納し、この格納したデータを主記憶手段に書き
込む。

【００１４】また、好ましくは、上記データエラー検出
訂正手段を、さらに備え、制御部は、ＣＰＵ又はアクセ
ス可能デバイスがデータアクセス要求をした際に、アク
セスするデータがリードバッファメモリ内に無い場合
は、主記憶手段からＣＰＵ又はアクセス可能デバイスが
アクセス要求しているアドレスと下位の固定長ビットの
みが異なるアドレスのデータを読み出し、データエラー
検出訂正手段により、読み出したデータに対し誤り検出
訂正を行った後、リードバッファメモリに格納するとと
もに、アクセス要求しているデータをＣＰＵ又はアクセ
ス可能デバイスに送る。

【００１５】データエラー検出訂正されたデータがリー
ドバッファメモリに格納されているため、この格納され
たデータを、ＣＰＵ又はアクセス可能デバイスが読み込
み要求した場合には、リードバッファメモリに格納され
たデータが読み込まれる。このデータは、既にエラー訂
正されているので、その時間だけ、データアクセス時間
を短縮化することができる。

【００１６】また、好ましくは、上記主記憶制御装置に
おいて、ＣＰＵ又はアクセス可能デバイスが主記憶手段
に書き込み要求するデータを格納可能なライトバッファ
メモリを、さらに備え、制御部は、ＣＰＵ又はアクセス
可能デバイスが書き込み要求するデータをライトバッフ
ァメモリに格納し、この格納したデータをデータエラー
検出訂正手段により、チェックビットを生成し、この生
成したチェックビット及びライトバッファメモリ内のデ
ータを上記主記憶手段に書き込む。

【００１７】また、好ましくは、上記主記憶制御装置に
おいて、リードバッファメモリは、複数個である。ま
た、好ましくは、上記主記憶制御装置において、上記ラ
イトバッファメモリは、複数個である。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面を用いて説明する。図１は、コンピュータシステム
における本発明の一実施形態である主記憶制御装置の全
体概略図である。図１において、１はＣＰＵであり。こ
のＣＰＵ１は、キャッシュメモリ１ｃを有しており、ス
ヌープ機能は有していない。２はＤＭＡ実施可能なデバ
イス（アクセス可能デバイス）である。７は主記憶装置
であり、この主記憶装置７のアドレス領域のうち、ＣＰ
Ｕ１とＤＭＡデバイス２とは、ＣＰＵ１のキャッシュメ
モリ１ｃへの格納が不可能なアドレス領域を共有する。
その他の主記憶装置７のアドレス領域は、ＣＰＵ１のキ
ャッシュメモリ１ｃへの格納が可能なアドレス領域に割
り当てられる。

【００１９】３ａ、３ｂは、リードバッファメモリ、４
ａ、４ｂはライトバッファメモリであり、各バッファメ
モリは、ある一定量のデータを格納できるだけの容量を
持ち主記憶装置７よりも高速アクセス可能である。リー
ドバッファメモリ３ａ及び３ｂ、ライトバッファメモリ
４ａ及び４ｂは、ＣＰＵ１とＤＭＡデバイス２とが共有
するアドレス領域の連続したアドレスのデータを格納す
る。

【００２０】図１の例においては、リードバッファメモ
リとライトバッファメモリの、それぞれの個数は２個と
なっているが、１個又は２個以上の複数個とすることも
可能である。５は、ＥＣＣ（エラー検出訂正）実行ユニ
ットであり、このＥＣＣ実行ユニット５は、主記憶装置
７への書込データに対するチェックビットの生成と、主
記憶装置７からの読み出しデータの誤り検出訂正を行
う。

【００２１】ところで、半導体の分野では、微細化技術
が著しく進展している。各種メモリ素子では、この微細
化技術の進展によりメモリ素子１個あたりの記憶容量が
増大する反面、記憶セル１個の占める体積の縮小による
蓄積電荷量の減少や、微小欠陥の発生確率の高まり、動
作の高速化に伴う電気的なノイズの印加等の外部要因に
より、データ中のエラービットの発生確率が高くなる。

【００２２】メモリ装置に於けるデータの信頼性向上の
方法としては、ＥＣＣ機構が知られている。ＥＣＣ機構
では、拡張ハミングコードを用いてデータビットよりチ
ェックビットを生成し、データビットとチェックビット
をメモリ装置に書き込み、読み出し時にはメモリ装置か
ら読み出したデータビットとチェックビットよりシンド
ロームを生成し、このシンドロームより１ビットの誤り
訂正及び２ビットの誤り検出を行う。上述した誤り検出
訂正が、ＥＣＣ実行ユニット（データエラー検出訂正手
段）５により実行されるものである。

【００２３】６は制御部であり、ＣＰＵ１、ＤＭＡデバ
イス２からのアドレス、制御信号をそれぞれアドレスバ
ス８及び制御線９を通して受け取り、その値を基にリー
ドバッファメモリ３ａ、３ｂ、ライトバッファメモリ４
ａ、４ｂ、ＥＣＣ実行ユニット５、主記憶装置７をメモ
リアドレスバス１１、メモリ制御線１２、バッファ制御
線１５を介して制御する。

【００２４】また、ＣＰＵ１及びＤＭＡデバイス２と、
リードバッファメモリ３ａ、３ｂ、ライトバッファメモ
リ４ａ、４ｂは、データバス１０を介してデータの送受
信を行う。また、主記憶装置７とＥＣＣ実行ユニット５
とはメモリデータバス１３を介してデータの送受信を行
い、リードバッファメモリ３ａ、３ｂ、ライトバッファ
メモリ４ａ、４ｂとＥＣＣ実行ユニット５とはバッファ
データバス１４を介してデータの送受信を行う。

【００２５】図２は、主記憶装置７における記憶領域の
割当を示す図である。この実施形態においては、図２に
示すような主記憶装置７の記憶領域の割当により、ＣＰ
Ｕ１内のキャッシュメモリ１ｃと主記憶装置７との間の
記憶データの一貫性を確保する。

【００２６】つまり、アドレス＄００００から＄ＸＸＸ
Ｘまでは、ＣＰＵ１内蔵のキャッシュメモリ１ｃへの格
納可能領域（第１のアドレス領域）であり、この領域は
ＣＰＵ１の占有とする。そして、この占有空間にＣＰＵ
１の実行するプログラムを置くことにより、ＣＰＵ１の
実行プログラムをキャッシュメモリ１ｃに格納可能と
し、キャッシュヒット時のプログラム実行時間を短縮す
ることが出来る。

【００２７】また、アドレス＄ＸＸＸＸ＋１からアドレ
ス＄ＹＹＹＹまでの領域（第２のアドレス領域）は、Ｃ
ＰＵ１内蔵のキャッシュメモリ１ｃへの格納不可能領域
であり、この領域は、ＣＰＵ１とＤＭＡデバイス２との
共有空間である。ＤＭＡデバイス２が、主記憶装置７に
アクセスするのは、この領域のみであり、ＣＰＵ１内蔵
のキャッシュメモリ１ｃに格納された、主記憶装置７の
格納データが、ＤＭＡデバイス２により書き換えられる
ことはないため、ＣＰＵ１内蔵のキャッシュメモリ１ｃ
と主記憶装置７との間のデータの一貫性を確保すること
が出来る。

【００２８】しかし、アドレス＄ＸＸＸＸ＋１からアド
レス＄ＹＹＹＹまでの領域のデータは、キャッシュメモ
リ１ｃ内に存在することはないため、ＣＰＵ１がアドレ
ス＄ＸＸＸＸ＋１からアドレス＄ＹＹＹＹまでの領域の
データ参照する場合、主記憶装置７に直接アクセスする
ことになる。この場合は、キャッシュメモリ１ｃへアク
セスするよりもアクセス時間が大きくなる。

【００２９】本発明では、リードバッファメモリ３ａ、
３ｂ、ライトバッファメモリ４ａ、４ｂを用い、キャッ
シュメモリ１ｃの格納不可能領域に対するＣＰＵ１及び
ＤＭＡデバイス２のアクセス時間を短縮する構成となっ
ている。

【００３０】図３は、制御部６の詳細図である。図３に
おいて、５１ａ、５１ｂはリードバッファアドレスレジ
スタであり、これらリードバッファアドレスレジスタ５
１ａ、５１ｂは、リードバッファメモリ３ａ、３ｂに格
納されたデータのアドレス、リードバッファメモリ３
ａ、３ｂの内容の有効性を表す情報及びリードバッファ
メモリ３ａ、３ｂの使用の履歴情報を保持する。

【００３１】また、５２ａ、５２ｂはライトバッファア
ドレスレジスタであり、これらライトバッファアドレス
レジスタ５２ａ、５２ｂは、ライトバッファメモリ４
ａ、４ｂに格納されたデータのアドレス、ライトバッフ
ァメモリ４ａ、４ｂの内容の有効性を表す情報及びライ
トバッファメモリ４ａ、４ｂの使用の履歴情報を保持す
る。

【００３２】比較制御部５３は、リードバッファアドレ
スレジスタ５１ａ、５１ｂ、ライトバッファアドレスレ
ジスタ５２ａ、５２ｂに保持されたアドレスと、ＣＰＵ
１及びＤＭＡデバイス２のアドレスとを比較する。そし
て、比較制御部５３は、上記比較結果と、ＣＰＵ１及び
ＤＭＡデバイス２の制御信号、及びバッファメモリ内容
の有効性を表す情報とを基に、リードバッファメモリ３
ａ、３ｂ、ライトバッファメモリ４ａ、４ｂ、ＥＣＣ実
行ユニット５、主記憶装置７の制御を行う。

【００３３】図４は、本発明の一実施形態における主記
憶制御装置を用いて、ＣＰＵ１又はＤＭＡデバイス２が
主記憶装置７へのリードアクセスを行うときの動作フロ
ーチャートである。図４のステップ１００において、比
較制御部６は、ＣＰＵ１又はＤＭＡデバイス２のリード
アクセスアドレスを基に、アクセスアドレスとリードバ
ッファアドレスレジスタにあるデータとを比較する。そ
して、ステップ１０１において、上記アクセスアドレス
のデータがリードバッファメモリにあるか否かを判断
し、アクセスアドレスのデータがリードバッファメモリ
にある場合、つまり、リードバッファメモリにヒットし
た場合には、ステップ１０２に進み、リードバッファメ
モリから、そのデータを直ちにデータをＣＰＵ１、ＤＭ
Ａデバイス２に送る。

【００３４】ステップ１０１において、リードバッファ
メモリにヒットしなかった場合は、ステップ１０３に進
み、比較制御部６は、上記アクセスアドレスのデータが
ライトバッファメモリにあるか否かを判断し、ヒットし
た場合には、ステップ１０４に進む。このステップ１０
４において、ライトバッファメモリから、そのデータを
直ちにデータをＣＰＵ１、ＤＭＡデバイス２に送る。

【００３５】ステップ１０３において、ライトバッファ
メモリにヒットしなかった場合は、ステップ１０５に進
み、比較制御部６は、リードバッファメモリの中で、使
用履歴が最も古いデータを選択する。次に、ステップ１
０６において、比較制御部６は、主記憶装置７からリー
ドアクセスアドレスと下位の固定ビットのみが異なるア
ドレスのデータを読み出す。

【００３６】続いて、ステップ１０７において、比較制
御部６は、ステップ１０６にて読み出したデータに対し
てＥＣＣ実行ユニット５にエラー検出訂正を実行させ
る。そして、ステップ１０８において、比較制御部６
は、ＥＣＣ実行後のデータを選択したリードバッファメ
モリに格納する。次に、比較制御部６は、ステップ１０
８にてデータを格納したリードバッファメモリからその
データをＣＰＵ１、ＤＭＡデバイス２に送る。

【００３７】リードバッファメモリ３ａ、３ｂは、主記
憶装置７よりも高速アクセス可能であるため、データの
アクセス時間が短縮される。また、リードバッフメモリ
３ａ、３ｂには、ＥＣＣ実行ユニット５により誤り検出
訂正を実行したデータが格納されているため、再度、Ｅ
ＣＣ実行を行う必要が無く、ＥＣＣ実行時間を省くこと
が出来る。

【００３８】図５は、従来例に対応するリードアクセス
サイクル、つまり、リードバッファメモリが無い場合の
ＣＰＵ１、ＤＭＡデバイス２のリードアクセスサイクル
を示す図である。また、図６は、リードバッファメモリ
がある場合、つまり、この実施形態における場合の、Ｃ
ＰＵ１、ＤＭＡデバイス２のリードアクセスサイクルを
示す図である。

【００３９】図５では、ＣＰＵ１、ＤＭＡデバイス２
は、主記憶装置７に直接リードアクセスするため、主記
憶装置７のリードアクセス時間とＥＣＣ実行時間との和
が、主記憶装置へのアクセス時間となる。これに対し
て、図６では、ＣＰＵ１、ＤＭＡデバイス２は、リード
バッファメモリ３ａ、３ｂにアクセスするためリードバ
ッファメモリ３ａ、３ｂへのアクセス時間が主記憶装置
７へのアクセス時間と等価となる。

【００４０】主記憶装置７、リードバッファメモリ３
ａ、３ｂへのアクセス時間を、それぞれ６０ｎｓ、１０
ｎｓ、ＥＣＣ実行時間を１５ｎｓとすると、図５、図６
を比較して、この実施形態によりリードアクセスにおけ
るデータアクセス時間を６５ｎｓ短縮できる。

【００４１】また、リードバッファメモリ３ａ、３ｂに
は連続したアドレスのデータが格納されているが、ＣＰ
Ｕ１のデータ参照は時間的空間的局所性があると共に、
ＤＭＡデバイス２による主記憶装置７へのアクセスは連
続したアドレスに対して行われるため、リードバッファ
メモリ３ａ、３ｂにヒットする確率は高い。

【００４２】上述したように、リードバッファメモリ３
ａ、３ｂにアクセスアドレスのデータが無い場合、比較
制御部６にて、ライトバッファメモリ４ａ、４ｂにアク
セスアドレスのデータがあるかどうかを判断する。アク
セスアドレスのデータがライトバッファメモリ４ａ、４
ｂにある場合、ライトバッファメモリ４ａ、４ｂから直
ちにデータをＣＰＵ１、ＤＭＡデバイス２に送る。ライ
トバッファメモリ４ａ、４ｂには最新のデータが格納さ
れているためデータの一貫性に問題はない。

【００４３】また、ライトバッファメモリ４ａ、４ｂ
は、主記憶装置７よりも高速アクセス可能であるため、
データアクセス時間が短縮される。

【００４４】図７は、ライトバッファメモリヒット時の
ＣＰＵ１、ＤＭＡデバイス２のリードアクセスサイクル
を示す図である。図７では、ＣＰＵ１、ＤＭＡデバイス
２は、ライトバッファメモリ４ａ、４ｂに直接アクセス
するため、ライトバッファメモリ４ａ、４ｂへのアクセ
ス時間がデータアクセス時間となる。

【００４５】主記憶装置７、ライトバッファメモリ４
ａ、４ｂへのアクセス時間を、それぞれ６０ｎｓ、１０
ｎｓ、ＥＣＣ実行時間を１５ｎｓとすると、図５と図７
との比較により、この実施形態により、リードアクセス
におけるデータアクセス時間を６５ｎｓ短縮できる。

【００４６】上述したように、ライトバッファメモリ４
ａ、４ｂにアクセスアドレスのデータが無い場合は、比
較制御部５にてリードバッファ３ａ、３ｂの中で使用履
歴の最も古いものを選択する。

【００４７】そして、主記憶装置７からリードアクセス
アドレスと下位の固定長ビットのみが異なるアドレスの
データを読み出し、ＥＣＣ実行ユニット５により誤り検
出訂正実施後、選択されたリードバッファメモリに格納
すると共にアクセスデータをＣＰＵ１又はＤＭＡデバイ
ス２に送る。

【００４８】この際、主記憶装置７に対しては、連続し
たアドレスへのリードアクセスとなるが、ＤＲＡＭ等で
は連続アクセスを高速に実行できるバーストモードを備
えているため、ＤＲＡＭを主記憶装置７とする場合に
は、バーストモードを使用すれば、１回のリードアクセ
スを複数回実行するよりもデータアクセス時間を短くで
きる。

【００４９】図８は、リードバッファメモリ、ライトバ
ッファメモリミスヒット時であって、ＣＰＵ１、ＤＭＡ
デバイス２のバーストモードを使用しないアクセスサイ
クルを示す図である。また、図９は、リードバッファメ
モリ、ライトバッファメモリミスヒット時であって、Ｃ
ＰＵ１、ＤＭＡデバイス２のバーストモードを使用した
アクセスサイクルを示す図である。

【００５０】図８では、図５に示したアクセスサイクル
を４回繰り返している。図９では、バーストモード使用
により、一定間隔で連続してデータが読み出されてい
る。主記憶装置７のリードアクセス時間を、６０ｎｓ、
バーストモードによるデータ読み出し間隔を１０ｎｓ、
ＥＣＣ実行時間を１５ｎｓとすると、図８と図９との比
較により、バーストモードを使用した場合には、リード
バッファメモリ、ライトバッファメモリミスヒット時の
リードアクセスにおけるデータアクセス時間を１９５ｎ
ｓ短縮できる。

【００５１】リードバッファメモリ３ａにＣＰＵ１のリ
ードアクセスデータがある場合の動作を図１０に示し、
リードバッファメモリ３ｂにＤＭＡデバイス２のリード
アクセスデータがある場合の動作を図１１に示す。

【００５２】ＣＰＵ１からのリードアクセスとＤＭＡデ
バイス２からのリードアクセスが交互にあり、それぞれ
異なる領域の連続したアドレスへのアクセスを行う場
合、リードバッファメモリが１つの場合は、その度毎に
リードバッファメモリがミスヒットとなり、リードアク
セスアドレスと下位の固定長ビットのみが異なるアドレ
スのデータを主記憶装置７から読み出して格納すること
になる。このため、このような場合には、同じデータを
複数回読み出してくることになり、リードバッファメモ
リを用いた効果がでない。

【００５３】これに対して、リードバッファメモリを、
この実施形態のように２つ又はそれ以上の複数個設けれ
ば、ＣＰＵ１のリードアクセスアドレスと下位の固定長
ビットのみが異なるアドレスのデータとＤＭＡデバイス
２のリードアクセスアドレスと下位の固定長ビットのみ
が異なるアドレスのデータを別々のリードバッファメモ
リに格納することが出来るため、図１０に示した動作と
図１１に示した動作を交互に行うことが出来る。これに
より、データのアクセス時間を短縮することが出来る。

【００５４】ライトバッファメモリ４ａにＣＰＵ１のリ
ードアクセスデータがある場合の動作を図１２に示す。
また、リードバッファメモリ３ａ、３ｂ及びライトバッ
ファメモリ４ａ、４ｂにＣＰＵ１のリードアクセスデー
タが無い場合の動作を図１３に示す。

【００５５】図１３では、使用履歴が最も古いリードバ
ッファメモリとして３ａが選択され、主記憶装置７から
読み出されてＥＣＣ実行ユニット５により誤り検出訂正
が実施されたＣＰＵ１のアクセスアドレスと下位の固定
長ビットのみが異なるアドレスのデータが格納される。

【００５６】図１４は、この実施形態における主記憶制
御装置を用いて、ＣＰＵ１又はＤＭＡデバイス２が主記
憶装置７へのライトアクセスを行うときの動作フローチ
ャートである。図１４のステップ２００において、比較
制御部６は、ＣＰＵ１又はＤＭＡデバイス２のライトア
クセスの要求があることを判定する。次に、ステップ２
０１において、ライトアクセスアドレスのデータがリー
ドバッファにあるかどうかを判断し、アクセスアドレス
のデータがリードバッファにある場合、ＣＰＵ１又はＤ
ＭＡデバイス２のライトデータとリードバッファ内のラ
イトアクセスアドレスのデータの一貫性がとれなくなる
ためリードバッファメモリ内の当該データを無効化す
る。

【００５７】次に、ステップ２０２において、比較制御
部６は、ライトアクセスアドレスのと下位の固定長ビッ
トのみが異なるアドレスのデータを保持するライトバッ
ファメモリが存在するかどうか確認する。存在すれば、
ステップ２０３に進み、当該ライトバッファメモリに、
ＣＰＵ１又はＤＭＡデバイス２のライトデータを書き込
む。そして、ステップ２０４において、当該ライトバッ
ファメモリが記憶容量一杯となると、一括してその記憶
データを主記憶装置７に書き込む。

【００５８】ステップ２０２において、ライトアクセス
アドレスのと下位の固定長ビットのみが異なるアドレス
のデータを保持するライトバッファメモリが存在しない
場合には、ステップ２０５に進む。そして、このステッ
プ２０５において、比較制御部６は、全てのライトバッ
ファメモリが使用されているか否かを判断し、空のライ
トバッファメモリがあれば、ステップ２０６にてその空
のライトバッファメモリにライトデータを書き込む。

【００５９】ステップ２０５において、全てのライトバ
ッファメモリが使用されている場合には、ステップ２０
７に進む。そして、このステップ２０７において、比較
制御部６は、使用履歴の最も古いライトバッファメモリ
の記憶内容を一括して主記憶装置７に書き込む。続い
て、ステップ２０８において、記憶内容が主記憶装置７
に書き込まれ、空となったライトバッファメモリにライ
トデータが書き込まれる。ライトバッファメモリは、主
記憶装置７よりも高速アクセスが可能であるため、デー
タアクセス時間が短縮される。

【００６０】図１５は、ライトバッファメモリが無い場
合のＣＰＵ１、ＤＭＡデバイス２のライトアクセスサイ
クルを示す図である。また、図１６は、ライトバッファ
メモリが有る場合のＣＰＵ１、ＤＭＡデバイス２のライ
トアクセスサイクルを示す図である。

【００６１】図１５では、ＣＰＵ１、ＤＭＡデバイス２
は、主記憶装置７に直接ライトアクセスするため、主記
憶装置７のライトアクセス時間とＥＣＣ実行時間の和が
データアクセス時間となる。これに対して、図１６で
は、ＣＰＵ１、ＤＭＡデバイス２は、ライトバッファメ
モリにアクセスするためライトバッファメモリのアクセ
ス時間がデータアクセス時間となる。

【００６２】主記憶装置７のライトアクセス時間とＥＣ
Ｃ実行時間との和、ライトバッファメモリのアクセス時
間をそれぞれ４５ｎｓ、１０ｎｓとすると、図１５と図
１６との比較から、この実施形態によりリードアクセス
におけるデータアクセス時間を３０ｎｓ短縮できること
が解る。

【００６３】上述したように、ＣＰＵ１又はＤＭＡデバ
イス２のライトデータの書込によりライトバッファメモ
リが一杯になった場合、ライトバッファメモリの内容を
主記憶装置７に一括して書き込む。この際、主記憶装置
７に対しては連続したアドレスへのライトアクセスする
場合があるが、ＤＲＡＭ等では連続アクセスを高速に実
行できるバーストモードを備えているため、バーストモ
ードを使用すれば、１回のライトアクセスを複数回実行
するよりもデータアクセス時間を短くすることができ
る。

【００６４】図１７は、バーストモードを使用しない場
合のライトバッファメモリから主記憶装置７へのライト
サイクルを示す図である。また、図１８は、バーストモ
ードを使用する場合のライトバッファメモリから主記憶
装置７へのライトサイクルを示す図である。

【００６５】図１７では、図１５に示したのアクセスを
４回繰り返している。これに対して、図１８では、バー
ストモード使用により一定間隔で連続してデータが書き
込まれている。主記憶装置７のライトアクセス時間とＥ
ＣＣ実行時間との和をそれぞれ４５ｎｓ、バーストモー
ドによるデータ書き込み間隔を１０ｎｓとすると、図１
７と図１８との比較から、この実施形態によりライトバ
ッファメモリが一杯になった際のライトアクセスにおけ
るデータアクセス時間を１０５ｎｓ短縮できる。

【００６６】ＣＰＵ１のデータ書込は時間的空間的局所
性があると共に、ＤＭＡデバイス２による主記憶装置７
へのアクセスは連続したアドレスに対して行われるた
め、ライトバッファメモリに格納されたデータのアドレ
スが連続になる確率は高い。

【００６７】上述したように、ライトアクセスアドレス
の下位の固定長ビットのみが異なるアドレスのデータを
保持するライトバッファメモリが存在しない場合、制御
部５により全てのライトバッファメモリが使用されてい
るかどうか判断する。

【００６８】そして、空のライトバッファメモリが存在
する場合、当該ライトバッファメモリにライトデータを
書き込む。ライトバッファメモリは主記憶装置７よりも
高速アクセスが可能であるため、データアクセス時間が
短縮される。

【００６９】また、全てのライトバッファメモリが使用
されている場合、ＣＰＵ１又はＤＭＡデバイス２のライ
トデータを書き込むライトバッファメモリが存在しない
ため、使用履歴の最も古いライトバッファメモリの内容
を一括して主記憶装置７に書き込み、当該ライトバッフ
ァメモリを空として、ライトデータを書き込む。

【００７０】ライトアクセスアドレスのと下位の固定長
ビットのみが異なるアドレスのアドレスのデータを保持
するライトバッファメモリが存在する場合もしくは空の
ライトバッファメモリが存在する場合の動作を図１９及
び図２０に示す。

【００７１】図１９は、ＣＰＵ１からの主記憶装置７へ
のライトアクセスであり、ライトバッファメモリ４ａが
ライトアクセスアドレスと下位の固定長ビットのみが異
なるアドレスのデータを保持しているか、ライトバッフ
ァメモリ４ａが空の場合である。

【００７２】図２０は、ＤＭＡデバイス２からの主記憶
装置７へのライトアクセスであり、ライトバッファメモ
リ４ｂがライトアクセスアドレスと下位の固定長ビット
のみが異なるアドレスのデータを保持しているか、ライ
トバッファメモリ４ｂが空の場合である。

【００７３】データ書き込みによりライトバッファメモ
リが一杯になった場合、もしくはライトデータ書き込み
の際に、全てのライトバッファメモリが使用されている
場合の動作を図２１に示す。

【００７４】図２１において、ライトバッファメモリ４
ａは書き込みにより一杯になったライトバッファメモリ
であるか、全てのライトバッファメモリが使用されてい
る際に使用履歴が最も古いライトバッファメモリであ
る。ライトバッファメモリ４ａの内容を一括して主記憶
装置７に書き込むことにより、ライトバッファメモリ４
ａを空にする。

【００７５】図２２は、本発明の主記憶制御装置を適用
したコントローラを血液自動分析装置に組み込んだ場合
の概略構成図である。血液自動分析装置は、Ｈ／Ｄ（ハ
ードディスク）３００を有する１台のコア部２００ａと
複数台の分析部２００ｂ、・・・２００ｃからなり、イ
ーサネット４００により互いに接続されている。

【００７６】コア部２００ａに接続されたＨ／Ｄ３００
は、各分析部２００ｂ，２００ｃから送られてくるデー
タの格納に用いられる。コア部２００ａはイーサネット
４００を介して送られる分析部２００ｂ，２００ｃから
のコマンド，データを受け取り、Ｈ／Ｄ３００へのデー
タの格納および、Ｈ／Ｄ３００内データを基にした計算
等の処理を行い、分析部２００ｂ，２００ｃに応答を返
す。

【００７７】一方、分析部２００ｂ、・・・２００ｃ
は、コア部２００ａに対してコマンドを発行した後は、
コア部２００ａからの応答を待ち、応答の結果に従って
次の動作を行う。従って、イーサネット４００を介して
のデータの送受信の速度とコア部２００ａのコマンド処
理の速度が向上すれば、分析部２００ｂ、・・・２００
ｃのスループット向上につながる。

【００７８】コア部２００ａと分析部２００ｂ、・・・
２００ｃは、各々、本発明の主記憶制御装置を適用した
コントローラ１００ａ、１００ｂ、・・・１００ｃを組
み込んでいる。図２２では、各コントローラ１００ａ、
１００ｂ、・・・１００ｃはイーサネットコントローラ
２ＡとＳＣＳＩコントローラ２Ｂとの２つのＤＭＡデバ
イスを有する。

【００７９】イーサネットコントローラ２Ａが、イーサ
ネット４００を介したコマンド、データの送受信の制御
を行い、ＳＣＳＩコントローラ２Ｂが、Ｈ／Ｄ３００の
アクセス制御を行う。コマンドの処理を行うＣＰＵ１
は、イーサネット４００及びＨ／Ｄ３００と直接データ
のやり取りはしない。ＣＰＵ１とイーサネットコントロ
ーラ２Ａ及びＳＣＳＩコントローラ２Ｂが主記憶装置７
のキャッシュメモリ格納不可能な領域を媒介として、デ
ータのやり取りを行うことにより、ＣＰＵ１とイーサネ
ット４００及びＨ／Ｄ３００の間のデータのやり取りを
行う。

【００８０】本発明によれば、ＣＰＵ１とイーサネット
コントローラ２Ａ及びＳＣＳＩコントローラ２Ｂが共有
する主記憶装置７のアクセス速度を向上させることが出
来る。これにより、ＣＰＵ１とイーサネット４００との
間のデータのやり取り、ＣＰＵ１とＨ／Ｄ３００との間
のデータのやり取りの速度を向上させることが出来る。

【００８１】この結果、血液自動分析装置において、コ
ア部２００ａにおける分析部２００ｂ、・・・２００ｃ
からのコマンドに対する応答を速くすることが出来、分
析部２００ｂ、・・・２００ｃのスループットを向上さ
せることが出来る。

【００８２】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。ＣＰＵとＤＭＡデ
バイスは、ＣＰＵへのキャッシュメモリへの格納が不可
能なアドレス領域を共有する。その他の主記憶装置の記
憶領域はキャッシュメモリに一部内容が格納されている
ため、キャッシュメモリヒット時の主記憶装置へのアク
セス時間が速くなる。ＤＭＡ実行可能デバイスが書込ア
クセスする主記憶装置の記憶領域のデータは、キャッシ
ュメモリ内に存在しないため、キャッシュメモリと主記
憶装置との間のデータの一貫性を確保でき、ＤＭＡ起動
時にキャッシュメモリ内データを無効化する必要が無
い。このため、スヌープ機能を有していないＣＰＵであ
っても、キャッシュの使用効率が向上するとともにキャ
ッシュのヒット率が向上し、平均データアクセス時間が
速くなる。

【００８３】ＣＰＵとＤＭＡデバイスが共有する主記憶
装置の記憶領域のデータは、その一部が主記憶装置より
高速アクセスが可能なリードバッファメモリ、ライトバ
ッファメモリに格納される。リードバッファメモリには
連続したアドレスのデータが格納され、ＣＰＵのデータ
アクセスには時間的空間的局所性があり、ＤＭＡデバイ
スの主記憶装置へのアクセスは連続したアドレスへのア
クセスである。

【００８４】このため、ＣＰＵとＤＭＡデバイスが共有
する主記憶装置の記憶領域へのアクセスはリードバッフ
ァメモリにヒットする確率が高く、平均データアクセス
時間が速くなる。

【００８５】また、上記理由によりライトバッファメモ
リに書き込まれるデータのアドレスは連続している確率
が高く、主記憶装置とリードバッファメモリ、ライトバ
ッファメモリの間のデータ転送を高速なバースト転送に
より行うことにより、主記憶装置の平均データアクセス
時間が速くなる。

【００８６】また、ＥＣＣ実行ユニットにより主記憶装
置のデータに対しＥＣＣを実行するため、データを高信
頼に保つことが出来ると共に、ＥＣＣ実行後のデータを
リードバッファメモリに格納しておくため、リードバッ
ファメモリヒット時はＥＣＣ実行時間を削減でき、デー
タアクセス時間を、より高速化することができる。

【００８７】また、リードバッファメモリを、複数個設
ける構成とすると、ＣＰＵ１のリードアクセスアドレス
と下位の固定長ビットのみが異なるアドレスのデータと
ＤＭＡデバイス２のリードアクセスアドレスと下位の固
定長ビットのみが異なるアドレスのデータとを別々のリ
ードバッファメモリに格納することが出来る。

【００８８】したがって、ＣＰＵ１からのリードアクセ
スとＤＭＡデバイス２からのリードアクセスが交互にあ
り、それぞれ異なる領域の連続したアドレスへのアクセ
スを行う場合、これらの動作を交互に行うことが出来、
データのアクセス時間を、短縮化することが出来る。

【図面の簡単な説明】

【図１】本発明の一実施形態の全体概略図である。

【図２】本発明の一実施形態における主記憶装置の記憶
領域の割当を示す図である。

【図３】図１に示した制御部の詳細構成図である。

【図４】ＣＰＵ又はＤＭＡデバイスの主記憶装置へのリ
ードアクセス時の動作フローチャートである。

【図５】リードバッファメモリが無い場合のＣＰＵ、Ｄ
ＭＡデバイスのリードアクセスサイクルを示す図であ
る。

【図６】リードバッファメモリが有る場合のＣＰＵ、Ｄ
ＭＡデバイスのリードアクセスサイクルを示す図であ
る。

【図７】ライトバッファメモリヒット時のＣＰＵ、ＤＭ
Ａデバイスのリードアクセスサイクルを示す図である。

【図８】リードバッファメモリ、ライトバッファメモリ
ミスヒット時のＣＰＵ、ＤＭＡデバイスのバーストモー
ドを使用しないリードアクセスサイクルを示す図であ
る。

【図９】リードバッファメモリ、ライトバッファメモリ
ミスヒット時のＣＰＵ、ＤＭＡデバイスのバーストモー
ドを使用したリードアクセスサイクルを示す図である。

【図１０】リードバッファメモリにＣＰＵのリードアク
セスデータがある場合の動作を示す図である。

【図１１】リードバッファメモリにＤＭＡデバイスのリ
ードアクセスデータがある場合の動作を示す図である。

【図１２】ライトバッファメモリにＣＰＵのリードアク
セスデータがある場合の動作を示す図である。

【図１３】リードバッファメモリ及びライトバッファメ
モリにＣＰＵのリードアクセスデータが無い場合の動作
でを示す図である。

【図１４】ＣＰＵ又はＤＭＡデバイスの主記憶装置への
ライトアクセス時の動作フローチャートである。

【図１５】ライトバッファメモリが無い場合のＣＰＵ、
ＤＭＡデバイスのライトアクセスサイクルを示す図であ
る。

【図１６】ライトバッファメモリが有る場合のＣＰＵ、
ＤＭＡデバイスのライトアクセスサイクルを示す図であ
る。

【図１７】バーストモードを使用しないライトバッファ
メモリから主記憶装置へのライトアクセスサイクルを示
す図である。

【図１８】バーストモードを使用したライトバッファメ
モリから主記憶装置へのライトアクセスサイクルを示す
図である。

【図１９】ＣＰＵからのライトバッファメモリへの書き
込み動作を示す図である。

【図２０】ＤＭＡデバイスからのライトバッファメモリ
への書き込み動作を表す図である。

【図２１】ライトバッファメモリから主記憶装置への書
き込み動作を表す図である。

【図２２】本発明の主記憶制御装置を適用したコントロ
ーラを組み込んだ血液自動分析装置の概略構成図であ
る。

【符号の説明】

１スヌープ機能を有さないキャッシュメモリ内蔵ＣＰ
Ｕ１ｃキャッシュメモリ２、２Ａ、２ＢＤＭＡ実施可能なデバイス３ａ、３ｂリードバッファメモリ４ａ、４ｂライトバッファメモリ５ＥＣＣ実行ユニット６制御部７主記憶装置８アドレスバス９制御線１０データバス１１メモリアドレスバス１２メモリ制御線１３メモリデータバス１４バッファデータバス１５バッファ制御線５１ａ、５１ｂリードバッファアドレスレジスタ５２ａ、５２ｂライトバッファアドレスレジスタ５３比較制御部１００ａ、１００ｂ、１００ｃコントローラ２００ａ血液自動分析装置コア部２００ｂ、２００ｃ血液自動分析装置分析部３００Ｈ／Ｄ４００イーサネット

Claims

【特許請求の範囲】

【請求項１】主記憶手段と、キャッシュメモリを内蔵す
るＣＰＵと、主記憶手段に直接メモリアクセス可能なア
クセス可能デバイスとを有するコンピュータシステムに
おける上記主記憶手段へのデータアクセスを制御する主
記憶制御装置において、上記主記憶手段の記憶領域であって、上記ＣＰＵのキャ
ッシュメモリへの格納が可能であり、上記アクセス可能
デバイスのデータアクセスが禁止される第１のアドレス
領域と、上記アクセス可能デバイスのデータアクセスが
可能であり、上記ＣＰＵのキャッシュメモリへの格納が
禁止された第２のアドレス領域と、上記主記憶手段に格納されたデータを格納でき、上記Ｃ
ＰＵ又はアクセス可能デバイスからのデータアクセス要
求に従って、格納したデータを読み出し可能なリードバ
ッファメモリと、上記ＣＰＵ又はアクセス可能デバイスが、データアクセ
ス要求をした際に、アクセスするデータが上記リードバ
ッファメモリ内にある場合は、リードバッファメモリ内
のデータを、アクセス要求した上記ＣＰＵ又はアクセス
可能デバイスに送り、アクセスするデータが上記リード
バッファメモリ内に無い場合は、上記ＣＰＵ又はアクセ
ス可能デバイスがアクセス要求しているアドレスと下位
の固定長ビットのみが異なるアドレスのデータを、上記
主記憶手段から読み出し、上記リードバッファメモリに
格納すると共に、アクセス要求しているデータをＣＰＵ
又はアクセス可能デバイスに送る制御部と、を備えることを特徴とする主記憶制御装置。
【請求項２】請求項１記載の主記憶制御装置において、
上記リードバッファメモリは、複数個であることを特徴
とする主記憶制御装置。
【請求項３】請求項１又は２記載の主記憶制御装置にお
いて、上記ＣＰＵ又はアクセス可能デバイスが上記主記
憶手段に書き込み要求するデータを格納可能なライトバ
ッファメモリを、さらに備え、上記制御部は、ＣＰＵ又
はアクセス可能デバイスが書き込み要求するデータを上
記ライトバッファメモリに格納し、この格納したデータ
を主記憶手段に書き込むことを特徴とする主記憶制御装
置。
【請求項４】請求項３記載の主記憶制御装置において、
上記ライトバッファメモリは、複数個であることを特徴
とする主記憶制御装置。
【請求項５】請求項１記載の主記憶制御装置において、
データエラー検出訂正手段を、さらに備え、上記制御部
は、ＣＰＵ又はアクセス可能デバイスがデータアクセス
要求をした際に、アクセスするデータが上記リードバッ
ファメモリ内に無い場合は、上記主記憶手段からＣＰＵ
又はアクセス可能デバイスがアクセス要求しているアド
レスと下位の固定長ビットのみが異なるアドレスのデー
タを読み出し、上記データエラー検出訂正手段により、
読み出したデータに対し誤り検出訂正を行った後、リー
ドバッファメモリに格納するとともに、アクセス要求し
ているデータを上記ＣＰＵ又はアクセス可能デバイスに
送ることを特徴とする主記憶制御装置。
【請求項６】請求項５記載の主記憶制御装置において、
上記リードバッファメモリは、複数個であることを特徴
とする主記憶制御装置。
【請求項７】請求項５又は６記載の主記憶制御装置にお
いて、上記ＣＰＵ又はアクセス可能デバイスが上記主記
憶手段に書き込み要求するデータを格納可能なライトバ
ッファメモリを、さらに備え、上記制御部は、ＣＰＵ又
はアクセス可能デバイスが書き込み要求するデータを上
記ライトバッファメモリに格納し、この格納したデータ
を上記データエラー検出訂正手段により、チェックビッ
トを生成し、この生成したチェックビット及びライトバ
ッファメモリ内のデータを上記主記憶手段に書き込むこ
とを特徴とする主記憶制御装置。
【請求項８】請求項７記載の主記憶制御装置において、
上記ライトバッファメモリは、複数個であることを特徴
とする主記憶制御装置。