JPH09146836A - キャッシュ索引の障害訂正装置 - Google Patents
キャッシュ索引の障害訂正装置Info
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- JPH09146836A JPH09146836A JP7302817A JP30281795A JPH09146836A JP H09146836 A JPH09146836 A JP H09146836A JP 7302817 A JP7302817 A JP 7302817A JP 30281795 A JP30281795 A JP 30281795A JP H09146836 A JPH09146836 A JP H09146836A
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- 238000000034 method Methods 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000004044 response Effects 0.000 claims 1
- 238000004886 process control Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】ストアイン方式のキャッシュメモリのアドレス
アレイから読み出したデータに障害を検出した時、処理
性能の低下なく障害訂正を行う。 【解決手段】追い出し処理制御回路１０７は、アドレス
アレイ１０４から読み出したデータに障害が検出された
時、当該アドレスを追い出しバッファ１０５に登録す
る。そして、このアドレスが追い出しバッファ１０５か
ら掃き出されたときに、アドレスレジスタ１０２及び制
御レジスタ１０８により当該アドレスについてアドレス
アレイ１０４の無効化を行う。この間、障害検出の要因
となったリクエストの処理は、Ｐビット１１０により中
止し、無効化が終了するまでリクエストアドレスをリク
エスト格納アドレス１０１に保留しておき、再度のキャ
ッシュ索引に使用する。
アレイから読み出したデータに障害を検出した時、処理
性能の低下なく障害訂正を行う。 【解決手段】追い出し処理制御回路１０７は、アドレス
アレイ１０４から読み出したデータに障害が検出された
時、当該アドレスを追い出しバッファ１０５に登録す
る。そして、このアドレスが追い出しバッファ１０５か
ら掃き出されたときに、アドレスレジスタ１０２及び制
御レジスタ１０８により当該アドレスについてアドレス
アレイ１０４の無効化を行う。この間、障害検出の要因
となったリクエストの処理は、Ｐビット１１０により中
止し、無効化が終了するまでリクエストアドレスをリク
エスト格納アドレス１０１に保留しておき、再度のキャ
ッシュ索引に使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、ストアイン方式の
キャッシュ索引の障害訂正装置に関し、特にアドレスア
レイから読み出したデータに障害を検出した時の障害訂
正装置に関する。
キャッシュ索引の障害訂正装置に関し、特にアドレスア
レイから読み出したデータに障害を検出した時の障害訂
正装置に関する。
【０００２】
【従来の技術】キャッシュメモリでは、キャッシュ・ミ
スヒットを検出した時、新たなキャッシュへの登録を行
うためにキャッシュ追い出し処理を行うが、ストアイン
方式のキャッシュの場合には、この追い出し処理におい
て、追い出し対象のデータが主記憶と一致しているとき
は、キャッシュを無効化するために、アドレスアレイの
Ｖビットをリセットし、また、追い出し対象のデータ主
記憶と異なるときは、キャッシュを無効化するためにア
ドレスアレイのＶビットをリセットするのと同時に、キ
ャッシュに登録されているデータを主記憶に反映させる
ために、キャッシュメモリに登録されているデータを主
記憶に書き戻す処理（ブロックライト（ＢＷ）処理）を
行う。
スヒットを検出した時、新たなキャッシュへの登録を行
うためにキャッシュ追い出し処理を行うが、ストアイン
方式のキャッシュの場合には、この追い出し処理におい
て、追い出し対象のデータが主記憶と一致しているとき
は、キャッシュを無効化するために、アドレスアレイの
Ｖビットをリセットし、また、追い出し対象のデータ主
記憶と異なるときは、キャッシュを無効化するためにア
ドレスアレイのＶビットをリセットするのと同時に、キ
ャッシュに登録されているデータを主記憶に反映させる
ために、キャッシュメモリに登録されているデータを主
記憶に書き戻す処理（ブロックライト（ＢＷ）処理）を
行う。
【０００３】これらの追い出し処理を実現するために、
一般には、追い出し対象のアドレスと、ＢＷ処理がある
か否かを判別するＢＷビットを格納する追い出しバッフ
ァを備え、この追い出しバッファの出力により、追い出
し対象のアドレスのＶビットのリセットを行う機能を持
ち、ＢＷビットによりＢＷ処理を必要とする場合には、
キャッシュに登録されているデータを主記憶へ書き戻す
ようにしている。
一般には、追い出し対象のアドレスと、ＢＷ処理がある
か否かを判別するＢＷビットを格納する追い出しバッフ
ァを備え、この追い出しバッファの出力により、追い出
し対象のアドレスのＶビットのリセットを行う機能を持
ち、ＢＷビットによりＢＷ処理を必要とする場合には、
キャッシュに登録されているデータを主記憶へ書き戻す
ようにしている。
【０００４】ところで、このようなキャッシュ無効化処
理において、キャッシュメモリに登録されているデータ
が主記憶と異なる場合に、アドレスアレイの障害によ
り、これを主記憶と一致していると判断してしまったと
きには、システムに唯一の情報（キャッシュに存在して
いた）を失うことになるので、このような不具合を回避
するには、アドレスアレイの信頼性をあげなければなら
ない。
理において、キャッシュメモリに登録されているデータ
が主記憶と異なる場合に、アドレスアレイの障害によ
り、これを主記憶と一致していると判断してしまったと
きには、システムに唯一の情報（キャッシュに存在して
いた）を失うことになるので、このような不具合を回避
するには、アドレスアレイの信頼性をあげなければなら
ない。
【０００５】そこで、アドレスアレイに登録するデータ
にＥＣＣ等の訂正可能な情報を付加して、アドレスアレ
イから読み出したデータの障害を訂正してから、キャッ
シュ・ヒット／ミスヒットの判定を行うことも考えられ
る。この技法では、障害訂正処理がマシンサイクルを決
定する上でのクリティカルなパスとなり、処理速度の低
下という犠牲を強いることになる。そのため、従来は、
アドレスアレイの信頼性の確保のためにパリティチェッ
ク回路等により、障害の検出を行なうことに留まること
が多い。
にＥＣＣ等の訂正可能な情報を付加して、アドレスアレ
イから読み出したデータの障害を訂正してから、キャッ
シュ・ヒット／ミスヒットの判定を行うことも考えられ
る。この技法では、障害訂正処理がマシンサイクルを決
定する上でのクリティカルなパスとなり、処理速度の低
下という犠牲を強いることになる。そのため、従来は、
アドレスアレイの信頼性の確保のためにパリティチェッ
ク回路等により、障害の検出を行なうことに留まること
が多い。
【０００６】
【発明が解決しようとする課題】上述した従来のストア
イン方式のキャッシュでは、マシンサイクル内で、アド
レスアレイから読み出したデータに障害を検出した場合
に、この障害を訂正してキャッシュ・ヒット／ミスヒッ
トの判定を行うことはできないため、障害を検出した場
合、システムチェック等によって、システム全体の処理
の停止を行っているが、これではシステムの信頼性が低
下するのを拒めない。一方、障害を訂正してからキャッ
シュ索引の処理を行う構造にすると、遅延時間の増加分
だけマシンサイクルを長くすることになるため、これに
よっても処理性能の低下を避けることができない。
イン方式のキャッシュでは、マシンサイクル内で、アド
レスアレイから読み出したデータに障害を検出した場合
に、この障害を訂正してキャッシュ・ヒット／ミスヒッ
トの判定を行うことはできないため、障害を検出した場
合、システムチェック等によって、システム全体の処理
の停止を行っているが、これではシステムの信頼性が低
下するのを拒めない。一方、障害を訂正してからキャッ
シュ索引の処理を行う構造にすると、遅延時間の増加分
だけマシンサイクルを長くすることになるため、これに
よっても処理性能の低下を避けることができない。
【０００７】
【課題を解決するための手段】本発明のキャッシュ索引
の障害訂正装置は、キャッシュメモリアドレスのキーア
ドレス、該キーアドレスが有効であること示すヴァリッ
ドビット、キャッシュメモリに登録されているデータが
主記憶と一致していることを示すクリーンビット及び前
記三つの情報に付加した訂正可能な情報をアドレスアレ
イに登録しておき、プロセッサからのリクエストによ
り、前記アドレスアレイからの読み出しデータの障害を
検出し、訂正する障害検出・訂正回路を有するストアイ
ン方式のキャッシュメモリにおけるキャッシュ索引の障
害訂正装置において、前記障害が検出されたキャッシュ
メモリアドレスを無効化し、かつ当該キャッシュメモリ
のアドレスを前記リクエストのために供用させることに
より障害訂正を行うことを特徴とする。
の障害訂正装置は、キャッシュメモリアドレスのキーア
ドレス、該キーアドレスが有効であること示すヴァリッ
ドビット、キャッシュメモリに登録されているデータが
主記憶と一致していることを示すクリーンビット及び前
記三つの情報に付加した訂正可能な情報をアドレスアレ
イに登録しておき、プロセッサからのリクエストによ
り、前記アドレスアレイからの読み出しデータの障害を
検出し、訂正する障害検出・訂正回路を有するストアイ
ン方式のキャッシュメモリにおけるキャッシュ索引の障
害訂正装置において、前記障害が検出されたキャッシュ
メモリアドレスを無効化し、かつ当該キャッシュメモリ
のアドレスを前記リクエストのために供用させることに
より障害訂正を行うことを特徴とする。
【０００８】
【発明の実施の形態】次に、本発明について、図面を参
照して説明する。図１は本発明の一実施例である。
照して説明する。図１は本発明の一実施例である。
【０００９】図１において、１０１はプロセッサからの
リクエストのアドレスを複数個格納できるリクエスト格
納レジスタ、１０４はキャッシュに登録されているメモ
リアドレスのキーアドレスフィールド，Ｖビット及びＣ
ビッドを持つキャッシュのアドレスアレイ、１０５は追
い出しアドレスとＢＷビットを格納する追い出しバッフ
ァ、１０２はアドレスアレイ１０４をアクセスするため
のアドレスを格納するアドレスレジスタ、１０３は主記
憶をアクセスするためのアドレスを格納するアドレスレ
ジスタ、１０６はアドレスアレイ１０４から読み出した
キーアドレスフィールド、または、Ｖビット、Ｃビット
の障害を検出し、訂正する障害検出・訂正回路、１０７
は障害を検出したキャッシュの追い出し処理を行うため
に、追い出しバッファ１０５に登録するＢＷビット及び
Ｖビットの生成を追い出しバッファ１０５の制御を行う
追い出し処理制御回路、１０８は追い出しバッファ１０
５のＶビットによりアドレスアレイ１０４のＶビットを
リセットするための制御レジスタ１０９は、アドレスア
レイ１０４から読み出したデータに障害が検出されたと
きにリクエストの差し戻し処理を行うために、処理中の
リクエストのＶビット１１３をリセットし、また、リク
エスト格納レジスタ１０１のＶビット１１１、Ｐビット
１１０の制御を行う差し戻し処理制御回路、１１０は追
い出し処理によりアドレスアレイ１０４に格納されたＶ
ビットをリセットするまで、リクエスト格納レジスタ１
０１のリクエストを保留させることを示すペンディング
（Ｐ）ビット、１１１はリクエスト格納レジスタ１０１
に登録されたリクエストが有効であることを示すＶビッ
ト、１１２はアドレスレジスタ１０２が有効であること
を示すＶビット、１１３はアドレスレジスタ１０３が有
効であることを示すＶビット、１１５はＶビット生成回
路である。
リクエストのアドレスを複数個格納できるリクエスト格
納レジスタ、１０４はキャッシュに登録されているメモ
リアドレスのキーアドレスフィールド，Ｖビット及びＣ
ビッドを持つキャッシュのアドレスアレイ、１０５は追
い出しアドレスとＢＷビットを格納する追い出しバッフ
ァ、１０２はアドレスアレイ１０４をアクセスするため
のアドレスを格納するアドレスレジスタ、１０３は主記
憶をアクセスするためのアドレスを格納するアドレスレ
ジスタ、１０６はアドレスアレイ１０４から読み出した
キーアドレスフィールド、または、Ｖビット、Ｃビット
の障害を検出し、訂正する障害検出・訂正回路、１０７
は障害を検出したキャッシュの追い出し処理を行うため
に、追い出しバッファ１０５に登録するＢＷビット及び
Ｖビットの生成を追い出しバッファ１０５の制御を行う
追い出し処理制御回路、１０８は追い出しバッファ１０
５のＶビットによりアドレスアレイ１０４のＶビットを
リセットするための制御レジスタ１０９は、アドレスア
レイ１０４から読み出したデータに障害が検出されたと
きにリクエストの差し戻し処理を行うために、処理中の
リクエストのＶビット１１３をリセットし、また、リク
エスト格納レジスタ１０１のＶビット１１１、Ｐビット
１１０の制御を行う差し戻し処理制御回路、１１０は追
い出し処理によりアドレスアレイ１０４に格納されたＶ
ビットをリセットするまで、リクエスト格納レジスタ１
０１のリクエストを保留させることを示すペンディング
（Ｐ）ビット、１１１はリクエスト格納レジスタ１０１
に登録されたリクエストが有効であることを示すＶビッ
ト、１１２はアドレスレジスタ１０２が有効であること
を示すＶビット、１１３はアドレスレジスタ１０３が有
効であることを示すＶビット、１１５はＶビット生成回
路である。
【００１０】ここで、Ｖビット１１１が有効（”１”）
となっている間は、プロセッサからの後続リクエストの
処理を受け付けないように制御を行い、プロセッサから
のリクエストによるキャッシュ索引において、アドレス
アレイ１０４から読み出したデータに障害が検出されな
かった場合、このＶビット１１をリセットして無効（”
０”）とし、後続リクエストの処理の受け付けを可能に
する。この場合には、Ｖビット１１１の”１”は１クロ
ックごとに、Ｖビット１１２，Ｖビット１１３と伝播し
ていき、伝播後は”０”となる。しかし、ビット１１０
が、後述のようにして、差し戻し処理制御回路１０９に
よって”１”にセットされると、Ｖビット１１１の内容
は変化しない。Ｖビット生成回路１１５は、このような
制御を行なう。
となっている間は、プロセッサからの後続リクエストの
処理を受け付けないように制御を行い、プロセッサから
のリクエストによるキャッシュ索引において、アドレス
アレイ１０４から読み出したデータに障害が検出されな
かった場合、このＶビット１１をリセットして無効（”
０”）とし、後続リクエストの処理の受け付けを可能に
する。この場合には、Ｖビット１１１の”１”は１クロ
ックごとに、Ｖビット１１２，Ｖビット１１３と伝播し
ていき、伝播後は”０”となる。しかし、ビット１１０
が、後述のようにして、差し戻し処理制御回路１０９に
よって”１”にセットされると、Ｖビット１１１の内容
は変化しない。Ｖビット生成回路１１５は、このような
制御を行なう。
【００１１】キーアドレス１０４はアドレスレジスタ１
０２の内容によってアクセスされ、その読み出しデータ
について、キャッシュヒット／ミスヒット判定回路１１
４でヒッド／ミスヒットの判定がされるともに、障害検
出・訂正回路１０６によって、障害検出・訂正がなされ
る。ここで留意すべきは、障害検出・訂正の結果は、ヒ
ット／ミスヒットの判定には使用されず、追い出し処理
及び差し戻し処理の制御に使用される点である。この故
に、アドレスアレイ１０４からの読み出しデータに障害
が検出されたということによって、サイクルタイムが伸
延されることはない。
０２の内容によってアクセスされ、その読み出しデータ
について、キャッシュヒット／ミスヒット判定回路１１
４でヒッド／ミスヒットの判定がされるともに、障害検
出・訂正回路１０６によって、障害検出・訂正がなされ
る。ここで留意すべきは、障害検出・訂正の結果は、ヒ
ット／ミスヒットの判定には使用されず、追い出し処理
及び差し戻し処理の制御に使用される点である。この故
に、アドレスアレイ１０４からの読み出しデータに障害
が検出されたということによって、サイクルタイムが伸
延されることはない。
【００１２】いま、障害検出・訂正回路１０６によって
障害が検出されなかった場合であって、キャッシュヒッ
ト／ミスヒット判定回路１１４がヒットを検出したとき
は、追い出し処理も差し戻し処理も行なわれず、当該ア
ドレスによってキャッシュのデータアレイ（図示省略）
がアクセスされる。また、ミスヒットが検出されると追
い出し処理が行なわれるが、差し戻し処理は行なわれな
い。すなわち、追い出し処理制御回路１０７は、キャッ
シュヒット／ミス判定回路１１４からミスヒット信号を
受けると、このときのアドレスレジスタ１０２の内容と
アドレスアレイ１０４からの読み出しデータ並びにＢＷ
ヒット及びＶビットを追い出しバッファ１０５の最上段
に書き込む。追い出しバッファ１０５に登録されたアド
レスは、順次下段に押し下げられ、最下段から掃き出さ
れた時にアドレスレジスタ１０２にセットされるととも
に、追い出しバッファ１０５のＶビット（”０”とされ
る）が制御レジスタ１０８に書き込まれ、アドレスアレ
イ１０４の当該アドレスのＶビットが”０”とされるこ
とによって無効化処理が完了する。
障害が検出されなかった場合であって、キャッシュヒッ
ト／ミスヒット判定回路１１４がヒットを検出したとき
は、追い出し処理も差し戻し処理も行なわれず、当該ア
ドレスによってキャッシュのデータアレイ（図示省略）
がアクセスされる。また、ミスヒットが検出されると追
い出し処理が行なわれるが、差し戻し処理は行なわれな
い。すなわち、追い出し処理制御回路１０７は、キャッ
シュヒット／ミス判定回路１１４からミスヒット信号を
受けると、このときのアドレスレジスタ１０２の内容と
アドレスアレイ１０４からの読み出しデータ並びにＢＷ
ヒット及びＶビットを追い出しバッファ１０５の最上段
に書き込む。追い出しバッファ１０５に登録されたアド
レスは、順次下段に押し下げられ、最下段から掃き出さ
れた時にアドレスレジスタ１０２にセットされるととも
に、追い出しバッファ１０５のＶビット（”０”とされ
る）が制御レジスタ１０８に書き込まれ、アドレスアレ
イ１０４の当該アドレスのＶビットが”０”とされるこ
とによって無効化処理が完了する。
【００１３】次に、プロセッサからのリクエストにより
アドレスアレイ１０４を索引した時、読み出したデータ
に障害があった場合の処理について、図２のフローチャ
ートに従って説明する。
アドレスアレイ１０４を索引した時、読み出したデータ
に障害があった場合の処理について、図２のフローチャ
ートに従って説明する。
【００１４】まず、障害検出・訂正回路１０６におい
て、アドレスアレイ１０４から読み出したデータの障害
を検出した場合（図２の１）、この障害の訂正を行う
（２）。次に、訂正後のデータを用いて、追い出し処理
制御回路１０７において以下の処理を行う。
て、アドレスアレイ１０４から読み出したデータの障害
を検出した場合（図２の１）、この障害の訂正を行う
（２）。次に、訂正後のデータを用いて、追い出し処理
制御回路１０７において以下の処理を行う。
【００１５】（１）Ｖ＝”１”、かつ、Ｃ＝”１”の場
合（３，５）、キャッシュに登録されているデータは主
記憶と一致していると判断し、追い出しアドレスバッフ
ァのＢＷビットを”０”とし、障害検出・訂正回路１０
６から出力されたキーアドレスとアドレスレジスタ１０
２から出力されたセットアドレスを併せて、追い出しア
ドレスバッファ１０５へ登録する制御を行う（６，
７）。
合（３，５）、キャッシュに登録されているデータは主
記憶と一致していると判断し、追い出しアドレスバッフ
ァのＢＷビットを”０”とし、障害検出・訂正回路１０
６から出力されたキーアドレスとアドレスレジスタ１０
２から出力されたセットアドレスを併せて、追い出しア
ドレスバッファ１０５へ登録する制御を行う（６，
７）。
【００１６】（２）Ｖ＝”１”、かつ、Ｃ＝”０”の場
合（３，５）、キャッシュに登録されているデータは主
記憶と異なると判断し、追い出しアドレスバッファのＢ
Ｗビットを”１”とし、障害検出・訂正回路１０６から
出力されたキーアドレスとアドレスレジスタ１０２から
出力されるセットアドレスを併せて、追い出しアドレス
バッファ１０５へ登録する制御を行う（９，１０）。
合（３，５）、キャッシュに登録されているデータは主
記憶と異なると判断し、追い出しアドレスバッファのＢ
Ｗビットを”１”とし、障害検出・訂正回路１０６から
出力されたキーアドレスとアドレスレジスタ１０２から
出力されるセットアドレスを併せて、追い出しアドレス
バッファ１０５へ登録する制御を行う（９，１０）。
【００１７】（３）Ｖ＝”０”の場合、検出された障害
は無効であると判断して、追い出し処理は何も行わない
（１４）。
は無効であると判断して、追い出し処理は何も行わない
（１４）。
【００１８】また、訂正後のデータを用いて、差し戻し
処理制御回路１０９において、以下の処理を行う。
処理制御回路１０９において、以下の処理を行う。
【００１９】（Ａ）Ｖ＝”１”の場合、障害を検出され
たキャッシュを無効化するまでの間（４〜１３）、リク
エスト格納レジスタ１０１を保留しておくために、Ｐビ
ット１１０をセットし（４）、キャッシュの無効化の終
了した時、Ｐビット１１０をリセットし（１３）、Ｖビ
ット１１２を”１”にすることによって、リクエスト格
納レジスタ１０１のリクエストによるキャッシュ索引が
行えるように制御する。
たキャッシュを無効化するまでの間（４〜１３）、リク
エスト格納レジスタ１０１を保留しておくために、Ｐビ
ット１１０をセットし（４）、キャッシュの無効化の終
了した時、Ｐビット１１０をリセットし（１３）、Ｖビ
ット１１２を”１”にすることによって、リクエスト格
納レジスタ１０１のリクエストによるキャッシュ索引が
行えるように制御する。
【００２０】（Ｂ）Ｖ＝”０”の場合、検出された障害
は無効であると判断して、Ｖビット１１１をリセットし
（１４）、プロセッサからの後続のリクエストが受け付
けられるように制御する。
は無効であると判断して、Ｖビット１１１をリセットし
（１４）、プロセッサからの後続のリクエストが受け付
けられるように制御する。
【００２１】次に、追い出しアドレスバッファ１０５に
格納されたアドレスのキャッシュの無効果処理を前述の
ようにして行い（８，１１）、この無効化処理が終了し
た時、差し戻し処理制御回路１０９は、障害検出・訂正
回路１０６から無効化処理されたアドレスの情報を受
け、Ｐビット１１０をリセット（”０”に）する（１
３）。これにより、リクエスト格納レジスタ１０１のペ
ンディングが解除され、Ｖビット生成回路１１５におい
て、Ｖビット１１２のセット（”１”）が指示され、リ
クエスト格納レジスタ１０１のアドレスがアドレスレジ
スタ１０２にセットされ、再度キャッシュ索引が行われ
る。この時、キャッシュは既に無効化されているため、
前述の（３）に述べたように、再び障害は検出せず、キ
ャッシュ・ミスヒット時の通常の処理が行われる。
格納されたアドレスのキャッシュの無効果処理を前述の
ようにして行い（８，１１）、この無効化処理が終了し
た時、差し戻し処理制御回路１０９は、障害検出・訂正
回路１０６から無効化処理されたアドレスの情報を受
け、Ｐビット１１０をリセット（”０”に）する（１
３）。これにより、リクエスト格納レジスタ１０１のペ
ンディングが解除され、Ｖビット生成回路１１５におい
て、Ｖビット１１２のセット（”１”）が指示され、リ
クエスト格納レジスタ１０１のアドレスがアドレスレジ
スタ１０２にセットされ、再度キャッシュ索引が行われ
る。この時、キャッシュは既に無効化されているため、
前述の（３）に述べたように、再び障害は検出せず、キ
ャッシュ・ミスヒット時の通常の処理が行われる。
【００２２】これまでの処理により、アドレスアレイ１
０４から読み出したデータい障害を検出した場合、障害
の検出されたキャッシュアドレスを無効化することによ
り、障害訂正を行うことができ、また、障害検出の要因
となったリクエストの処理を中止し、保留しておいて、
キャッシュの無効化処理が終了した後、再度処理を行う
ことができる。
０４から読み出したデータい障害を検出した場合、障害
の検出されたキャッシュアドレスを無効化することによ
り、障害訂正を行うことができ、また、障害検出の要因
となったリクエストの処理を中止し、保留しておいて、
キャッシュの無効化処理が終了した後、再度処理を行う
ことができる。
【００２３】なお、上述の実施例における追い出しバッ
ファ１０５の代りにレジスタを設ける実施例も容易に考
え得る。この場合は、追い出しバッファによる場合のよ
うに、障害が検出されたアドレスについては、無効化処
理が完了するまでは、ＣＰＵにリクエストを出させない
ための措置は不要となる。
ファ１０５の代りにレジスタを設ける実施例も容易に考
え得る。この場合は、追い出しバッファによる場合のよ
うに、障害が検出されたアドレスについては、無効化処
理が完了するまでは、ＣＰＵにリクエストを出させない
ための措置は不要となる。
【００２４】
【発明の効果】以上説明したように本発明は、読み出し
たアドレスアレイからの読み出しデータに障害を検出し
た場合、システム・チェック等によるシステム全体の処
理の停止をすることなく、また、最小のハードウェア投
資により、障害を検出したキャッシュアドレスの無効化
を行い、障害訂正を行うことにより、装置の信頼性の向
上をはかることができる。また、障害を検出した場合、
その要因となったリクエストを差し戻し、障害訂正を行
った後、再度リクエストの処理を行う構成を採用したた
め、障害を検出しない通常のリクエストによるキャッシ
ュ索引処理は、処理性能の低下なく実行することができ
る。
たアドレスアレイからの読み出しデータに障害を検出し
た場合、システム・チェック等によるシステム全体の処
理の停止をすることなく、また、最小のハードウェア投
資により、障害を検出したキャッシュアドレスの無効化
を行い、障害訂正を行うことにより、装置の信頼性の向
上をはかることができる。また、障害を検出した場合、
その要因となったリクエストを差し戻し、障害訂正を行
った後、再度リクエストの処理を行う構成を採用したた
め、障害を検出しない通常のリクエストによるキャッシ
ュ索引処理は、処理性能の低下なく実行することができ
る。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例のフローチャートである。
１０１ リクエスト格納レジスタ １０２ アドレスレジスタ １０３ アドレスレジスタ １０４ アドレスアレイ １０５ 追い出しアドレスバッファ １０６ 障害検出・訂正回路 １０７ 追い出し処理制御回路 １０８ 制御レジスタ １０９ 差し戻し処理制御回路 １１０ ペンディングビット １１１ 有効ビット １１２ 有効ビット １１３ 有効ビット １１４ キャッシュ・ヒット／ミスヒット判定回路 １１５ Ｖビット生成回路。
Claims (4)
- 【請求項１】 キャッシュメモリアドレスのキーアドレ
ス、該キーアドレスが有効であること示すヴァリッドビ
ット、キャッシュメモリに登録されているデータが主記
憶と一致していることを示すクリーンビット及び前記三
つの情報に付加した訂正可能な情報をアドレスアレイに
登録しておき、 プロセッサからのリクエストにより、前記アドレスアレ
イからの読み出しデータの障害を検出し、訂正する障害
検出・訂正回路を有するストアイン方式のキャッシュメ
モリにおけるキャッシュ索引の障害訂正装置において、 前記障害が検出されたキャッシュメモリアドレスを無効
化し、かつ当該キャッシュメモリのアドレスを前記リク
エストのために供用させることにより障害訂正を行うこ
とを特徴とするキャッシュ索引の障害訂正装置。 - 【請求項２】 前記障害が検出された場合、前記障害検
出・訂正回路の出力に基づき、前記ヴァリッドビット
が”１”の時は、前記障害検出・訂正回路から出力され
たキーアドレスと該キーアドレスに対するセットアドレ
スを追い出しバッファに登録し、前記追い出しバッファ
に登録されたアドレスによるキャッシュ索引時に、前記
アドレスアレイの該アドレスのヴァリッドビットをリセ
ットして、前記障害の生じたキャッシュメモリアドレス
を無効化し、 かつ前記障害検出・訂正回路の出力に基づき前記クリー
ンビットが”０”の時は、前記キャッシュに登録されて
いるデータを主記憶に書き戻す手段を有し、 更に、前記無効化されたキャッシュメモリアドレスを前
記リクエストに供用させる手段を有することを特徴とす
る請求項１記載のキャッシュ索引の障害訂正装置。 - 【請求項３】 前記追い出しバッファの代りにレジスタ
を使用して前記無効化を該レジスタへのアドレス入力に
引き続いて行なうこととしたことを特徴とする請求項２
記載のキャッシュ索引の障害訂正装置。 - 【請求項４】 前記供用は前記リクエストの処理を中止
し、前記キャッシュの無効化処理が終了するまで、前記
リクエストをプロセッサからのリクエストを格納するレ
ジスタにおいて保留しておくことにより実現することを
特徴とする請求項１記載のキャッシュ索引の障害訂正装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302817A JPH09146836A (ja) | 1995-11-21 | 1995-11-21 | キャッシュ索引の障害訂正装置 |
| US08/738,882 US5926484A (en) | 1995-11-21 | 1996-10-28 | Fault correction apparatus for an address array of a store-in cache memory and method therefor |
| FR9614220A FR2741464B1 (fr) | 1995-11-21 | 1996-11-21 | Dispositif et procede de correction d'anomalie pour un tableau d'adresse d'une memoire cache d'enregistrement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7302817A JPH09146836A (ja) | 1995-11-21 | 1995-11-21 | キャッシュ索引の障害訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146836A true JPH09146836A (ja) | 1997-06-06 |
Family
ID=17913461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7302817A Pending JPH09146836A (ja) | 1995-11-21 | 1995-11-21 | キャッシュ索引の障害訂正装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5926484A (ja) |
| JP (1) | JPH09146836A (ja) |
| FR (1) | FR2741464B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046184A (ja) * | 2014-10-31 | 2015-03-12 | インテル・コーポレーション | 階層的キャッシュ設計におけるキャッシュ間の効率的通信のための方法および装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10334695A (ja) * | 1997-05-27 | 1998-12-18 | Toshiba Corp | キャッシュメモリ及び情報処理システム |
| US8074055B1 (en) | 1999-01-28 | 2011-12-06 | Ati Technologies Ulc | Altering data storage conventions of a processor when execution flows from first architecture code to second architecture code |
| US7941647B2 (en) | 1999-01-28 | 2011-05-10 | Ati Technologies Ulc | Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination |
| US8127121B2 (en) | 1999-01-28 | 2012-02-28 | Ati Technologies Ulc | Apparatus for executing programs for a first computer architechture on a computer of a second architechture |
| US8121828B2 (en) | 1999-01-28 | 2012-02-21 | Ati Technologies Ulc | Detecting conditions for transfer of execution from one computer instruction stream to another and executing transfer on satisfaction of the conditions |
| US6549959B1 (en) * | 1999-08-30 | 2003-04-15 | Ati International Srl | Detecting modification to computer memory by a DMA device |
| US7120836B1 (en) * | 2000-11-07 | 2006-10-10 | Unisys Corporation | System and method for increasing cache hit detection performance |
| US20020196687A1 (en) * | 2001-06-08 | 2002-12-26 | Sauvageau Anthony J. | Methods and apparatus for analyzing and repairing memory |
| US7779166B2 (en) * | 2002-12-08 | 2010-08-17 | Immersion Corporation | Using haptic effects to enhance information content in communications |
| US8145960B2 (en) * | 2006-07-20 | 2012-03-27 | Arm Limited | Storage of data in data stores having some faulty storage locations |
| EP2350834A1 (en) * | 2008-10-28 | 2011-08-03 | Nxp B.V. | Data processing circuit with cache and interface for a detachable device |
| KR101511972B1 (ko) * | 2011-12-23 | 2015-04-15 | 인텔 코포레이션 | 계층적 캐싱 설계에서 캐시들 간 효율적 통신을 위한 방법 및 장치 |
| US9311251B2 (en) | 2012-08-27 | 2016-04-12 | Apple Inc. | System cache with sticky allocation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092713A (en) * | 1977-06-13 | 1978-05-30 | Sperry Rand Corporation | Post-write address word correction in cache memory system |
| US4995041A (en) * | 1989-02-03 | 1991-02-19 | Digital Equipment Corporation | Write back buffer with error correcting capabilities |
| KR960006484B1 (ko) * | 1992-09-24 | 1996-05-16 | 마쯔시다 덴기 산교 가부시끼가이샤 | 캐쉬메모리장치 |
| US5584002A (en) * | 1993-02-22 | 1996-12-10 | International Business Machines Corporation | Cache remapping using synonym classes |
| JPH09114734A (ja) * | 1995-10-16 | 1997-05-02 | Hitachi Ltd | ストアバッファ装置 |
-
1995
- 1995-11-21 JP JP7302817A patent/JPH09146836A/ja active Pending
-
1996
- 1996-10-28 US US08/738,882 patent/US5926484A/en not_active Expired - Fee Related
- 1996-11-21 FR FR9614220A patent/FR2741464B1/fr not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046184A (ja) * | 2014-10-31 | 2015-03-12 | インテル・コーポレーション | 階層的キャッシュ設計におけるキャッシュ間の効率的通信のための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| FR2741464A1 (fr) | 1997-05-23 |
| US5926484A (en) | 1999-07-20 |
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