JPH10334695A - キャッシュメモリ及び情報処理システム - Google Patents

キャッシュメモリ及び情報処理システム

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JPH10334695A
JPH10334695A JP9136954A JP13695497A JPH10334695A JP H10334695 A JPH10334695 A JP H10334695A JP 9136954 A JP9136954 A JP 9136954A JP 13695497 A JP13695497 A JP 13695497A JP H10334695 A JPH10334695 A JP H10334695A
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JP
Japan
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JP9136954A
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Inventor
Yukihiro Fujimoto
幸宏 藤本
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
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    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc

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  • Test And Diagnosis Of Digital Computers (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 この発明は、不良セルの個数にかかわらず、
かつシステム上に組み込まれた後であっても不良セルに
よりキャッシュメモリが不良品となることを回避するこ
とを課題とする。 【解決手段】 この発明は、不良セルに対応したエント
リのデータが無効状態において、ＬＲＵビット４が不良
セルのエントリをアップデートの対象としないようＬＲ
Ｕビット４を書き換えた後ＬＲＵ書き込み禁止フラグ１
０をセットし、不良セルに書き込みを禁止するように構
成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、システム上に組
み込まれた後であっても不良セルを回避できるようにし
たキャッシュメモリ及びこのキャッシュメモリを備えた
情報処理システムに関する。
【０００２】
【従来の技術】キャッシュメモリは、マイクロプロセッ
サのメモリアクセスを高速化するための高速バッファメ
モリとして用いられ、近年プログラム規模の増大、微細
加工技術の向上により大容量のキャッシュメモリがマイ
クロプロセッサに搭載されている。また、１チップでキ
ャッシュシステムが構成できるような集積型キャッシュ
メモリにおいてもその大容量化が進んでいる。
【０００３】このような従来のキャッシュメモリの構成
を図３を参照して説明する。
【０００４】図３に示すキャッシュメモリは、４ウェイ
セットアソシアティブ方式のキャッシュメモリであり、
タグメモリアレイ１０１、データメモリアレイ１０２を
それぞれ４つ備えている。各ウェイのそれぞれのメモリ
アレイはアドレスの下位ビットがアドレスデコーダ１０
３によりデコードされたデコード結果によってアクセス
され、各メモリセルの内容が読み出し／書き込み回路１
０４により読み出される。タグメモリアレイ１０１から
読み出されたタグアドレスは各ウェイに設けられた比較
器１０５でアドレスの上位ビットと比較される。比較結
果において、両者が一致するウェイが存在してヒットし
た場合には、アクセスデータはヒットしたウェイに記憶
されており、データメモリアレイ１０２から読み出され
てヒットしたデータがウェイセレクタ１０６により選択
されて出力される。一方、全てのウェイで一致が検出さ
れずキャッシュミスが発生した場合には、アクセスしよ
うとしたデータはキャッシュメモリには記憶されておら
ず、外部メモリにアクセスが行われる。
【０００５】メモリアクセスの時間的／空間的局在性の
観点から、キャッシュメモリに記憶されるデータはアク
セス頻度の高いデータを格納することがシステムの性能
上最も有利である。このため、キャッシュミスが生じた
場合には、キャッシュに格納されたデータを１つ追い出
して新しいデータを格納するリプレース動作が行われ
る。このようなリプレース動作において、いずれのウェ
イのデータを追い出して新しいデータに置き換えるかを
決めるためにＬＲＵ (Least Recently Used)アルゴリズ
ムが多用される。
【０００６】このＬＲＵアルゴリズムは、キャッシュ内
に格納されたデータの内いずれのデータが最近アクセス
されていないかをＬＲＵビット１０７により記憶し、キ
ャッシュミスが生じた場合にこのＬＲＵビットを参照し
てデータを置き換えるウェイを決定する手法である。例
えば４ウェイセットアソシアティブ方式において、疑似
ＬＲＵアルゴリズムを用いた場合にはＬＲＵビットは３
ビット必要であり、このＬＲＵビット（ＬＲＵ［０］，
［１］，［２］）はヒット時にヒットしたウェイにした
がって以下に示すように書き換えられて更新される。
【０００７】
【表１】 ヒットウェイ ＬＲＵ［０］ ＬＲＵ［１］ ＬＲＵ［２］ ０ １ − １ １ ０ − １ ２ − １ ０ ３ − ０ ０ 一方、キャッシュミスが発生した場合には、上記ＬＲＵ
ビットを参照して、以下に示すようにアップデートを行
うウェイを決定する。
【０００８】
【表２】 アップデートウェイ ＬＲＵ［０］ ＬＲＵ［１］ ＬＲＵ［２］ ０ ０ × ０ １ １ × ０ ２ × ０ １ ３ × １ １ このようなキャッシュメモリにおいて、メモリ容量の大
規模化にともないセルの不良が増大しており、これによ
る歩留まりの低下が問題となっている。そこで、少数の
不良セルを救済するために、汎用のＤＲＡＭやＳＲＡＭ
等のメモリデバイスで用いられているような冗長回路を
キャッシュメモリに設けるようにしたものがある。この
手法は、例えば図３に示すように、ワード線方向（又は
ビット線方向）に余分なメモリセル１０８を配置し、か
つこの余分なメモリセル１０８に対応したスペアデコー
ダ１０９とＬＲＵビット１１０を設け、不良セルが発見
された場合には不良セルに対応したワード線（又はビッ
ト線）を切り離し、この切り離されたワード線（又はビ
ット線）のアドレスを余分に配置されたメモリセルに割
り当てるものである。ワード線（又はビット線）の切り
離しならびに余分に配置されたメモリセルへのアドレス
の切り替えは、例えばヒューズ素子１１０をレーザによ
りカットすることで行われる。これにより、少数の不良
セルは救済され、セル不良の不良品を良品にすることが
可能となり、歩留まりの低下を緩和することができる。
【０００９】
【発明が解決しようとする課題】このような不良セルの
救済方法にあって、正規の回路とは別の余分に設けられ
る冗長回路は、構成の大型化に影響を及ぼさないように
するために、多くを設けることは困難であった。このた
め、設けられた冗長回路の分の不良セル、すなわち少数
の不良セルだけしか救済することができなかった。した
がって、設けられた冗長回路の分以上に不良セルが生じ
た場合には、全ての不良セルを救済することができず、
キャッシュメモリ全体が不良品となっていた。
【００１０】また、上記の救済方法は、メモリ製造直後
のセル不良に対しては有効であるが、キャッシュメモリ
をシステムに組み込んだ場合などには適用することがで
きなかった。
【００１１】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、不良セルの個
数にかかわらず、かつシステム上に組み込まれた後であ
っても不良セルによるメモリの不良品化を回避できるキ
ャッシュメモリ及びこのキャッシュメモリを備えた情報
処理装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、複数ウェイのセットアソシ
アティブ方式で、過去の参照記録に基づいてデータを更
新するある特定のアルゴリズムによりリプレースを行う
キャッシュメモリにおいて、各ウェイに共通して各エン
トリ毎に設けられ、ある特定のアルゴリズムにしたがっ
て更新され過去の参照記録を示し、リプレース時に参照
されてデータを置き換えるウェイを指示する参照履歴記
憶ビットと、前記参照履歴記憶ビットに対応して設けら
れ、参照履歴記憶ビットの書き換えを禁止する参照履歴
記憶書き換え禁止フラグを備え、パワーオン時の初期状
態において不良エントリが発見された場合に、外部から
の指令に基づいて不良エントリに対応した前記参照履歴
記憶ビットが不良エントリのウェイを指示しないように
書き換えられた後、この書き換えられた参照履歴記憶ビ
ットに対応した前記参照履歴記憶書き換え禁止フラグが
セットされ、不良エントリに対応した前記参照履歴記憶
ビットの更新時に該参照履歴記憶ビットが不良エントリ
のウェイを指示するようには書き換えられないように制
御されてなることを特徴とする。
【００１３】請求項２記載の発明は、請求項１記載のキ
ャッシュメモリにおいて、それぞれのウェイの各エント
リに対応して設けられ、記憶内容の有効／無効を示すバ
リッドビットを有し、動作中に不良エントリが発見され
た場合には、外部からの指令に基づいて不良エントリに
対応した前記バリッドビットが無効状態に書き換えら
れ、かつ不良エントリに対応した前記参照履歴記憶ビッ
トが不良エントリのウェイを指示しないように書き換え
られた後、この書き換えられた参照履歴記憶ビットに対
応した前記参照履歴記憶書き換え禁止フラグがセットさ
れ、不良エントリに対応した前記参照履歴記憶ビットの
更新時に該参照履歴記憶ビットが不良エントリのウェイ
を指示するようには書き換えられないように制御されて
なることを特徴とする。
【００１４】請求項３記載の発明は、請求項１又は２記
載のキャッシュメモリにおいて、パワーオン時にアドレ
スならびにテストデータを供給してキャッシュメモリを
テストし不良セルを検出するビルトインセルフテスト回
路を内蔵したことを特徴とする。
【００１５】請求項４記載の発明は、前記請求項３記載
のキャッシュメモリと、前記ビルトインセルフテスト回
路のテスト結果を受けて、テスト結果において不良セル
が検出された場合は、検出された不良セルのエントリに
対応した前記参照履歴記憶ビットを不良エントリのウェ
イを指示しないように書き換えた後、この書き換えた参
照履歴記憶ビットに対応した前記参照履歴記憶書き換え
禁止フラグをセットし、又は動作中に不良セルが検出さ
れた場合には、検出された不良セルのエントリに対応し
た前記バリッドビットを無効状態に書き換え、かつ検出
された不良セルのエントリに対応した前記参照履歴記憶
ビットを不良エントリのウェイを指示しないように書き
換えた後、この書き換えた参照履歴記憶ビットに対応し
た前記参照履歴記憶書き換え禁止フラグをセットし、不
良エントリに対応した前記参照履歴記憶ビットの更新時
に該参照履歴記憶ビットが不良エントリのウェイを指示
するようには書き換えられないように制御するプロセッ
サを有することを特徴とする。
【００１６】請求項５記載の発明は、前記請求項１又は
２記載のキャッシュメモリと、パワーオン時にテストベ
クタを使用して前記キャッシュメモリをテストし、テス
ト結果において不良セルが検出された場合は、検出され
た不良セルのエントリに対応した前記参照履歴記憶ビッ
トを不良エントリのウェイを指示しないように書き換え
た後、この書き換えた参照履歴記憶ビットに対応した前
記参照履歴記憶書き換え禁止フラグをセットし、又は動
作中に不良セルが検出された場合には、検出された不良
セルのエントリに対応した前記バリッドビットを無効状
態に書き換え、かつ検出された不良セルのエントリに対
応した前記参照履歴記憶ビットを不良エントリのウェイ
を指示しないように書き換えた後、この書き換えた参照
履歴記憶ビットに対応した前記参照履歴記憶書き換え禁
止フラグをセットし、不良エントリに対応した前記参照
履歴記憶ビットの更新時に該参照履歴記憶ビットが不良
エントリのウェイを指示するようには書き換えられない
ように制御するプロセッサを有することを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
【００１８】図１は請求項１又は２記載の発明の一実施
形態に係わるキャッシュメモリの構成を示す図である。
【００１９】図１において、この実施形態のキャッシュ
メモリは、４ウェイのセットアソシアティブ方式で、図
３に示すキャッシュメモリと同様にタグアドレスを格納
するタグメモリ１と、タグメモリ１に格納されたタグア
ドレスに対応してデータを格納するデータメモリ２と、
外部から与えられる下位アドレスをデコードしてタグア
レイ１をアクセスするアドレスデコーダ３と、各ウェイ
に共通して各エントリ毎に設けられて前述したＬＲＵア
ルゴリズムにしたがって更新され過去の参照記録を示し
リプレース時に参照されてデータを置き換えるウェイを
指示するＬＲＵビット４と、タグアレイ１に対してタグ
アレイ１の内容を読み出しあるいは書き込む読み出し／
書き込み回路５と、データアレイ２に対してデータを読
み出しあるいは書き込む読み出し／書き込み回路６と、
外部から与えられた上位アドレスとタグメモリ１から読
み出されたタグアドレスを比較してキャッシュヒット／
キャッシュミスを判別する比較器７と、比較器７の比較
結果に基づいてヒットしたウェイからデータを選択して
読み出すウェイセレクタ８を備え、過去の参照記録に基
づいてデータを更新するＬＲＵ(Least Recently Used)
アルゴリズムによりリプレースを行うキャッシュメモリ
において、タグアレイ１の一部に設けられデータアレイ
２に格納されたデータの有効／無効を示すバリッドビッ
ト９と、ＬＲＵビット４に対応して設けられＬＲＵビッ
ト４の書き換えを禁止するＬＲＵ書き換え禁止フラグ１
０と、ＬＲＵビット４又はＬＲＵ書き換え禁止フラグ１
０を読み出しあるいは書き込む読み出し／書き込み回路
１１を有し、キャッシュメモリのパワーオン時における
初期状態の全データ無効状態において不良エントリが発
見された場合に、外部からの指令に基づいて不良エント
リに対応したＬＲＵビット４が不良エントリのウェイを
指示しないように書き換えられた後、この書き換えられ
たＬＲＵビット４に対応したＬＲＵ書き換え禁止フラグ
１０がセットされ、不良エントリに対応したＬＲＵビッ
ト４の更新時にこのＬＲＵビット４が不良エントリのウ
ェイを指示するようには書き換えられないように制御さ
れる。または、上記に加えて、キャッシュメモリの動作
中にパリティチェック等により不良エントリが発見され
た場合には、外部からの指令に基づいて不良エントリに
対応したバリッドビット９が無効状態に書き換えられ、
かつ不良エントリに対応したＬＲＵビット４が不良エン
トリのウェイを指示しないように書き換えられた後、こ
の書き換えられたＬＲＵビット４に対応したＬＲＵ書き
換え禁止フラグ１０がセットされ、不良エントリに対応
したＬＲＵビット４の更新時にこのＬＲＵビットが不良
エントリのウェイを指示するようには書き換えられない
ように制御される。
【００２０】ＬＲＵ書き換え禁止フラグ１０は、前述し
たと同様にしてヒット時の更新ならびにリプレース時の
アップデートが行われる疑似ＬＲＵアルゴリズムの３ビ
ットのＬＲＵビット４（ＬＲＵ［０］，［１］，
［２］）に対して、２ビットのフラグとして設けられて
いる。すなわち、ＬＲＵ書き換え禁止フラグ［０］がセ
ットされている場合は、ＬＲＵビット４の内ＬＲＵ
［０］の書き換えが禁止され、ＬＲＵ書き換え禁止フラ
グ［１］がセットされている場合には、ＬＲＵビット４
の内ＬＲＵ［１］の書き換えが禁止される。
【００２１】したがって、ウェイ０に不良セルが発見さ
れた場合は、不良セルのエントリに対応したＬＲＵ
［０］に“１”が書き込まれた後ＬＲＵ書き込み禁止フ
ラグ［０］がセットされ、ウェイ１に不良セルが発見さ
れた場合は、不良セルのエントリに対応したＬＲＵ
［０］に“０”が書き込まれた後ＬＲＵ書き込み禁止フ
ラグ［０］がセットされ、ウェイ２に不良セルが発見さ
れた場合は、不良セルのエントリに対応したＬＲＵ
［１］に“１”が書き込まれた後ＬＲＵ書き込み禁止フ
ラグ［１］がセットされ、ウェイ３に不良セルが発見さ
れた場合は、不良セルのエントリに対応したＬＲＵ
［１］に“０”が書き込まれた後ＬＲＵ書き込み禁止フ
ラグ［１］がセットされる。
【００２２】これにより、パワーオン時の初期状態にお
いて、不良セルが発見された場合は、不良セルが発見さ
れたウェイをアップデートするウェイとして指示するＬ
ＲＵビトがアップデートしないように書き換えられ、そ
の後の書き換えが禁止される。すなわち、例えばウェイ
０に不良セルがある場合は、ＬＲＵ［０］が“１”に書
き換えられることによりリプレース時のアップデートの
際にＬＲＵビット４がウェイ０を指示せずウェイ１、ウ
ェイ２又はウェイ３を指示するようになり、かつＬＲＵ
書き換え禁止フラグ［０］がセットされることによりこ
の状態が固定される。なお、ウェイ１〜３においても同
様である。
【００２３】したがって、初期状態、すなわち有効なデ
ータが書き込まれておらず全てのエントリが無効状態に
おいてＬＲＵ書き換え禁止フラグがセットされるので、
キャッシュメモリに初期状態から順次データが蓄積され
ていく過程において不良セルに対応したウェイでは書き
込みが行われず無効状態のままとなる。一方、動作中に
パリティチェック等により不良セルが発見された場合に
は、バリッドビット９が無効状態に書き換えられた後上
述したと同様にしてＬＲＵ書き換え禁止フラグがセット
される。これにより、この不良セルからの読み出しは常
にキャッシュミスとなる。ゆえに、この不良セルに対応
したエントリのウェイは、実質的にキャッシュメモリの
メモリセルとして機能しないことになり、不良セルの部
分だけを回避することができる。
【００２４】パワーオン時の不良セルの発見は、このキ
ャッシュメモリが組み込まれたシステム、例えば情報処
理システムのプロセッサの制御の下にテストベクタを用
いて行われる。また、ＬＲＵビット４の更新ならびにＬ
ＲＵ書き換え禁止フラグ１０のセット／リセットは、不
良セルの検査結果に基づいてシステム側のプロセッサか
らの指令にしたがって行われる。
【００２５】このようなキャッシュメモリにおいては、
不良セルの個数にかかわらず不良セルを回避してキャッ
シュメモリ全体を良品として機能させることができる。
また、キャッシュメモリがシステムに組み込まれた後で
あっても、容易に実施することができる。さらに、記憶
されたデータを読み出す読み出し系の構成は従来と何等
かわらないので、読み出しスピードに影響を与えること
はなく、読み出し時に何等かの情報を参照して不良セル
を識別する手法に比べて読み出しスピードの低下を招く
ことはない。また、全てのウェイの各エントリに何等か
の情報を設けることにより不良セルを識別する手法に比
べて構成が小型化できる。例えば１ウェイが２５６エン
トリの４ウェイの場合は、各ウェイの各エントリに例え
ば１ビットの情報を設ける場合は２５６×４＝１０２４
ビットが必要になるのに比べて、この実施例では、各ウ
ェイ共通で１エントリ当たり２ビットのＬＲＵ書き換え
禁止フラグが設けられているので２５６×２＝５１２ビ
ットとなり、構成が半減できる。さらに、この実施形態
のキャッシュメモリでは、単に書き込みを禁止して不良
セルを使用しないようにしているので、回路構成が簡単
で制御が容易である。
【００２６】図２は請求項３記載の発明の一実施形態に
係わるキャッシュメモリの構成を示す図である。
【００２７】図２において、この実施形態の特徴とする
ところは、図１に示すキャッシュメモリの構成に比べて
ビルトインセルフテスト（ＢＩＳＴ）回路１２を備え、
このＢＩＳＴ回路１２のアドレス発生器１３からアドレ
スを発生するとともにデータ発生器１５からデータを発
生し、また制御回路１４によりＬＲＵビット４ならびに
ＬＲＵ書き換え禁止フラグ１０を制御し、タグアレイ１
又はデータアレイ２から読み出された内容を比較器１６
により期待値と比較することにより、パワーオン時に不
良セルを検出するようにしたことにあり、他の構成なら
びに作用は図１に示すキャッシュメモリと同様である。
【００２８】このような実施形態にあっては、図１に示
す実施形態で得られる効果に加えて、キャッシュメモリ
単独での不良セルの検出が可能となり、不良セルの検出
機能が備えられていないシステムにも組み込むことがで
きる。
【００２９】なお、上記実施形態では、疑似ＬＲＵアル
ゴリズムに代えて６ビットのＬＲＵビットを使用する完
全なＬＲＵアルゴリズムを使用しても実現することがで
き、また４ウェイに代えて２ウェイや８ウェイの他のウ
ェイでも適用可能である。また、データの更新を行うア
ルゴリズムは、ＬＲＵアルゴリズムに限らず例えばＦＩ
ＦＯ等の従来から用いられている他のアリゴリズムを使
用してもよい。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、不良セルに対応したエントリのデータが無効状態に
おいてそのエントリの書き込みを禁止するようにしたの
で、簡単ならびに小型な構成かつ容易な制御の下で不良
セルの個数にかかわらず不良セルを回避することができ
る。また、従来と同様な読み出し系の構成を採用してい
るので、データの読み出しスピードを低下させることは
回避できる。
【図面の簡単な説明】
【図１】請求項１又は２記載の発明の一実施形態に係わ
るキャッシュメモリの構成を示す図である。
【図２】請求項３記載の発明の一実施形態に係わるキャ
ッシュメモリの構成を示す図である。
【図３】従来のキャッシュメモリの構成を示す図であ
る。
【符号の説明】
１ タグアレイ ２ データアレイ ３ アドレスデコーダ ４ ＬＲＵビット ５，６，１１ 読み出し／書き込み回路 ７，１６ 比較器 ８ ウェイセレクタ ９ バリッドビット １０ ＬＲＵ書き込み禁止フラグ １２ ビルトインセルフテスト回路 １３ アドレス発生器 １４ 制御回路 １５ データ発生器

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数ウェイのセットアソシアティブ方式
    で、過去の参照記録に基づいてデータを更新するある特
    定のアルゴリズムによりリプレースを行うキャッシュメ
    モリにおいて、 各ウェイに共通して各エントリ毎に設けられ、ある特定
    のアルゴリズムにしたがって更新され過去の参照記録を
    示し、リプレース時に参照されてデータを置き換えるウ
    ェイを指示する参照履歴記憶ビットと、 前記参照履歴記憶ビットに対応して設けられ、参照履歴
    記憶ビットの書き換えを禁止する参照履歴記憶書き換え
    禁止フラグを備え、 パワーオン時の初期状態において不良エントリが発見さ
    れた場合に、外部からの指令に基づいて不良エントリに
    対応した前記参照履歴記憶ビットが不良エントリのウェ
    イを指示しないように書き換えられた後、この書き換え
    られた参照履歴記憶ビットに対応した前記参照履歴記憶
    書き換え禁止フラグがセットされ、不良エントリに対応
    した前記参照履歴記憶ビットの更新時に該参照履歴記憶
    ビットが不良エントリのウェイを指示するようには書き
    換えられないように制御されてなることを特徴とするキ
    ャッシュメモリ。
  2. 【請求項２】 それぞれのウェイの各エントリに対応し
    て設けられ、記憶内容の有効／無効を示すバリッドビッ
    トを有し、 動作中に不良エントリが発見された場合には、外部から
    の指令に基づいて不良エントリに対応した前記バリッド
    ビットが無効状態に書き換えられ、かつ不良エントリに
    対応した前記参照履歴記憶ビットが不良エントリのウェ
    イを指示しないように書き換えられた後、この書き換え
    られた参照履歴記憶ビットに対応した前記参照履歴記憶
    書き換え禁止フラグがセットされ、不良エントリに対応
    した前記参照履歴記憶ビットの更新時に該参照履歴記憶
    ビットが不良エントリのウェイを指示するようには書き
    換えられないように制御されてなることを特徴とする請
    求項１記載のキャッシュメモリ。
  3. 【請求項３】 パワーオン時にアドレスならびにテスト
    データを供給してキャッシュメモリをテストし不良セル
    を検出するビルトインセルフテスト回路を内蔵したこと
    を特徴とする請求項１又は２記載のキャッシュメモリ。
  4. 【請求項４】 前記請求項３記載のキャッシュメモリ
    と、 前記ビルトインセルフテスト回路のテスト結果を受け
    て、テスト結果において不良セルが検出された場合は、
    検出された不良セルのエントリに対応した前記参照履歴
    記憶ビットを不良エントリのウェイを指示しないように
    書き換えた後、この書き換えた参照履歴記憶ビットに対
    応した前記参照履歴記憶書き換え禁止フラグをセット
    し、又は動作中に不良セルが検出された場合には、検出
    された不良セルのエントリに対応した前記バリッドビッ
    トを無効状態に書き換え、かつ検出された不良セルのエ
    ントリに対応した前記参照履歴記憶ビットを不良エント
    リのウェイを指示しないように書き換えた後、この書き
    換えた参照履歴記憶ビットに対応した前記参照履歴記憶
    書き換え禁止フラグをセットし、不良エントリに対応し
    た前記参照履歴記憶ビットの更新時に該参照履歴記憶ビ
    ットが不良エントリのウェイを指示するようには書き換
    えられないように制御するプロセッサを有することを特
    徴とする情報処理システム。
  5. 【請求項５】 前記請求項１又は２記載のキャッシュメ
    モリと、 パワーオン時にテストベクタを使用して前記キャッシュ
    メモリをテストし、テスト結果において不良セルが検出
    された場合は、検出された不良セルのエントリに対応し
    た前記参照履歴記憶ビットを不良エントリのウェイを指
    示しないように書き換えた後、この書き換えた参照履歴
    記憶ビットに対応した前記参照履歴記憶書き換え禁止フ
    ラグをセットし、又は動作中に不良セルが検出された場
    合には、検出された不良セルのエントリに対応した前記
    バリッドビットを無効状態に書き換え、かつ検出された
    不良セルのエントリに対応した前記参照履歴記憶ビット
    を不良エントリのウェイを指示しないように書き換えた
    後、この書き換えた参照履歴記憶ビットに対応した前記
    参照履歴記憶書き換え禁止フラグをセットし、不良エン
    トリに対応した前記参照履歴記憶ビットの更新時に該参
    照履歴記憶ビットが不良エントリのウェイを指示するよ
    うには書き換えられないように制御するプロセッサを有
    することを特徴とする情報処理システム。
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