JPH10320280A - キャッシュに値を格納する方法及びコンピュータ・システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 プロセッサによって用いられる改良されたキ
ャッシュを提供する。 【解決手段】 プロセッサによって用いられ、２つ以上
のキャッシュ・ディレクトリを有するキャッシュに値を
格納する方法。メモリ・ブロックに関連付けられたアド
レス・タグが、初期プロセッサ・サイクルで第１キャッ
シュ・ディレクトリに書込まれ、次のまたは後のプロセ
ッサ・サイクルで第２キャッシュ・ディレクトリに書込
まれる。異なるメモリ・ブロックに関連付けられた他の
アドレス・タグは、初期プロセッサ・サイクルで第２キ
ャッシュ・ディレクトリから読取ることができる。更
に、また別のメモリ・ブロックに関連付けられた他のア
ドレス・タグを後のプロセッサ・サイクルで第１キャッ
シュ・ディレクトリから読取ることができる。このスタ
ガ式書込み機能により、複数のディレクトリを有するキ
ャッシュで書込み動作を実行する自由度が大きくなり、
よって性能が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはコンピ
ュータ・システムに関し、特にコンピュータ・システム
のプロセッサによって用いられるキャッシュの性能を改
良する方法に関する。

【０００２】

【従来の技術】従来のコンピュータ・システム１０の基
本構造を図１に示す。コンピュータ・システム１０には
複数の処理装置を使用できるが、図に示しているのはそ
のうちの２つ、１２ａ及び１２ｂである。これらはさま
ざまな周辺装置に接続される。周辺装置は、入出力（Ｉ
／Ｏ）装置１４（ディスプレイ・モニタ、キーボード、
及び永続記憶装置等）、プログラム命令を実行するため
に処理装置によって用いられるメモリ装置１６（ＲＡ
Ｍ、つまりランダム・アクセス・メモリ等）、基本的に
はコンピュータが最初に起動されたときに周辺装置の１
つ（通常は永続メモリ装置）からオペレーティング・シ
ステムを探し出してロードするためのファームウェア１
８を含む。処理装置１２ａ及び１２ｂは、汎用相互接続
部またはバス２０を含むさまざまな手段により周辺装置
と通信する。コンピュータ・システム１０には、図示し
ていないが、例えばモデムまたはプリンタ等と接続する
ためのシリアル・ポート及びパラレル・ポート等の多く
のコンポーネントを追加できる。当業者には明らかなよ
うに、図１のブロック図に示したものと共に使用するよ
うなコンポーネントは他にもある。例えばビデオ・ディ
スプレイ・モニタを制御するために使用されるディスプ
レイ・アダプタ、メモリ１６にアクセスするため使用で
きるメモリ・コントローラ等がある。またＩ／Ｏ装置１
４をバスに直接接続する代わりに、Ｉ／Ｏブリッジを介
してバス２０に接続された２次（Ｉ／Ｏ）バスに接続し
てもよい。コンピュータの処理装置は２つ以上使用して
もよい。

【０００３】対称型マルチプロセッサ（ＳＭＰ）・コン
ピュータでは、処理装置はすべてほぼ同一である。つま
り、すべて、操作するための命令及びプロトコルの共通
セットまたはサブセットを使用し、一般的には同じアー
キテクチャを有する。代表的なアーキテクチャを図１に
示している。処理装置は、コンピュータを操作するため
にプログラム命令を実行する複数のレジスタ及び実行装
置を有するプロセッサ・コア２２を含む。代表的な処理
装置はInternational Business Machines Corporation
のＰｏｗｅｒＰＣ（^TM）プロセッサを含む。また処理装
置には、命令キャッシュ２４及びデータ・キャッシュ２
６等の１つ以上のキャッシュを置くことができる。これ
らは高速メモリ装置を使用して実現される。キャッシュ
は、メモリ装置１６から値をロードするという長いステ
ップを避けることによって処理を高速化するために、プ
ロセッサによって繰り返しアクセスされる値を一時的に
保存するため、広く用いられる。これらのキャッシュ
は、プロセッサ・コア２２と一体化した１つの集積チッ
プ２８上にパッケージ化されるときは、"オンボード"・
キャッシュと呼ばれる。キャッシュはそれぞれ、プロセ
ッサ・コアとキャッシュ・メモリとの間のデータ及び命
令の転送を管理するキャッシュ・コントローラ（図示な
し）に関連付けられる。

【０００４】処理装置には、キャッシュ３０等のキャッ
シュを追加することができる。キャッシュ３０はレベル
２（Ｌ２）キャッシュと呼ばれるが、これはオンボード
（レベル１）・キャッシュ２４及び２６をサポートする
からである。言い換えると、キャッシュ３０はメモリ装
置１６とオンボードキャッシュの仲介役になり、オンボ
ード・キャッシュよりもかなり多くの情報（命令及びデ
ータ）を格納できるが、それだけアクセス時間がかか
る。例えばキャッシュ３０は、記憶容量が２５６または
５１２キロバイトのチップでよく、プロセッサは、総記
憶域６４キロバイトのオンボード・キャッシュを有する
ＩＢＭ ＰｏｗｅｒＰＣ（^TM）６０４シリーズ・プロセ
ッサでもよい。キャッシュ３０はバス２０に接続され、
メモリ装置１６からプロセッサ・コア２２への情報のロ
ードは、通常はキャッシュ３０を経由する。図１は２レ
ベルのキャッシュ階層のみ示しているが、多くのレベル
の相互接続キャッシュを有するマルチレベルのキャッシ
ュ階層も可能である。

【０００５】キャッシュには多くの"ブロック"があり、
ブロックは個別にさまざまな命令及びデータ値を格納す
る。ブロックはどのキャッシュでも"セット"または"コ
ングルエンス・クラス"と呼ばれるブロックのグループ
に分けられる。セットは所与のメモリ・ブロックが存在
できるキャッシュ・ブロックの集合である。キャッシュ
には、与えられた任意のメモリ・ブロックをプリセット
されたマッピング・ファンクションに従ってマップし得
る固有セットがある。１つのセットに含まれるブロック
数はキャッシュの連想度を示す。例えば「２ウェイ・セ
ット連想型」とは、任意のメモリ・ブロックについて、
キャッシュ内に、メモリ・ブロックのマップ先になり得
るブロックが２つあるということを意味する。しかしな
がら、メイン・メモリ内のいくつか異なるブロックを、
与えられた任意のセットにマップすることができる。１
ウェイ・セット連想型キャッシュは、直接マップされ
る。つまり、特定のメモリ・ブロックを有することがで
きるキャッシュ・ブロックは１つしかない。キャッシュ
は、メモリ・ブロックが任意のキャッシュ・ブロックを
占有できる場合、完全連想型と言われる。つまりコング
ルエンス・クラスが１つあり、アドレス・タグはそのメ
モリ・ブロックの完全アドレスである。

【０００６】代表的なキャッシュ・ライン（ブロック）
は、アドレス・タグ・フィールド、状態ビット・フィー
ルド、包含ビット・フィールド（inclusivity bit fiel
d）、及び実際の命令またはデータを格納する値フィー
ルドを含む。状態ビット・フィールド及び包含ビット・
フィールドは、マルチプロセッサ・コンピュータ・シテ
ムでキャッシュ・コヒーレンシを維持するため用いられ
る（キャッシュに格納された値の有効性を示す）。アド
レス・タグは対応するメモリ・ブロックの完全アドレス
のサブセットである。受信アドレスとアドレス・タグ・
フィールド内のタグの１つとの比較一致はキャッシュ
・"ヒット"を示す。キャッシュ内のアドレス・タグすべ
ての集合（また時には状態ビット・フィールド及び包含
ビット・フィールド）はディレクトリと呼ばれ、すべて
の値フィールドの集合はキャッシュ・エントリ・アレイ
と呼ばれる。

【０００７】あるキャッシュで１つのコングルエンス・
クラスのすべてのブロックが一杯で、そのキャッシュ
が"読取り"にしろ"書込み"にしろ、一杯になっているコ
ングルエンス・クラスにマップされるメモリ位置に対す
る何らかのリクエストを受信したとき、キャッシュはそ
のクラスに現在あるブロックの１つを"追い出す"必要が
ある。キャッシュは、追い出すブロックを、当業者には
知られている手段（ＬＲＵ、ランダム、疑似ＬＲＵ等）
の１つで選択する。選択されたブロックのデータが変更
されている場合、そのデータはメモリ階層で次に下位の
レベルに書込まれる。このレベルは別のキャッシュかも
しれないし（Ｌ１またはオンボード・キャッシュの場
合）、メイン・メモリかもしれない（図１の２レベル・
アーキテクチャに示すようなＬ２キャッシュの場合）。
包含の原理から、階層の下位レベルには、書込まれた変
更済みデータを保持するために利用できるブロックが常
にある。しかしながら、選択されたブロックのデータが
変更されていない場合は、ブロックはただ棄却されるだ
けであり、階層の次に下位のレベルに書込まれることは
ない。ブロックを階層の１レベルから除去するこのプロ
セスは"追い出し"として知られる。このプロセスの終わ
りに、キャッシュは、追い出されたブロックのコピーを
保持しなくなる。

【０００８】図２に上述のキャッシュ構造及び追い出し
プロセスを示す。キャッシュ４０（Ｌ１またはそれより
下位レベル）はキャッシュ・ディレクトリ４２、キャッ
シュ・エントリ・アレイ４４、ＬＲＵアレイ４６、及び
特定のコングルエンス・クラスから追い出すブロックを
選択するための制御ロジック４８を含む。ここに示した
キャッシュ４０は８ウェイ・セット連想型であり、よっ
てディレクトリ４２、キャッシュ・エントリ・アレイ４
４、及びＬＲＵアレイ４６はそれぞれ、参照符号５０に
示すように、特定のコングルエンス・クラスについて特
別な８ブロックのセットを有する。言い換えると、コン
グルエンス・クラス５０に"Ｘ"と示したように、キャッ
シュ・ディレクトリ４２のコングルエンス・クラスの特
定のメンバが、キャッシュ・エントリ・アレイ４４のコ
ングルエンス・クラスの特定のメンバと、またＬＲＵア
レイ４６のコングルエンス・クラスの特定のメンバとそ
れぞれ関連付けられる。

【０００９】ディレクトリ４２のブロックはそれぞれ、
エラー訂正コード（ＥＣＣ）回路５２を介して制御ロジ
ックに接続される。所与のキャッシュ・ブロックのビッ
トは、ソフト・エラー（浮遊放射または静電気放電等）
によるか、またはハード・エラー（欠陥セル）により、
誤った値を含む可能性がある。ＥＣＣは、正しいデータ
・ストリームを再構成するために使用できる。一部のＥ
ＣＣはシングル・ビット・エラーの検出及び訂正にのみ
使用できる。つまり特定のブロックでビットが２つ以上
無効な場合は、ＥＣＣでは、実際に正しいデータ・スト
リームを確認することはできないが、少なくとも失敗は
検出できる。他のＥＣＣは、より洗練されており、ダブ
ル・エラーの検出または訂正さえ可能である。これら後
者のエラーは、訂正するためのコストが大きいが、ダブ
ル・ビット・エラーが生じたときにマシンを止めること
が設計面のトレードオフになる。ＥＣＣ回路はディレク
トリ４２のものしか示していないが、これらの回路は、
キャッシュ・エントリ・アレイ４４等の他のアレイにも
同様に使用できる。

【００１０】（訂正された）メモリ・ブロック・アドレ
スに対応する値を有するＥＣＣ回路５２の出力は、比較
器５４に接続される。比較器５４はそれぞれ、要求され
たメモリ・ブロックのアドレスも受け取る。要求された
メモリ・ブロックの有効なコピーがコングルエンス・ク
ラス５０にある場合は、比較器５４の１つだけがアクテ
ィブ信号を出力する。比較器５４の出力はマルチプレク
サ５６に接続され、ＯＲゲート５８にも接続される。Ｏ
Ｒゲート５８の出力はマルチプレクサ５６を制御する。
キャッシュ・ヒットが生じた場合（要求されたアドレス
がキャッシュ・ディレクトリ４２中のアドレスに一
致）、ＯＲゲート５８はマルチプレクサ５６を活動化
し、コングルエンス・クラスのどのメンバがアドレスに
一致するかを示す信号を通過させる。この信号はもう１
つのマルチプレクサ６０を制御する。マルチプレクサ６
０は、キャッシュ・エントリ・アレイ４４のエントリそ
れぞれから入力を受け取る。このようにして、ディレク
トリでキャッシュ・ヒットが生じたとき、対応する値が
マルチプレクサ６０を通してバス６２に受け渡される。

【００１１】キャッシュ・ミスが生じ、特定のコングル
エンス・クラス５０のすべてのブロックにすでに有効な
メモリ・ブロックのコピーがある場合は、コングルエン
ス・クラス５０のキャッシュ・ブロックの１つを犠牲と
して選択しなければならない。この選択は、ＬＲＵアレ
イ４６のコングルエンス・クラスのＬＲＵビットを使用
して行われる。クラスの各キャッシュ・ブロックについ
て、複数のＬＲＵビットがある。例えば８ウェイ・セッ
ト連想型キャッシュでブロック当たり３つのＬＲＵビッ
トである。クラスの各ブロックからのＬＲＵビットは、
８ビット出力を有するデコーダ６４への入力として与え
られ、どのブロックが犠牲になるか指示される。この出
力はマルチプレクサ５６に接続される。このようにし
て、ＯＲゲート５８がアクティブでない場合は、マルチ
プレクサ５６が、デコーダ６４の出力をもとに、用いら
れるキャッシュ・ブロックの指示を受け渡す。

【００１２】上述したＥＣＣ回路は、メモリ・セルで発
生するソフト・エラーに対処する１つの方法である。ハ
ード・エラーを扱うもう１つのアプローチは、アレイ
（ディレクトリ、ＬＲＵ、キャッシュ）内に冗長性を持
たせることである。キャッシュ・チップは、製造時に、
各アレイに欠陥のある行または列のラインがあるかを確
認するためテストされる（キャッシュ・ディレクトリ、
及びＬＲＵ全体で行列のラインがテストされる）。アレ
イに欠陥がある場合は、ヒューズが永続的に切れたまま
になり、その欠陥性が指示される。次にアクセスされた
アドレスそれぞれについてアレイの内側で比較が行わ
れ、欠陥アドレスに一致するかどうか判断される。一致
する場合、対応するロジックが、アドレスをチップ上に
形成された多くの予備の行列ラインの１つに再ルーティ
ングする。予備のビット・ライン及びワード・ラインの
数は、欠陥率及び所望のチップ歩留りによって変わり得
る。欠陥率の低い（物理的に大きい）キャッシュの場
合、正規のライン２５６本につき予備のライン２本が用
いられ、欠陥率の高い（物理的に小さい）キャッシュで
は、正規のライン８本につき予備のライン２本が用いら
れる。

【００１３】上述のキャッシュの構成にはいくつか欠点
及び制限がある。ＥＣＣ回路５２に関しては、これらの
回路はかなり複雑であり、チップ上のスペースを占める
だけでなく、処理を遅くする。なぜなら、それらが、キ
ャッシュされた値を（ディレクトリまたはキャッシュの
いずれかから）取得するクリティカル（タイミング）・
パスにあるからである。ＥＣＣ回路では、ダブル・ビッ
ト・エラーの訂正には対応するが、不良ビットが３つ以
上の複数のビット・エラーには対応しない。複雑さを増
し、処理を遅くするこれら従来技術のキャッシュ構造の
もう１つの側面は、キャッシュを、ＣＰＵスヌープでは
ＣＰＵと、システム・バス・スヌープではシステム・バ
スと、選択的に相互接続するために必要なアービトレー
ション・ロジック６６である。このロジックもクリティ
カル・パスにある。１つのキャッシュを２つのスヌープ
・デバイスによってこのように使用すると、ＣＰＵ及び
システム・バス両方がキャッシュで同時に読取りを行お
うとしたときのように、また別の一定の遅延が不可避的
に生じる。２つの読取り動作は同時には実行できず、ア
ービトレーション・ロジックによって直列化しなければ
ならない。これと同じことは書込み動作にも当てはま
る。

【００１４】キャッシュ構造のもう１つの欠点は、ビッ
ト・ラインの冗長性及びワード・ラインの冗長性の利用
に関係する。この手法によってチップ歩留りは向上する
が、冗長性はアレイをアクセスするクリティカル・パス
に直接加わる。欠陥のある行列のラインに対して探索を
行い、欠陥ラインに一致するリクエストをリダイレクト
するために余分な時間が必要である。従って、歩留りを
上げるか、キャッシュ応答を遅くするかがトレードオフ
になる。また、冗長ラインが更に物理的に大きくなるこ
とも欠点である。正規のライン８本につき予備のライン
が２本の例では、別に必要になるキャッシュ・サイズ
（オーバヘッド）は２５％になり、このスペースの大半
は使われることすらない。冗長ラインはまたスケーリン
グがうまく行えない。例えば、キャッシュ・ラインのサ
イズが２倍になった場合（例えば６４バイトから１２８
バイト）、冗長ラインに必要なシリコン（チップ・スペ
ース）も同様に２倍になる。最後に、ヒューズの切断に
よる冗長ラインの使用は静的であり、かなり無駄が大き
い。冗長ラインの可用性は、テスト中のキャッシュの状
態にもとづく。高密度の大きなキャッシュ・チップが変
動する接合温度及び内部電圧の状況下で動作している
と、キャッシュ内に欠陥が生じるが、こうした追加され
た欠陥ラインはリダイレクトされない。歩留りを上げる
ために多数の予備ラインを使用しなければならないだけ
でなく、これらのラインの多くは使われることさえな
い。

【００１５】上述の点を考慮すると、キャッシュ・アク
セスの高速化及び例外エラー訂正機能の提供を含めて、
欠陥があるキャッシュ・ラインの扱いを改良したキャッ
シュ構造を提供することが望ましい。また、ロジック回
路を複雑にすることなく、キャッシュ・ラインの拡張に
応じて適切にスケーリングされ、使用できるすべてのキ
ャッシュ・ラインを効率よく動的に使用するためのキャ
ッシュ構造があれば、更に都合がよい。

【００１６】

【発明が解決しようとする課題】本発明の目的は、コン
ピュータ・システムのプロセッサによって用いられる改
良されたキャッシュを提供することである。

【００１７】本発明の他の目的は、クリティカル・パス
に余分なロジック回路を使用することなく、使用できる
すべてのキャッシュ・ラインを効率よく使用するキャッ
シュを提供することである。

【００１８】本発明の他の目的は、欠陥の回避及びエラ
ー訂正を含めて、欠陥の扱いを改良したキャッシュを提
供することである。

【００１９】本発明の他の目的は、読取りアクセスをよ
り高速化したキャッシュを提供することである。

【００２０】

【課題を解決するための手段】上述の目的は、コンピュ
ータ・システムのプロセッサによって用いられるキャッ
シュに値を格納する方法により達成される。この方法は
一般には、メモリ装置のメモリ・ブロックの値をキャッ
シュにロードするステップ、初期プロセッサ・サイクル
の間に、メモリ・ブロックに関連付けられたアドレス・
タグを第１キャッシュ・ディレクトリに書込むステッ
プ、及び、後のプロセッサ・サイクルの間に、メモリ・
ブロックに関連付けられたアドレス・タグを第２キャッ
シュ・ディレクトリに書込むステップを含む。初期プロ
セッサ・サイクルの間に、別のメモリ・ブロックに関連
付けられたもう１つのアドレス・タグを、第２キャッシ
ュ・ディレクトリから読取ることもできる。これに加え
て、後のプロセッサ・サイクルの間に、また別のメモリ
・ブロックに関連付けられた他のアドレス・タグを第１
キャッシュ・ディレクトリから読取ることも可能であ
る。アドレス・タグの書込み動作は、アドレス・タグを
第１キャッシュ・ディレクトリに書込む前に、第１キャ
ッシュ・ディレクトリの書込みキューにセットでき、同
じ書込み動作を、アドレス・タグを第２キャッシュ・デ
ィレクトリに書込むステップの前に、第２キャッシュ・
ディレクトリの書込みキューにセットできる。第２キャ
ッシュ・ディレクトリの書込みキューは、第１キャッシ
ュ・ディレクトリの書込みキューから独立して、その内
容を実行する。このスタガ式書込み機能は、複数のディ
レクトリを有するキャッシュに関して、書込み動作を行
う上での自由度を大きくし、これにより性能が向上す
る。

【００２１】上述の、並びに本発明の更なる目的、機
構、及び利点が、以下の詳細な説明で明らかになろう。

【００２２】

【発明の実施の形態】各図、特に図３を参照する。本発
明に従って構成されたセット連想型キャッシュ７０の１
つの実施例の概略が示してある。キャッシュ７０は、一
般にはキャッシュ・ディレクトリ７２、ＬＲＵアレイ７
４、リペア・マスク７６、及び制御ロジック７８を含
む。キャッシュ・ディレクトリ７２では、複数のアドレ
ス・タグがセットに関連付けられ（図の実施例では８ウ
ェイ・セット連想型）、よってディレクトリ７２、ＬＲ
Ｕアレイ７４、及びリペア・マスク７６はそれぞれ、参
照符号８０に示すように、特定のコングルエンス・クラ
スについて特別な８ブロックのセットを有する。キャッ
シュ・エントリ・アレイ（図示なし）は、ディレクトリ
７２のアドレス・タグに関連付けられた値を含む。

【００２３】ディレクトリ７２の所与のコングルエンス
・クラスの各ブロックは、出力が対応する比較器８２に
接続される。比較器８２は、それぞれ要求されたメモリ
・ブロックのアドレスを受け取る。要求されたメモリ・
ブロックの有効なコピーがコングルエンス・クラス８０
にある場合、比較器８２のうち１つだけがアクティブ信
号を出力し、有効なコピーをセットのどのメンバが保持
しているかを示す。ディレクトリ７２からの出力はそれ
ぞれまた、対応する比較器８２との接続と並列に、対応
するパリティ・チェッカ８４に接続される。パリティ・
チェッカ８４は、エラーのあるビットの訂正は行わず、
ディレクトリ７２からアドレス・タグ（またはステータ
ス・ビット）を読取る際にエラーが生じたことを示すた
めだけに用いられる。このエラー情報は後述するように
用いられる。ここで重要なことは、パリティ・チェッカ
は比較器と並列に接続されるので、クリティカル・パス
の外部にある。つまり、パリティ・チェッカはキャッシ
ュ性能に影響を与えない。言い換えると、速度の低下は
ない。パリティ・チェックは、残りのロジックがリクエ
ストを処理するのと同時に実行できるからである（もち
ろんエラーの発生が検出された場合はパリティ・チェッ
カによって速度が低下するが、これは例外である）。ま
た、従来のパリティ・チェック方法を採用できるパリテ
ィ・チェッカは、従来技術で用いられるようなエラー訂
正コード（ＥＣＣ）回路ほど複雑ではなく（図２と比
較）、よってキャッシュ・チップ（シリコン・ウエハ）
に占めるスペースが少ない。図３の例では、オフライン
のパリティ・チェッカがキャッシュ・ディレクトリで使
用されているが、この他に、従来のＥＣＣロジックに代
わって、キャッシュ・エントリ・アレイでも使用するこ
とができる。

【００２４】比較器８２の出力は、ＡＮＤゲート８６の
アレイに接続される。ＡＮＤゲート８６は、それぞれ１
つの比較器出力、及びリペア・マスク７６からの１つの
出力を受け取る。リペア・マスク７６は、特定のブロッ
クに欠陥がある（ディレクトリ７２、キャッシュ・エン
トリ・アレイ、ＬＲＵアレイ７４の部分を含めて、キャ
ッシュ・ラインの任意の部分）かどうかを示すため用い
られる。この実施例で、リペア・マスク７６の出力の状
態は、対応するキャッシュ・ラインが有効な場合はアク
ティブ（オンまたはハイ）、キャッシュ・ラインに欠陥
がある場合は、リペア・マスク７６からの対応する出力
は非アクティブ（オフまたはロー）である。このように
して、ＡＮＤゲート８６の出力は、（１）対応する比較
器８２がキャッシュ・ヒットを示し、且つ（２）ライン
が有効なことをリペア・マスク７６の対応するエントリ
が示す場合にのみアクティブになる。言い換えると、キ
ャッシュ・ビットが生じても、ラインに欠陥があること
をリペア・マスク７６の対応するエントリが示している
と、リペア・マスク７６のそのエントリの出力は非アク
ティブになり、対応するＡＮＤゲート８６の出力も非ア
クティブになる（比較不一致を強制）。従って、欠陥の
あるキャッシュ・ラインは決してキャッシュ・ヒットに
ならない。

【００２５】ＡＮＤゲート８６の出力はマルチプレクサ
８８に送られ、またＯＲゲート９０にも送られる。ＯＲ
ゲート９０の出力は、マルチプレクサ８８を制御する。
欠陥のないキャッシュ・ラインでキャッシュ・ヒットが
生じた場合は、ＯＲゲート９０がマルチプレクサ８８を
活動化し、信号をキャッシュ・エントリ・アレイに渡し
て、コングルエンス・クラスのどのメンバがアドレスに
一致するかを示す。キャッシュ・ミスが生じた場合は、
もし特定のコングルエンス・クラス８０のすべてのブロ
ックがすでにメモリ・ブロックの有効なコピーを含んで
いれば、犠牲としてキャッシュ・ブロックの１つを選択
しなければならない。この選択は、従来のＬＲＵアルゴ
リズムを含むことができるＬＲＵアレイ７４によって、
仮に行われる。どのブロックが犠牲として仮に選択され
たかを示すＬＲＵの出力は、代替犠牲選択ロジック回路
９２に接続される。ロジック回路９２は、リペア・マス
ク７６からも入力を受け取る。仮に選択された犠牲に欠
陥がない場合は、代替犠牲選択ロジック回路９２は、た
だＬＲＵ出力をマルチプレクサ８８に受け渡すだけであ
る。マルチプレクサ８８は次に犠牲情報をキャッシュ・
エントリ・アレイに渡す。仮に選択された犠牲に欠陥が
ある場合は、代替犠牲選択ロジック回路９２は新たな仮
の犠牲を選択する。新たな仮の犠牲に欠陥がない場合
は、対応する情報がマルチプレクサ８８に転送される。
新たな仮の犠牲にも欠陥がある場合は、代替犠牲選択ロ
ジック回路９２は、欠陥のない犠牲が選択されるまでプ
ロセスを繰り返す。従って、欠陥のあるキャッシュ・ラ
インが犠牲として選択されることは決してない。所与の
コングルエンス・クラスのマスク・ビットがすべてセッ
トされ、クラスのすべてのメンバに欠陥があることが示
された場合は、システムは、ダブル・ビットＥＣＣエラ
ーで生じるように、停止または他の動作で応答する。

【００２６】リペア・マスク７６は、欠陥のあるキャッ
シュ・ラインがキャッシュ・ヒットを示すことのないよ
うにし、また欠陥のあるキャッシュ・ラインが犠牲とし
て選択されることのないようにするための便利な手段で
あることがわかる。従って、リペア・マスク７６は、従
来技術のキャッシュ・コンポーネントに与えられるビッ
ト・ラインの冗長性及びワード・ラインの冗長性に代わ
って使用できる。リペア・マスクを追加するには、キャ
ッシュ・チップ上に余分なスペースが必要であるが、こ
のスペースは、ディレクトリ・アレイ、ＬＲＵアレイ、
及びキャッシュ・アレイ内の冗長なビット・ライン及び
ワード・ラインをなくすことで節約されるスペースに比
べれば、ほぼ無視できる。この利点は、キャッシュ・ラ
インが大きくなるにつれて大きくなる。つまりリペア・
マスクのアレイ・サイズは、キャッシュ・ラインのサイ
ズに比例して大きくなることはない。また、リペア・マ
スク７６を使用することによって、従来のように一部の
（冗長な）キャッシュ・ラインが決して用いられないと
いうことは、使用できるキャッシュ・ラインがすべて用
いられ、キャッシュ全体をより効率的に使用できる。リ
ペア・マスク７６は更に、再ルーティングのオーバヘッ
ドなく、またディレクトリ・アレイ、ＬＲＵアレイ、ま
たはキャッシュ・アレイの"ヒューズ切断"を必要とせず
に、これらの利点を提供する。これによりキャッシュ動
作が大幅に高速化され、生産コストは大幅に減少する。

【００２７】機能的マスキングによりキャッシュの欠陥
を回避するこの新規の方法によれば、性能劣化、及び標
準的なキャッシュ欠陥修復方法によるシリコン領域の増
加がなくなる。機能的側面では、特定のコングルエンス
・クラスのセット連想度を、（所期の８ウェイではな
く）６ウェイまたは７ウェイにできる。ただし、キャッ
シュの振る舞いの統計的性質により、特定のコングルエ
ンス・クラスでの連想度のこの減少は、通常はユーザ・
レベルでは気付かれない。

【００２８】リペア・マスクを使用すると、エラーが検
出されたときにリペア・マスクをリアルタイムに更新す
ることによって、（エラーが生じているキャッシュの位
置の）キャッシュ欠陥を動的に回避できる。キャッシュ
・ラインは、最初、製造時にテストでき、そこで検出さ
れた欠陥は、対応するフィールドの値をリペア・マスク
に永続的にセットすることによって対応できる。その
後、コンピュータがブートされる（電源が入る）毎に、
ブート・プロセスの一環として、ファームウェア・テス
トをもとにマスクを自動的に更新できる。最後にリペア
・マスクは、ディレクトリのパリティ・エラー、キャッ
シュ・エントリ・アレイのＥＣＣエラー、またはＬＲＵ
エラーが検出された際に更新することができる。ハード
ウェア・アルゴリズムにより、リペア・マスク・アレイ
に値をセットすることも可能である。例えば、各キャッ
シュ・ラインにつき、リペア・マスクに２ビット・フィ
ールドを１つ置ける。２ビット・フィールドは最初に０
にセットされ、対応するキャッシュ・ラインでエラーが
検出される毎に増分することができる。これにより、２
ビット・フィールドがカウンタとして機能し、所与のキ
ャッシュ・ラインで連続して３つのパリティ・エラーが
記録されたときだけ、キャッシュ・ラインが欠陥ありと
セットされる。

【００２９】欠陥のあるキャッシュ位置を検出した後、
プロセッサ動作を信頼性を保って継続するため、キャッ
シュのラインに関連付けられたリペア・マスク・エント
リがセットされてそのラインに欠陥のあることが示され
たとき、その位置のキャッシュの内容がフラッシュされ
る。リペア・マスク・エントリがセットされると、その
キャッシュ・ラインへの後のアクセスは、リペア・マス
クにより、そのラインでミスが生じるように強制され、
ラインは決して再利用（犠牲化）されない。この解決方
法は、冗長ラインなどの従来技術の機構に比べて実際上
オーバヘッドがない。これはまた、プロセッサが厳しい
環境で動作するが、実行時に欠陥が生じた場合でも動作
を続行しなければならない用途に、特に有益である。

【００３０】図３はディレクトリ７２を１つしか示して
いないが、本発明に従って構成されるキャッシュには、
図４に示すようにディレクトリ９６を追加できる。ディ
レクトリ７２及び９６は冗長であるが、ディレクトリ７
２はＣＰＵスヌープに、ディレクトリ９６はシステム・
バス・スヌープに用いられる。言い換えると、スヌープ
を行うデバイス／相互接続部１つにつきディレクトリが
１つ用意される。この構成にはいくつか利点がある。第
１に、両方のディレクトリが、図３で述べたパリティ・
チェッカと共に構成された場合、各ディレクトリを他方
のバックアップとして使用できる。言い換えると、例え
ばディレクトリ７２のアドレス・タグでパリティ・エラ
ーが生じたとき、そのアドレス・タグは代わりにディレ
クトリ９６から読取ることができる。

【００３１】パリティ・エラーが生じた場合、図３に示
したようなパリティ・エラー制御（ＰＥＣ）装置９８に
より、エラーを処理できる。ＰＥＣ装置９８は、パリテ
ィ・チェッカ８４それぞれに、及び接続ライン１００を
介して他のディレクトリ９６のパリティ・チェッカ（図
示せず）に接続される。ＰＥＣ装置９８は、パリティ・
チェッカからパリティ・エラーを最初に検出したとき、
キャッシュを強制的にビジー・モードにする。ビジー・
モードでは、エラーが処理されるまで、リクエストは再
試行されるか確認されないかのいずれかである。ＰＥＣ
装置９８は、次に他方の（エラーが生じていない）ディ
レクトリの指定ブロックからアドレス・タグ（及びステ
ータス・ビット）を読取り、このアドレス・タグを問題
のディレクトリ、具体的には対応する比較器８２に直接
供給する。問題のアレイを更新した後、キャッシュはＰ
ＥＣ装置９８によって、通常の動作を再開することがで
きる。

【００３２】本発明のＰＥＣ及びパリティ・チェッカで
特に好都合な１つの側面は、複数ビット・エラーの検出
及び訂正に使用できることである。特定の値（アドレス
・タグ）がいくつかの部分に、例えば２４ビットのアド
レス・タグが８ビット（１バイト）ずつ３つの部分に分
割され、次に、各部分に１つのパリティ・ビットが与え
られる。この例では、アドレス・タグ当たり３つのパリ
ティ・ビットが与えられる。各部分の１ビットにエラー
がある場合は、それらのエラーは検出可能である。なぜ
なら、各部分はパリティ・エラーを示し、ＰＥＣ装置９
８に警告を出すためにはただ１つの部分のパリティ・エ
ラーで充分だからである。その後、他方のディレクトリ
からのビット・フィールド（アドレス・タグ）で置き換
えることによって、３つのエラーのすべてが訂正され
る。従って本発明では複数ビット・エラーを訂正でき
る。

【００３３】図４で、"ＣＰＵスヌープ"と示されたライ
ンは、一般には、キャッシュのＣＰＵ側の相互接続部か
らの動作を指し、ＣＰＵへの直接相互接続、または他の
スヌープ・デバイス、つまり上位レベル・キャッシュ
（Ｌ１等）への直接相互接続を含むことができる。"シ
ステム・バス・スヌープ"は一般には、キャッシュのシ
ステム・バス側の相互接続部からの動作を指し、システ
ム・バスへの直接相互接続、または他のスヌープ・デバ
イス、つまり下位レベル・キャッシュ（Ｌ２等）への直
接相互接続を含むことができる。従って、本発明はキャ
ッシュ階層の特定のレベルやその全体の深さに限定され
ない。

【００３４】図４には、冗長キャッシュ・ディレクトリ
しか示していないが、冗長キャッシュ・エントリ・アレ
イ（２つ）も同様に使用でき、メインラインのＥＣＣ回
路に代わってパリティ・チェッカが用いられる。ここで
１つのキャッシュ・エントリ・アレイにエラーが生じる
と、他のキャッシュ・エントリ・アレイの対応するキャ
ッシュ・ラインから値が読取られる。このアプローチで
は、キャッシュの大きさを事実上２倍にする必要がある
が、キャッシュの動作は高速化され、技術発展により、
キャッシュをより小型化できるようになると、キャッシ
ュ全体の大きさは、その速度ほど重要ではなくなるかも
しれない。また、このようなキャッシュ・サイズの増加
は、部分的には、先に述べたリペア・マスクを使用する
ことでサイズが減少することによって、相殺される。

【００３５】キャッシュにディレクトリを２つ使用する
他の利点は、サイクル当たり読取り動作を２回実行でき
る、つまりＣＰＵスヌープから読取り動作１回、システ
ム・バス・スヌープから読取り動作１回を並列に実行で
きることである。この特徴により、ＣＰＵ及びシステム
・バスからの全体的読取りアクセス時間が大きく改良さ
れる。従来技術のキャッシュ設計では、どのサイクルで
も読取り動作は１回しか実行できないからである。本発
明では、両方の読取りを１回のクロック・サイクルで実
行できる。冗長ディレクトリを用いる際に予想される唯
一の欠点は、キャッシュ・ディレクトリ・サイズを２倍
にする必要があることである。しかしこのサイズの増加
は、１サイクルでスヌープ動作を２回実行する機能によ
り性能が改良されれば、許容範囲内であろう。更に、キ
ャッシュ速度は、クリティカル・パスのＥＣＣ回路を除
外することにより、更に高速化することができる。これ
により読取り動作も更に高速になる。

【００３６】複数のスヌープ・デバイスからの動作に独
立に応答するため、複数のキャッシュ・ディレクトリを
用意する他の利点は、ＣＰＵ及びシステム・バスのスヌ
ープのいずれかを選択するためのアービトレーション・
ロジックがなくなることである。アービトレーション・
ロジックは従来からクリティカル・パスにあるので、こ
れによりアクセス時間が改良されると共に、一般にはキ
ャッシュの複雑さが減少する。更に、２つのディレクト
リを用意する他の利点は、物理層に関係する。１つのデ
ィレクトリを使用するときは、キャッシュ・チップ上の
ディレクトリから物理的に離れている一部のキャッシュ
・ラインについてはアクセス時間が長くなる。例えば単
一のディレクトリは、このように長くなるアクセス時間
を最小にするため、しばしばチップの中央付近に置かれ
る。ディレクトリを２つ用意することによって、それら
をキャッシュ・チップ上で物理的に離しておくことがで
き（つまり中央ではなく側面付近に）、チップ上の導電
路が短くなることで応答時間が短縮される。

【００３７】デュアル読取り機能はまた、１つのキャッ
シュ・エントリ・アレイまたは２つの（冗長な）キャッ
シュ・エントリ・アレイでも実現できる。後者の場合、
２つのディレクトリ７２及び９６に接続された２つの異
なる制御回路によって個別に制御される２つの異なるマ
ルチプレクサが、２つのキャッシュ・エントリ・アレイ
からデータを読取るために用いられる。前者の場合も、
２つの異なるマルチプレクサを使用できるが、それらは
同じキャッシュ・エントリ・アレイに接続される。つま
りキャッシュ・ブロックはそれぞれ出力ラインが２本
で、１つはＣＰＵスヌープ用の第１マルチプレクサに、
もう１つはシステム・バス・スヌープ用の第２マルチプ
レクサに接続される。

【００３８】メモリ・ブロックが図４のキャッシュに書
込まれるとき、アドレス・タグ（並びに、状態フィール
ド及び包含フィールドなどの他のビット）はディレクト
リ７２及び９６両方に書込む必要がある。書込みは、デ
ィレクトリ７２及び９６に接続された１つ以上の書込み
キュー９４を使用して実行できる。ＣＰＵポートもシス
テム・バス・ポートも読取りを実行中でなければ、２つ
のディレクトリへの書込みを並列に行えるが、このよう
な並列書込みは、キャッシュ・ディレクトリの書込みキ
ューからの処理に時間がかかる。なぜなら、サイクル毎
に、ディレクトリの１つが読取り動作を実行しているよ
うな拡張期間が存在し得るからである。従って、２つの
ディレクトリへの書込みもスタガ式にすることができ
る。これは、複数の（冗長な）キャッシュ・ディレクト
リを用意することのもう１つの利点である。

【００３９】例えば、後者の実施例では、ＣＰＵがディ
レクトリ７２を介して読取り動作を実行しているとき、
システム・バスは同じサイクルでディレクトリ９６での
書込み動作を実行することができる。ディレクトリ７２
への対応する書込み動作は、ＣＰＵスヌープが読取り
（または他の書込み以外の）動作を実行していないと
き、次のサイクルまたは後のサイクルまで延期できる
（書込みキューに置ける）。冗長ディレクトリが用いら
れるとき、このようにして書込み動作を分割することで
キャッシュ動作が高速化される。別々の（冗長な）キャ
ッシュ・エントリ・アレイが２つのキャッシュ・ディレ
クトリと共に用いられる場合は、キャッシュ・エントリ
・アレイへメモリ・ブロックを書込む動作も同様にスタ
ガ式にすることができる。

【００４０】このスタガ式書込みはまた、ディレクトリ
からの独立した読取りを実行する機能を補足する。例え
ば、第１サイクルの間、ディレクトリ７２で読取り動作
が行われ、ディレクトリ９６への最初の書込みによりス
タガ式書込みが始まったばかりとする。次に、第２サイ
クルの間で、スタガ式書込み動作が、ディレクトリ７２
への書込みにより完了し、ディレクトリ９６では全く関
係のない読取りが生じる。従って２つの読取り動作及び
１つの書込み動作が２サイクルで実行されたことにな
る。この効果は、図らずもスタガ式書込みなしでも得ら
れるが（例えば第１サイクルで２回の読取り動作を実行
し、第２サイクルで両方のディレクトリに並列書込みを
行う等）、これを利用することにより、スヌープ動作を
実行する自由度が大きくなり、これによって性能が更に
改良される。

【００４１】本発明が特定の実施例を参照して述べられ
たが、この説明は、制限を意味するものではない。当業
者には、本発明の説明の参照に際し、開示された実施例
の様々な変更が、本発明の代替実施例と同様に明らかに
なろう。従って、このような変更は、本発明の趣旨また
は範囲を逸脱することなく実施され得ることが考慮され
る。

【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４３】（１）コンピュータ・システムのプロセッ
サによって、使用されるキャッシュに値を格納する方法
であって、メモリ装置のメモリ・ブロックの値を前記キ
ャッシュにロードするステップと、初期プロセッサ・サ
イクルの間に、前記メモリ・ブロックに関連付けられた
アドレス・タグを第１キャッシュ・ディレクトリに書込
むステップと、後のプロセッサ・サイクルの間に、前記
メモリ・ブロックに関連付けられた前記アドレス・タグ
を第２キャッシュ・ディレクトリに書込むステップと、
を含む、方法。 （２）前記初期プロセッサ・サイクルの間に、異なるメ
モリ・ブロックに関連付けられた他のアドレス・タグを
前記第２キャッシュ・ディレクトリから読取るステップ
を含む、前記（１）記載の方法。 （３）前記後のプロセッサ・サイクルの間に、異なるメ
モリ・ブロックに関連付けられた他のアドレス・タグを
前記第１キャッシュ・ディレクトリから読取るステップ
を含む、前記（１）記載の方法。 （４）前記アドレス・タグを前記第１キャッシュ・ディ
レクトリに書込む前に、書込み動作を前記第１キャッシ
ュ・ディレクトリの書込みキューにセットするステップ
と、前記アドレス・タグを前記第２キャッシュ・ディレ
クトリに書込む前に、前記書込み動作を前記第２キャッ
シュ・ディレクトリの書込みキューにセットするステッ
プとを含み、前記第２キャッシュ・ディレクトリの書込
みキューは、前記第１キャッシュ・ディレクトリの書込
みキューから独立してその内容を実行する、前記（１）
記載の方法。 （５）第１プロセッサ・サイクルの間に、第１キャッシ
ュ・エントリ・アレイのキャッシュ・ラインに前記メモ
リ・ブロックをロードするステップと、第２プロセッサ
・サイクルの間に、第２キャッシュ・エントリ・アレイ
のキャッシュ・ラインに前記メモリ・ブロックをロード
するステップと、を含む、前記（１）記載の方法。 （６）プロセッサと、メモリ装置と、前記プロセッサ及
び前記メモリ装置に接続され、前記メモリ装置のメモリ
・ブロックに関連付けられた値を格納する複数のキャッ
シュ・ラインを有するキャッシュと、メモリ・ブロック
に関連付けられたアドレス・タグを、初期プロセッサ・
サイクルの間に第１キャッシュ・ディレクトリに書込
み、後のプロセッサ・サイクルの間に第２キャッシュ・
ディレクトリに書込む手段と、を含む、コンピュータ・
システム。 （７）前記初期プロセッサ・サイクルの間に、異なるメ
モリ・ブロックに関連付けられた他のアドレス・タグを
前記第２キャッシュ・ディレクトリから読取る手段を含
む、前記（６）記載のコンピュータ・システム。 （８）前記後のプロセッサ・サイクルの間に、異なるメ
モリ・ブロックに関連付けられた他のアドレス・タグを
前記第１キャッシュ・ディレクトリから読取る手段を含
む、前記（６）記載のコンピュータ・システム。 （９）前記書込む手段は、前記第１キャッシュ・ディレ
クトリの書込みキューに前記アドレス・タグの書込み動
作をセットし、前記第２キャッシュ・ディレクトリの書
込みキューに前記書込み動作をセットし、前記第２キャ
ッシュ・ディレクトリの前記書込みキューは、その内容
を前記第１キャッシュ・ディレクトリの前記書込みキュ
ーから独立して実行する、前記（６）記載のコンピュー
タ・システム。

【図面の簡単な説明】

【図１】従来技術のマルチプロセッサ・コンピュータ・
システムのブロック図である。

【図２】従来技術のセット連想キャッシュの概略図であ
る。

【図３】本発明に従って構成され、パリティ・エラー・
コントロール及び動的リペア・マスクを有するセット連
想キャッシュの概略図である。

【図４】本発明に従って構成され、２つの冗長ディレク
トリを有するキャッシュのブロック図である。

【符号の説明】

７２、９６ キャッシュ・ディレクトリ ７４ ＬＲＵアレイ ７８ 制御ロジック ８０ コングルエンス・クラス ８２ 比較器 ８８ マルチプレクサ ９０ ＯＲゲート ７０ セット連想型キャッシュ ７６ リペア・マスク ８４ パリティ・チェッカ ８６ ＡＮＤゲート ９２ 代替犠牲選択ロジック回路 ９４ 書込みキュー ９８ パリティ・エラー制御（ＰＥＣ）装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スティーブン・ドッドソン アメリカ合衆国78660、テキサス州フェラ ガービル、ベル・ロック・サークル 1205 (72)発明者 ジェリー・ドン・リュイス アメリカ合衆国78681、テキサス州ラウン ド・ロック、アローヘッド・サークル 3409 (72)発明者 ティモシー・エム・スケルガン アメリカ合衆国78759、テキサス州オース ティン、バクソロン・ドライブ 10805

Claims (9)

【特許請求の範囲】
1. 【請求項１】コンピュータ・システムのプロセッサによ
   って、使用されるキャッシュに値を格納する方法であっ
   て、 メモリ装置のメモリ・ブロックの値を前記キャッシュに
   ロードするステップと、 初期プロセッサ・サイクルの間に、前記メモリ・ブロッ
   クに関連付けられたアドレス・タグを第１キャッシュ・
   ディレクトリに書込むステップと、 後のプロセッサ・サイクルの間に、前記メモリ・ブロッ
   クに関連付けられた前記アドレス・タグを第２キャッシ
   ュ・ディレクトリに書込むステップと、 を含む、方法。
2. 【請求項２】前記初期プロセッサ・サイクルの間に、異
   なるメモリ・ブロックに関連付けられた他のアドレス・
   タグを前記第２キャッシュ・ディレクトリから読取るス
   テップを含む、請求項１記載の方法。
3. 【請求項３】前記後のプロセッサ・サイクルの間に、異
   なるメモリ・ブロックに関連付けられた他のアドレス・
   タグを前記第１キャッシュ・ディレクトリから読取るス
   テップを含む、請求項１記載の方法。
4. 【請求項４】前記アドレス・タグを前記第１キャッシュ
   ・ディレクトリに書込む前に、書込み動作を前記第１キ
   ャッシュ・ディレクトリの書込みキューにセットするス
   テップと、 前記アドレス・タグを前記第２キャッシュ・ディレクト
   リに書込む前に、前記書込み動作を前記第２キャッシュ
   ・ディレクトリの書込みキューにセットするステップと
   を含み、 前記第２キャッシュ・ディレクトリの書込みキューは、
   前記第１キャッシュ・ディレクトリの書込みキューから
   独立してその内容を実行する、 請求項１記載の方法。
5. 【請求項５】第１プロセッサ・サイクルの間に、第１キ
   ャッシュ・エントリ・アレイのキャッシュ・ラインに前
   記メモリ・ブロックをロードするステップと、 第２プロセッサ・サイクルの間に、第２キャッシュ・エ
   ントリ・アレイのキャッシュ・ラインに前記メモリ・ブ
   ロックをロードするステップと、 を含む、請求項１記載の方法。
6. 【請求項６】プロセッサと、 メモリ装置と、 前記プロセッサ及び前記メモリ装置に接続され、前記メ
   モリ装置のメモリ・ブロックに関連付けられた値を格納
   する複数のキャッシュ・ラインを有するキャッシュと、 メモリ・ブロックに関連付けられたアドレス・タグを、
   初期プロセッサ・サイクルの間に第１キャッシュ・ディ
   レクトリに書込み、後のプロセッサ・サイクルの間に第
   ２キャッシュ・ディレクトリに書込む手段と、 を含む、コンピュータ・システム。
7. 【請求項７】前記初期プロセッサ・サイクルの間に、異
   なるメモリ・ブロックに関連付けられた他のアドレス・
   タグを前記第２キャッシュ・ディレクトリから読取る手
   段を含む、請求項６記載のコンピュータ・システム。
8. 【請求項８】前記後のプロセッサ・サイクルの間に、異
   なるメモリ・ブロックに関連付けられた他のアドレス・
   タグを前記第１キャッシュ・ディレクトリから読取る手
   段を含む、請求項６記載のコンピュータ・システム。
9. 【請求項９】前記書込む手段は、前記第１キャッシュ・
   ディレクトリの書込みキューに前記アドレス・タグの書
   込み動作をセットし、前記第２キャッシュ・ディレクト
   リの書込みキューに前記書込み動作をセットし、前記第
   ２キャッシュ・ディレクトリの前記書込みキューは、そ
   の内容を前記第１キャッシュ・ディレクトリの前記書込
   みキューから独立して実行する、請求項６記載のコンピ
   ュータ・システム。