JPH0524540B2 - - Google Patents
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- JPH0524540B2 JPH0524540B2 JP1297802A JP29780289A JPH0524540B2 JP H0524540 B2 JPH0524540 B2 JP H0524540B2 JP 1297802 A JP1297802 A JP 1297802A JP 29780289 A JP29780289 A JP 29780289A JP H0524540 B2 JPH0524540 B2 JP H0524540B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
- G06F12/125—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list being generated by decoding an array or storage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
Ａ 産業上の利用分野
本発明は複数のユニツト（unit）の使用の順序
を示す情報を維持する装置、特に該装置に関連し
た誤り検出手段に関する。 Ｂ 従来技術及びその問題点 ランダムなシーケンスで使用される複数のユニ
ツトを有するデータ処理システムでは、種々のユ
ニツトを共有して使用する必要があり、且つ最適
レベルのパフオーマンスを達成するためには、現
にユニツトに割当てられた使用以上の利用を必要
とする頻度が最低であるユニツトを更にそれぞれ
の新たな使用のために割当てる必要がある。 本発明の良好な実施例は高速バツフア記憶装置
（キヤツシユ）と、デイレクトリ・ルツク・アサ
イド・テーブル（DLAT）と、最低使用頻度
（LRU）置換アルゴリズムに従つてバツフア記憶
装置のそれぞれのセクシヨンの使用の順序に関す
る２進符号化情報を維持し更新する装置とを有す
るキヤツシユ記憶システムに組込まれる。 キヤツシユ及びそのDLATは複数の合同クラ
スに分割され、各合同クラスは複数のアソシアテ
イビテイ・クラスを含む。LRU装置は合同クラ
ス毎に１つの位置を持ちそこにそれぞれの合同ク
ラスのアソシアイビテイ・クラスの使用データ
（LRU2進コード）を記憶する記憶アレイを含む。
前記キヤツシユ記憶システムは多くの特許及び出
版物、例えば米国特許第3588829号明細書に記述
されている。 このタイプの既知のキヤツシユ・システムの動
作中、各合同クラスのLRU2進コードは、関連す
る合同クラスのアソシアテイビテイ・クラスの１
つに対応するキヤツシユ記憶（よくキヤツシユ・
ラインと呼ばれる）のアクセス（使用）が成功す
る毎に更新される。どのアソシアテイビテイ・ク
ラスがアクセスのため選択されるかにより、２進
コードの幾つかのLRUビツトが更新されなけれ
ばならない。残りの２進コード・ビツクは、それ
らが以前のアクセスの経歴を維持し変らないから
更新を必要としない。 キヤツシユ設計においてLRU機能は各合同ク
ラス内でキヤツシユ・ラインがアクセスされてい
る順序が記憶する。キヤツシユ合同クラスが一杯
になり当該合同クラスへのキヤツシユ・ラインの
ロードが必要になると、合同クラス内のどのアソ
シアテイビテイ・クラスが最低使用頻度になつて
いるかを判定するために合同クラスのLRU2進コ
ードが使用される。そして最低使用頻度をキヤツ
シユ・ライン内のデータは新しいデータと置換さ
れる。このLRU情報は各キヤツシユ合同クラス
に関連した２進コードに符号化される。２進コー
ド・ビツトの数は合同クラス当りのアソシアテイ
ビテイ・クラスの数によつて決まる。LRUの機
能は合同クラスがアクセスされる毎に２進コード
を更新することを要求するので、正確なアクセス
の経歴を維持することができる。 LRU機能はその時間の大部分を各合同クラス
でキヤツシユ・アソシアテイビテイ・クラスがア
クセスされる順序を記憶するのに消費する。キヤ
ツシユ・ミスによつて要求されると、LRUパタ
ーンはアレイから読取られ、復号され、そのとき
新しいデータに置換される最低使用頻度のアソシ
アテイビテイ・クラスを表わすために使用され
る。もしLRUアレイ、更新ロジツク又は制御部
が故障すれば、キヤツシユは有効なデータを供給
し続けることができるが、その誤りはシステム・
パフオーマンスを低下させるかも知れない不必要
なライン・ローデイングを起こす恐れがある。パ
フオーマンス低下の程度は故障にもよるが、かな
りのものになることがある。従つて、前記誤りの
早期検出が有利である。 キヤツシユのアクセスが成功している間は
LRU2進コードのLRUビツトがみな更新される
とは限らないが、一般に既知のシステムは、２進
コード・ビツトの全てを、更新を要するものも要
しないものも、適切なLRUアレイ位置から読出
している。前者のビツトは更新され、全てのビツ
トは、更新されたものも更新されないものも、記
憶位置に戻される。これは従来技術では更新動作
のREAD／MODIFY／WRITE（RMW）−読取／
変更／書込−サイクル呼ばれる。 受入可能なシステム・パフオーマンスはCPU
システム・サイクル中にRMWサイクルをうまく
実行する必要がある。システム速度が増大するに
つれてRMWサイクルはシステム・サイクル・タ
イムを制限する。 システムのこの制限をなくすために、LRU2進
コード内の各ビツト位置に１つの、独立して且つ
別々にアドレス可能な複数の記憶アレイを有する
LRU記憶装置を実現することが提案されている。
アレイ毎の別個の読取り／書込み制御は変更され
ないビツトの書込み制御を禁止することにより書
込み専用動作を可能にする。 各LRUの更新中、LRUアレイの２進コード・
ビツト位置に幾つかだけが書込まれ、２進コー
ド・ビツトはどれも“更新”の機能としては読出
されない。なぜなら“書込み専用”更新機能は
READサブサイクルなしに終了しているからで
ある。 誤り検出を可能にするため、別々にアドレス可
能なアレイの各々は合同クラス毎にLRUビツト
及びパリテイ・ビツトの２つのビツト位置を含
む。LRUビツトがアレイに書込まれると、適切
なパリテイ・ビツトが生成され各々のLRUビツ
ト即ち変更ビツトとともに記憶される。データ処
理システムの主記憶装置から関連する合同クラス
内の２進コードに対応するキヤツシユ・ラインに
データを転送することが必要になると、LRU2進
コードのパリテイ検査が実行される。 しかしながら、これが実現されると幾つかの誤
り検出問題が起こる。２進コード更新な選択され
たビツトにだけ書込むから、選択されないビツト
は変更されないままにアレイに保持される。よつ
て、更新中、検査のために、完全なLRU2進コー
ドを容易に入手することができない。更新中、も
し検査が省略されれば、LRU2進コード誤りの検
出は、ずつと後になつて、キヤツシユ・ライン・
ロード中に最低使用頻度のアソシアテイビテイ・
クラスを選択するために、２進コードが使用され
るまで起きないかも知れない。最初の故障時より
もずつと後にこれらの誤りを検出することは、最
初の誤りの原因の決定を更に困難にする。故障時
に誤りを検出することを可能にするために、本発
明は各更新後直ちにLRU2進コードを検査する方
法を開示する。 よつて、本発明の主たる目的は改良された誤り
検査方法及び装置を提供することである。 Ｃ 問題点を解決するための手段 本発明はLRU検査方法及び装置は、書込み中
のビツト及び変更されないままのビツト収集する
ことにより、更新された２進コードを検査し、そ
れらが有効なLRUビツト・パターンを形成する
かどうかを判定する。これは、有効ビツト・パタ
ーンを検査するため、新しいビツトをLRUアレ
イに書込むと同時に変更されないビツトを読出し
て新しいビツト及び変更されないビツトを検査す
ことにより、計算機サイクル・タイム即ちLRU
アレイ・アクセス時間に影響を及ぼさずに行なわ
れる。 Ｄ 実施例 第１図は本発明を利用できる良好な環境、即ち
キヤツシユ記憶システムを示す。しかしながら、
本発明は、キヤツシユが設けられていない主記憶
装置をアクセスするアドレスの速い変換のために
DLATが使用される高いパフオーマンスのシス
テムでも等しく役立つものである。 キヤツシユ記憶システムはキヤツシユ１及びそ
のDLAT２を含み、それらは複数の合同クラス
３−１〜３−ｎ及び４−１〜４−ｎにそれぞれ分
割される。理解を容易にするため、これらは２次
元アレイの行（row）とみなされる。典型的なシ
ステムでは、ｎの値は128になる。各々のキヤツ
シユ合同クラスは更に複数のアソシアテイビテ
イ・クラス（ここでは５〜１〜５−４の４つ）に
分割され、各々のDLAT合同クラスは同数のア
ソシアテイビテイ・クラス６−１〜６−４に分割
される。概念的には、これらは２次元アレイの列
（colomn）とみなされる。４つの比較回路
（CMP）７−１〜７−４はプロセツサ・アドレ
ス・バス８を介してアドレス指定されたデータが
キヤツシユに存在しているかどうかを判定する。
バス８上のアドレス（Ｘ＋Ｙ＋Ｚ）は同時にキヤ
ツシユ１及びDLAT２をアドレス指定し、選択
された上位アドレス・ビツト(X)を比較回路７−１
〜７−４に供給する。 バス８上のアドレス（Ｘ＋Ｙ＋Ｚ）の部分Ｙを
用いてDLAT２の合同クラスがアクセスされる
と、その４つのアソシアテイビテイ・クラスに記
憶された上位のアドレス部分がX′が４つの比較
回路７−１〜７−４に転送される。もし４つの上
位のアドレス部分X′の１つがバス８上のアドレ
スの対応する上位のアドレス部分Ｘに一致すれ
ば、それぞれの比較回路はキヤツシユ内の“選択
された”アソシアテイビテイ・クラス及び合同ク
ラスに所望のデータが存在する、即ちキヤツシユ
“ヒツト”があることを表わす信号をそれぞれの
ライン９−１〜９−４に出力する。 比較回路７−１〜７−４の出力９−１〜９−４
は読取り／書込み（Ｒ／Ｗ）制御ロジツク１０に
結合され、制御ロジツク１０はバス１９を介して
LRU記憶装置１１に読取り（RD）及び書込み
（WR）入力を供給する。この場合、LRUアルゴ
リズムは６ビツト２進コードを必要とするので、
記憶装置１１はビツト位置毎に１つのアレイを持
つ６つの独立した128X2LRUアレイ１２−１〜
１２−６を含む。各々のLRUアレイ例えば１２
−１はキヤツシユ１及びDLAT２の各合同クラ
スに対応するエントリを含む、従つて、アレイ１
２−１〜１２−６はそれぞれ合同クラス・エント
リ１３−１〜１３−ｎ、１４−１〜１４−ｎ、１
５−１〜１５−ｎ、１６−１〜１６−ｎ、１７−
１〜１７−ｎ、１８−１〜１８−ｎを有する。エ
ントリはアドレス・バス８の合同クラス・ビツト
Ｙを介してアクセスされる。 出力９−１〜９−４はLRU更新ロジツク２０
に結合され、更新ロジツク２０はバス２１を介し
てデータ入力をLRUアレイ１２−１〜１２−６
に供給する。これらの入力はそれぞれアレイ１２
−１〜１２−６のビツトＡ〜Ｆとして示される。
ビツトＡ〜ＦはLPU２進コードの６ビツトを表
わす。 インバータ２５〜３０は合同クラス・エントリ
のもう１つのビツト位置の奇数パリテイ検査ビツ
トをアレイ１２−１〜１２−６に供給する。 アレイ１２−１〜１２−６でLRUビツトＡ〜
Ｆ及びパリテイ・ビツトが読出されると、それら
はバス３２を介してレジスタ３１に記憶される。
レジスタ３１に結合されたパリテイ検査回路３２
ａは、LRU更新動作中にキヤツシユ“ミス”が
起こると、レジスタ３１内のビツトのパリテイを
検査する。キヤツシユ・ミスが起こると、適切な
LRUビツトがアレイ１２−１〜１２−６からレ
ジスタ３１に、次いでレジスタ３３に転送され
る。置換アルゴリズム復合ロジツク回路３４は置
換のためにどのアソシアテイビテイ・クラス（最
低使用頻度）が選択されるかを決定する。 LRUデータ更新バス２１とバス３２のLRUデ
ータ出力部分とは多重記憶制御装置
（multiplexor）３７及びレジスタ３８を介して
LRUパターン検査ロジツク３６に結合される。
多重記憶制御装置３７内のゲート動作はバス１９
上の読取り及び書込み信号によつて決定される。 前述のように、６ビツト２進コードは各合同ク
ラスの４つのアソシアテイビテイ・クラス１〜４
の使用の順序を表わすために使用される。６ビツ
ト・コードは６４の論理的な組合せを持つが、そ
のうちの２４だけがLRUアルゴリズムで有効に
使用される。６ビツトは文字Ａ〜Ｆで参照され
る。下記の表は全ての使用可能なシーケンスの
有効な２進ビツトの組合せを示す。
を示す情報を維持する装置、特に該装置に関連し
た誤り検出手段に関する。 Ｂ 従来技術及びその問題点 ランダムなシーケンスで使用される複数のユニ
ツトを有するデータ処理システムでは、種々のユ
ニツトを共有して使用する必要があり、且つ最適
レベルのパフオーマンスを達成するためには、現
にユニツトに割当てられた使用以上の利用を必要
とする頻度が最低であるユニツトを更にそれぞれ
の新たな使用のために割当てる必要がある。 本発明の良好な実施例は高速バツフア記憶装置
（キヤツシユ）と、デイレクトリ・ルツク・アサ
イド・テーブル（DLAT）と、最低使用頻度
（LRU）置換アルゴリズムに従つてバツフア記憶
装置のそれぞれのセクシヨンの使用の順序に関す
る２進符号化情報を維持し更新する装置とを有す
るキヤツシユ記憶システムに組込まれる。 キヤツシユ及びそのDLATは複数の合同クラ
スに分割され、各合同クラスは複数のアソシアテ
イビテイ・クラスを含む。LRU装置は合同クラ
ス毎に１つの位置を持ちそこにそれぞれの合同ク
ラスのアソシアイビテイ・クラスの使用データ
（LRU2進コード）を記憶する記憶アレイを含む。
前記キヤツシユ記憶システムは多くの特許及び出
版物、例えば米国特許第3588829号明細書に記述
されている。 このタイプの既知のキヤツシユ・システムの動
作中、各合同クラスのLRU2進コードは、関連す
る合同クラスのアソシアテイビテイ・クラスの１
つに対応するキヤツシユ記憶（よくキヤツシユ・
ラインと呼ばれる）のアクセス（使用）が成功す
る毎に更新される。どのアソシアテイビテイ・ク
ラスがアクセスのため選択されるかにより、２進
コードの幾つかのLRUビツトが更新されなけれ
ばならない。残りの２進コード・ビツクは、それ
らが以前のアクセスの経歴を維持し変らないから
更新を必要としない。 キヤツシユ設計においてLRU機能は各合同ク
ラス内でキヤツシユ・ラインがアクセスされてい
る順序が記憶する。キヤツシユ合同クラスが一杯
になり当該合同クラスへのキヤツシユ・ラインの
ロードが必要になると、合同クラス内のどのアソ
シアテイビテイ・クラスが最低使用頻度になつて
いるかを判定するために合同クラスのLRU2進コ
ードが使用される。そして最低使用頻度をキヤツ
シユ・ライン内のデータは新しいデータと置換さ
れる。このLRU情報は各キヤツシユ合同クラス
に関連した２進コードに符号化される。２進コー
ド・ビツトの数は合同クラス当りのアソシアテイ
ビテイ・クラスの数によつて決まる。LRUの機
能は合同クラスがアクセスされる毎に２進コード
を更新することを要求するので、正確なアクセス
の経歴を維持することができる。 LRU機能はその時間の大部分を各合同クラス
でキヤツシユ・アソシアテイビテイ・クラスがア
クセスされる順序を記憶するのに消費する。キヤ
ツシユ・ミスによつて要求されると、LRUパタ
ーンはアレイから読取られ、復号され、そのとき
新しいデータに置換される最低使用頻度のアソシ
アテイビテイ・クラスを表わすために使用され
る。もしLRUアレイ、更新ロジツク又は制御部
が故障すれば、キヤツシユは有効なデータを供給
し続けることができるが、その誤りはシステム・
パフオーマンスを低下させるかも知れない不必要
なライン・ローデイングを起こす恐れがある。パ
フオーマンス低下の程度は故障にもよるが、かな
りのものになることがある。従つて、前記誤りの
早期検出が有利である。 キヤツシユのアクセスが成功している間は
LRU2進コードのLRUビツトがみな更新される
とは限らないが、一般に既知のシステムは、２進
コード・ビツトの全てを、更新を要するものも要
しないものも、適切なLRUアレイ位置から読出
している。前者のビツトは更新され、全てのビツ
トは、更新されたものも更新されないものも、記
憶位置に戻される。これは従来技術では更新動作
のREAD／MODIFY／WRITE（RMW）−読取／
変更／書込−サイクル呼ばれる。 受入可能なシステム・パフオーマンスはCPU
システム・サイクル中にRMWサイクルをうまく
実行する必要がある。システム速度が増大するに
つれてRMWサイクルはシステム・サイクル・タ
イムを制限する。 システムのこの制限をなくすために、LRU2進
コード内の各ビツト位置に１つの、独立して且つ
別々にアドレス可能な複数の記憶アレイを有する
LRU記憶装置を実現することが提案されている。
アレイ毎の別個の読取り／書込み制御は変更され
ないビツトの書込み制御を禁止することにより書
込み専用動作を可能にする。 各LRUの更新中、LRUアレイの２進コード・
ビツト位置に幾つかだけが書込まれ、２進コー
ド・ビツトはどれも“更新”の機能としては読出
されない。なぜなら“書込み専用”更新機能は
READサブサイクルなしに終了しているからで
ある。 誤り検出を可能にするため、別々にアドレス可
能なアレイの各々は合同クラス毎にLRUビツト
及びパリテイ・ビツトの２つのビツト位置を含
む。LRUビツトがアレイに書込まれると、適切
なパリテイ・ビツトが生成され各々のLRUビツ
ト即ち変更ビツトとともに記憶される。データ処
理システムの主記憶装置から関連する合同クラス
内の２進コードに対応するキヤツシユ・ラインに
データを転送することが必要になると、LRU2進
コードのパリテイ検査が実行される。 しかしながら、これが実現されると幾つかの誤
り検出問題が起こる。２進コード更新な選択され
たビツトにだけ書込むから、選択されないビツト
は変更されないままにアレイに保持される。よつ
て、更新中、検査のために、完全なLRU2進コー
ドを容易に入手することができない。更新中、も
し検査が省略されれば、LRU2進コード誤りの検
出は、ずつと後になつて、キヤツシユ・ライン・
ロード中に最低使用頻度のアソシアテイビテイ・
クラスを選択するために、２進コードが使用され
るまで起きないかも知れない。最初の故障時より
もずつと後にこれらの誤りを検出することは、最
初の誤りの原因の決定を更に困難にする。故障時
に誤りを検出することを可能にするために、本発
明は各更新後直ちにLRU2進コードを検査する方
法を開示する。 よつて、本発明の主たる目的は改良された誤り
検査方法及び装置を提供することである。 Ｃ 問題点を解決するための手段 本発明はLRU検査方法及び装置は、書込み中
のビツト及び変更されないままのビツト収集する
ことにより、更新された２進コードを検査し、そ
れらが有効なLRUビツト・パターンを形成する
かどうかを判定する。これは、有効ビツト・パタ
ーンを検査するため、新しいビツトをLRUアレ
イに書込むと同時に変更されないビツトを読出し
て新しいビツト及び変更されないビツトを検査す
ことにより、計算機サイクル・タイム即ちLRU
アレイ・アクセス時間に影響を及ぼさずに行なわ
れる。 Ｄ 実施例 第１図は本発明を利用できる良好な環境、即ち
キヤツシユ記憶システムを示す。しかしながら、
本発明は、キヤツシユが設けられていない主記憶
装置をアクセスするアドレスの速い変換のために
DLATが使用される高いパフオーマンスのシス
テムでも等しく役立つものである。 キヤツシユ記憶システムはキヤツシユ１及びそ
のDLAT２を含み、それらは複数の合同クラス
３−１〜３−ｎ及び４−１〜４−ｎにそれぞれ分
割される。理解を容易にするため、これらは２次
元アレイの行（row）とみなされる。典型的なシ
ステムでは、ｎの値は128になる。各々のキヤツ
シユ合同クラスは更に複数のアソシアテイビテ
イ・クラス（ここでは５〜１〜５−４の４つ）に
分割され、各々のDLAT合同クラスは同数のア
ソシアテイビテイ・クラス６−１〜６−４に分割
される。概念的には、これらは２次元アレイの列
（colomn）とみなされる。４つの比較回路
（CMP）７−１〜７−４はプロセツサ・アドレ
ス・バス８を介してアドレス指定されたデータが
キヤツシユに存在しているかどうかを判定する。
バス８上のアドレス（Ｘ＋Ｙ＋Ｚ）は同時にキヤ
ツシユ１及びDLAT２をアドレス指定し、選択
された上位アドレス・ビツト(X)を比較回路７−１
〜７−４に供給する。 バス８上のアドレス（Ｘ＋Ｙ＋Ｚ）の部分Ｙを
用いてDLAT２の合同クラスがアクセスされる
と、その４つのアソシアテイビテイ・クラスに記
憶された上位のアドレス部分がX′が４つの比較
回路７−１〜７−４に転送される。もし４つの上
位のアドレス部分X′の１つがバス８上のアドレ
スの対応する上位のアドレス部分Ｘに一致すれ
ば、それぞれの比較回路はキヤツシユ内の“選択
された”アソシアテイビテイ・クラス及び合同ク
ラスに所望のデータが存在する、即ちキヤツシユ
“ヒツト”があることを表わす信号をそれぞれの
ライン９−１〜９−４に出力する。 比較回路７−１〜７−４の出力９−１〜９−４
は読取り／書込み（Ｒ／Ｗ）制御ロジツク１０に
結合され、制御ロジツク１０はバス１９を介して
LRU記憶装置１１に読取り（RD）及び書込み
（WR）入力を供給する。この場合、LRUアルゴ
リズムは６ビツト２進コードを必要とするので、
記憶装置１１はビツト位置毎に１つのアレイを持
つ６つの独立した128X2LRUアレイ１２−１〜
１２−６を含む。各々のLRUアレイ例えば１２
−１はキヤツシユ１及びDLAT２の各合同クラ
スに対応するエントリを含む、従つて、アレイ１
２−１〜１２−６はそれぞれ合同クラス・エント
リ１３−１〜１３−ｎ、１４−１〜１４−ｎ、１
５−１〜１５−ｎ、１６−１〜１６−ｎ、１７−
１〜１７−ｎ、１８−１〜１８−ｎを有する。エ
ントリはアドレス・バス８の合同クラス・ビツト
Ｙを介してアクセスされる。 出力９−１〜９−４はLRU更新ロジツク２０
に結合され、更新ロジツク２０はバス２１を介し
てデータ入力をLRUアレイ１２−１〜１２−６
に供給する。これらの入力はそれぞれアレイ１２
−１〜１２−６のビツトＡ〜Ｆとして示される。
ビツトＡ〜ＦはLPU２進コードの６ビツトを表
わす。 インバータ２５〜３０は合同クラス・エントリ
のもう１つのビツト位置の奇数パリテイ検査ビツ
トをアレイ１２−１〜１２−６に供給する。 アレイ１２−１〜１２−６でLRUビツトＡ〜
Ｆ及びパリテイ・ビツトが読出されると、それら
はバス３２を介してレジスタ３１に記憶される。
レジスタ３１に結合されたパリテイ検査回路３２
ａは、LRU更新動作中にキヤツシユ“ミス”が
起こると、レジスタ３１内のビツトのパリテイを
検査する。キヤツシユ・ミスが起こると、適切な
LRUビツトがアレイ１２−１〜１２−６からレ
ジスタ３１に、次いでレジスタ３３に転送され
る。置換アルゴリズム復合ロジツク回路３４は置
換のためにどのアソシアテイビテイ・クラス（最
低使用頻度）が選択されるかを決定する。 LRUデータ更新バス２１とバス３２のLRUデ
ータ出力部分とは多重記憶制御装置
（multiplexor）３７及びレジスタ３８を介して
LRUパターン検査ロジツク３６に結合される。
多重記憶制御装置３７内のゲート動作はバス１９
上の読取り及び書込み信号によつて決定される。 前述のように、６ビツト２進コードは各合同ク
ラスの４つのアソシアテイビテイ・クラス１〜４
の使用の順序を表わすために使用される。６ビツ
ト・コードは６４の論理的な組合せを持つが、そ
のうちの２４だけがLRUアルゴリズムで有効に
使用される。６ビツトは文字Ａ〜Ｆで参照され
る。下記の表は全ての使用可能なシーケンスの
有効な２進ビツトの組合せを示す。
【表】
表で、時間シーケンスの左端の値は、“最高”
使用頻度のアソシアテイビテイ・クラスを表わ
し、右端の値は“最低”使用頻度のアソシアテイ
ビテイ・クラスを表わす。従つて、表の最上部の
エントリ“1234”は１は最高、２は次に最高、３
はそれに次ぎ、４は“最低“の使用頻度であるこ
とを意味する。もしキヤツシユ・ミスが起これ
ば、置換のためアソシアテイビテイ・クラス４が
選択される。 LRUビツトの下の項は有効なシーケンスの条
件を示す。例えば、1A2はアソシアテイビテイ・
クラス１がアソシアテイビテイ・クラス２の後の
使用に選択されたことを意味し、1A3はアソシア
テイビテイ・クラス１がアソシアテイビテイ・ク
ラス３の後の使用に選択されたことを意味する、
等である。 シーケンス毎に、各項の下のLRUビツト値、
例えば1A2、1A3等は、もし実際のシーケンスが
それぞれのシーケンス条件に一致すれば、論理的
な“１”である。例えば、シーケンス1234で、ク
ラス２、３、４の後に使用にクラス１が選択さ
れ、クラス３及び４の後の使用にクラス２が選択
され、クラス４の後に使用にクラス３が選択され
ている。従つて、全てのLRUビツトは論理的な
“１”である。 もし条件が一致しなければ、論理的な“０”が
現われる。例えば、シーケンス1243で、クラス４
の後の使用にクラス３は選択されていないから、
LRUビツトＦの下には論理的な“０”が現われ
る。逆に反対が真である。 表のLRU2進コードを維持するための更新手
順は下記の表に示す。プロセツサが仮想アドレ
スをバス８に乗せ、うまくキヤツシユ１即ちキヤ
ツシユ・ビツトをアクセスする毎に更新が起き
る。比較一致信号はバス８上の対応する上位の仮
想アドレスの値に等しい上位の仮想アドレスの値
を持つアソシアテイビテイ・クラスを見いだす比
較回路７−１〜７−４に対応するライン９−１〜
９−４のうちの１つのラインに現われる。
使用頻度のアソシアテイビテイ・クラスを表わ
し、右端の値は“最低”使用頻度のアソシアテイ
ビテイ・クラスを表わす。従つて、表の最上部の
エントリ“1234”は１は最高、２は次に最高、３
はそれに次ぎ、４は“最低“の使用頻度であるこ
とを意味する。もしキヤツシユ・ミスが起これ
ば、置換のためアソシアテイビテイ・クラス４が
選択される。 LRUビツトの下の項は有効なシーケンスの条
件を示す。例えば、1A2はアソシアテイビテイ・
クラス１がアソシアテイビテイ・クラス２の後の
使用に選択されたことを意味し、1A3はアソシア
テイビテイ・クラス１がアソシアテイビテイ・ク
ラス３の後の使用に選択されたことを意味する、
等である。 シーケンス毎に、各項の下のLRUビツト値、
例えば1A2、1A3等は、もし実際のシーケンスが
それぞれのシーケンス条件に一致すれば、論理的
な“１”である。例えば、シーケンス1234で、ク
ラス２、３、４の後に使用にクラス１が選択さ
れ、クラス３及び４の後の使用にクラス２が選択
され、クラス４の後に使用にクラス３が選択され
ている。従つて、全てのLRUビツトは論理的な
“１”である。 もし条件が一致しなければ、論理的な“０”が
現われる。例えば、シーケンス1243で、クラス４
の後の使用にクラス３は選択されていないから、
LRUビツトＦの下には論理的な“０”が現われ
る。逆に反対が真である。 表のLRU2進コードを維持するための更新手
順は下記の表に示す。プロセツサが仮想アドレ
スをバス８に乗せ、うまくキヤツシユ１即ちキヤ
ツシユ・ビツトをアクセスする毎に更新が起き
る。比較一致信号はバス８上の対応する上位の仮
想アドレスの値に等しい上位の仮想アドレスの値
を持つアソシアテイビテイ・クラスを見いだす比
較回路７−１〜７−４に対応するライン９−１〜
９−４のうちの１つのラインに現われる。
【表】
従つて、アソシアテイビテイ・クラス１がライ
ン９−１上の比較一致信号を活動状態にすると、
２進“１”の値はバス８上の仮想アドレス内の合
同クラス・ビツトに対応する合同クラス位置のビ
ツトＡ、Ｂ、ＣのLRUアレイに書込まれる。 同様に、アソシアテイビテイ・クラス２の比較
一致信号は２進値“０、１、１”を適切な合同ク
ラスのビツトＡ、Ｄ及びＥのLRUアレイにそれ
ぞれ書込み、比較一致信号３はアレイＢ、Ｄ及び
Ｆに“０、０、１”を書込み、比較一致信号４は
アレイＣ、Ｅ及びＦに“０、０、０”を書込む。 各更新で変更されないビツトは前の比較の経歴
を維持するので、そのままに保持されなければな
らない。 第１、第２及び第３図で、アレイ１２−１〜１
２−６並びに関連したロジツク１０及び２０が前
記第及び表のLRUアルゴリズムを実現する
ことがわかる。プロセツサ（図示せず）はキヤツ
シユ１をアクセスするためアドレスをバス８に乗
せるものと仮定する。該アドレスの合同クラス・
ビツトＹはDLAT２内の適切な合同クラスの４
つのアソシアテイビテイ・クラスを選択し、それ
らの内容（より上位のアドレス・ビツトX′）を
比較回路７−１〜７−４に取込む。 もしバス８上のアドレスによつて探したデータ
がキヤツシユ１にあれば、４つのアソシアテイビ
テイ・クラスの１つに記憶された上位のビツトは
バス８上の対応する上位のアドレス・ビツトと一
致し（等しく）、出力ライン９−１〜９−４の１
つに比較一致信号を生じさせる。 第２図は表に関して記述された説明に対応す
る読取り／書込み制御ロジツク１０の論理的な実
現を示す。ライン９−１上の比較一致信号はOR
回路４５，４６，４７を介してバス１９の書込み
（WR）Ａ、書込みＢ及び書込みＣラインに信号
を供給する。 同様に、ライン９−２上の比較一致信号はOR
回路４５，４８，４９を介して書込み（WR）
Ａ、書込みＤ及び書込みＥラインに信号を供給す
る。ライン９−３上の比較一致信号はOR回路４
０，４８，５０を介して書込み（WR）Ｂ、書込
みＤ及び書込みＦラインに信号を供給する。ライ
ン９−４上の比較一致信号はOR回路４７，４
９，５０を介して書込み（WR）Ｃ、書込みＥ及
び書込みＦラインに信号を供給する。 後で説明する理由により、ライン９−１上の信
号はOR回路５３，５２，５１を介して読取り
（RD）Ｄ、Ｅ及びＦラインに信号を供給し、ラ
イン９−２上の信号はOR回路５５，５４，５１
を介して読取り（RD）Ｂ、Ｃ及びＦラインに信
号を供給し、ライン９−３上の信号はOR回路５
６，５４，５２を介して読取り（RD）Ａ、Ｃ及
びＥラインに信号を供給し、ライン９−４上の信
号はOR回路５６，５５，５３を介して読取り
（RD）Ａ、Ｂ及びＤラインに信号を供給する。 キヤツシユ・アクセスを試みている間にライン
９−１〜９−４のどれにも比較一致信号がない、
即ちキヤツシユ・ミスなら、OR−INVERT回路
５７は全ての読取りラインＡ〜Ｆに信号を供給
し、適切なLRU2進コードをロジツク３４に読出
し、どのアソシアテイビテイ・クラスを置換する
かを決定する。回路５７はライン５８にも信号を
供給する。 第３図は表に関して記述された説明に対応す
るLRU更新ロジツク２０の論理的な実現を示す。
更新ロジツク２０は現在のLRUの値とは無関係
である。アレイ１２−１〜１２−６の各々に１つ
ずつ複数のドライバ回路（DR）６０〜６５が設
けられる。ドライバ６０はアレリ１２−１のデー
タ入力Ａを駆動し、ドライバ６１はアレイ１２−
２のデータ入力Ｂを駆動する。以下同様である。 各ドライバ回路は論理的な１及び０の入力を有
する、論理的な１の入力の信号はバス２１の一部
となる出力ラインに論理的な１のレベルを供給す
る。論値的な０の入力信号は出力に論理的な０の
レベルを供給する。 よつて、ライン９−１上の比較一致信号は、ド
ライバ６０，６１，６２及びバス２１を介してア
レイ１２−１，１２−２，１２−３へのデータ入
力Ａ、Ｂ、Ｃに論理的な１の信号レベルを生成す
る。前述のように、ライン９−１の比較一致信号
は書込みＡ、Ｂ、Ｃラインも活動状態にしてい
る。合同クラス・アドレスＹ信号はアレイ１２−
１〜１２−６内の適切な合同クラスを選択し、選
択された合同位置のアレイ１２−１〜１２−３に
論理的な１のビツトが書込まれる。 同様に、ライン９−２上の比較一致信号はドラ
イバ６０，６３，６４、バス２１及び該アレイの
データ入力Ａ、Ｄ、Ｅを介して論理的なビツト
０、１、１をアレイ１２−１，１２−４，１２−
５に書込む。 ライン９−３上の比較一致信号はドライバ６
１，６３，６５、バス２１及び該アレイのデータ
入力Ｂ、Ｄ、Ｆを介して論理的なビツト０、０、
１をアレイ１２−２，１２−４，１２−６に書込
む。 ライン９−４上の比較一致信号はドライバ６
２，６４，６５、バス２１及び該アレイのデータ
入力Ｃ、Ｅ、Ｆを介して論理的なビツト０、０、
０をアレイ１２−３，１２−５，１２−６に書込
む。 第４図は、LRU機能のデータフロー及びパリ
テイ生成、パリテイ検査を示す。LRU2進コー
ド・データが３つのアレイに書込まれる、即ちキ
ヤツシユ・ヒツトする毎に、インバータ２５〜３
０により該３つの書込まれたコード・ビツトの
各々について奇数パリテイが生成される。 第２図に関して説明したように、キヤツシユ・
ヒツトの結果、書込まれなかつた３のアレイは適
切なOR回路５１〜５６によつて制御され、適切
な合同クラス位置からデータ（LRUビツト及び
パリテイ・ビツト）を読取る。これは書込み動作
と同時に起きる。３セツトLRU／パリテイ・ビ
ツトは読取り（RD）Ａ〜読取り（RD）Ｆライ
ン（第２図及び第４図）の制御パリテイ検査回路
３２ａに読み込まれる。書込まれたビツトのパリ
テイの検査は、該パリテイ・ビツトがインバータ
２５〜３０を介して生成されたばかりであるから
行なわれない。しかしながら、変更されない
LRUビツトのパリテイはできるだけ早く誤りを
見つけるために検査される。 キヤツシユ・“ミス”が発生したとき、回路５
７（第２図）は全体のLRU2進コードのアレイ１
２−１〜１２−６からの読出しを生じさせる。パ
リテイ検査回路３２ａはLRUビツト・コードの
ビツト位置のどれかにパリテイ誤りがあるかどう
かを判定する。そして、もし誤りがなければ、
LRU2進コードはレジスタ３３に記憶される。置
換復合ロジツク３４（第４図）はプロセツサ・バ
ス８上の仮想アドレスに要求されたデータとの置
換のため適切なアンシアテイビテイ・クラスを選
択する。 第５図はLRUパターン検査信号をデータフロ
ーを示す。（有効なパリテイを持つ）違法なパタ
ーンの使用はライン・ロードの間に最低使用頻度
のものとは別のエントリの置換を生じさせること
があり、それがキヤツシユ・ミスをより頻繁に生
じさせ、システム・パフオーマンスを低下させる
ことがある。従つて、正しいパリテイを持つ違法
のパターンが故障の結果生じるときは、合法の
LRUパターンの検査が望ましく、それによつて、
パリテイ検査の場合よりも多くの誤りの検出する
ことができる。 たとえ故障が起きても正しいパリテイが維持さ
れる多くの場合がある。例えば、もし更新ロジツ
クが故障し間違つた更新ビツトのセツトを生成す
れば、それらがLRUアレイに書込まれる直前に、
これらの個々のビツト毎に正しいパリテイが生成
される。よつて、たとえバリテイに誤りがあつて
も正しいパリテイが維持される。もし誤りのある
パターンが２４の有効な組合せの１つではないな
ら、パターン検査によつて故障が検出される。 更新中は完全なLRUパターンが容易に入手で
きないから、良好なLRU実施例ではパターン検
査は複雑である。一般に、パターン内の６ビツト
のうちの３つはこれらのビツトが書込み中である
から既知である。残りの３ビツトは変更されずに
LRUに保持されるので未知である。キヤツシ
ユ・ミスでパターンが読取られるまで検査を遅延
させることは可能であるが、一般に、この時点で
の誤りの検出は最初の誤りが生じた後に多くの計
算機サイクルを必要とする。誤りの発生からその
誤りの検出までの遅延は最初の故障の原因を判定
することも可能にする。 本発明のパターン検査方法は書込まれることに
なつているビツト及び変更されないままになつて
いるビツトを収集し且つ各々のLRUの更新直後
にLRUパターンを検査する。書込み中の３ビツ
トは既知である。それぞれのアレイで変更されな
いままになつている３ビツトは容易には入手でき
ず、LRUパターンを検査するために取得されな
ければならない。これらの３ビツトは、他の３つ
のアレイがそれらの変更されたビツト書込むと同
時に、ビツトが変更されない３つのアレイを読取
ることにより取得される。よつて、完全なパター
ンは２つのソースから収集し検査することができ
る。 従つて、第５図で明らかなように、更新ロジツ
ク・バス２１のそれぞれのデータ入力ラインＡ〜
Ｆは多重記憶制御装置３７の多重化エレメント７
０〜７５へのデータ入力を形成する。書込みＡ〜
書込みＦライン（第２図）はエレメント７０〜７
５へのゲート入力を形成する。アレイ１２−１〜
１２−６のLRUA〜Ｆ出力はエレメント７０〜
７５へのもう１つのデータ入力を形成する。読取
りＡ〜読取りＦのラインはエレメント７０〜７５
へのゲート入力を形成する。前述のように、各々
のLRU更新動作中、３ビツトはLRUアレイに書
込まれ、他の３ビツトはアレイから読取られる。
これらの、新しいLRU2進コード・パターンを形
成する６ビツトは、ロジツク３６による有効性検
査のため多重化エレメント７０〜７５によつてレ
ジスタ３８にゲートされる。 従つて、変更されないLRUビツトのパリテイ
検査及び新たに形成されたLRUパターンのパタ
ーン検査は、そのための時間を追加することな
く、更新システム書込みサイクル中に達成され
る。 読取られ且つ書まれたLRUビツトの収集によ
るLRU誤り検出は、更新発生時に、変更されな
いビツトの並行読取りを行なうとによりLRUア
レイ上の独立のビツトのＲ／Ｗ制御を利用する。
これは各更新後のパターン検査のための完全な
LRUパターを入手し、故障分析を容易にする故
障時の誤り検出を可能にする。 Ｅ 発明の効果 本発明によれば、LRU更新後直ちにLRU2進
コードを検査することができ、したがつて故障時
に誤りを検出することが可能になる。
ン９−１上の比較一致信号を活動状態にすると、
２進“１”の値はバス８上の仮想アドレス内の合
同クラス・ビツトに対応する合同クラス位置のビ
ツトＡ、Ｂ、ＣのLRUアレイに書込まれる。 同様に、アソシアテイビテイ・クラス２の比較
一致信号は２進値“０、１、１”を適切な合同ク
ラスのビツトＡ、Ｄ及びＥのLRUアレイにそれ
ぞれ書込み、比較一致信号３はアレイＢ、Ｄ及び
Ｆに“０、０、１”を書込み、比較一致信号４は
アレイＣ、Ｅ及びＦに“０、０、０”を書込む。 各更新で変更されないビツトは前の比較の経歴
を維持するので、そのままに保持されなければな
らない。 第１、第２及び第３図で、アレイ１２−１〜１
２−６並びに関連したロジツク１０及び２０が前
記第及び表のLRUアルゴリズムを実現する
ことがわかる。プロセツサ（図示せず）はキヤツ
シユ１をアクセスするためアドレスをバス８に乗
せるものと仮定する。該アドレスの合同クラス・
ビツトＹはDLAT２内の適切な合同クラスの４
つのアソシアテイビテイ・クラスを選択し、それ
らの内容（より上位のアドレス・ビツトX′）を
比較回路７−１〜７−４に取込む。 もしバス８上のアドレスによつて探したデータ
がキヤツシユ１にあれば、４つのアソシアテイビ
テイ・クラスの１つに記憶された上位のビツトは
バス８上の対応する上位のアドレス・ビツトと一
致し（等しく）、出力ライン９−１〜９−４の１
つに比較一致信号を生じさせる。 第２図は表に関して記述された説明に対応す
る読取り／書込み制御ロジツク１０の論理的な実
現を示す。ライン９−１上の比較一致信号はOR
回路４５，４６，４７を介してバス１９の書込み
（WR）Ａ、書込みＢ及び書込みＣラインに信号
を供給する。 同様に、ライン９−２上の比較一致信号はOR
回路４５，４８，４９を介して書込み（WR）
Ａ、書込みＤ及び書込みＥラインに信号を供給す
る。ライン９−３上の比較一致信号はOR回路４
０，４８，５０を介して書込み（WR）Ｂ、書込
みＤ及び書込みＦラインに信号を供給する。ライ
ン９−４上の比較一致信号はOR回路４７，４
９，５０を介して書込み（WR）Ｃ、書込みＥ及
び書込みＦラインに信号を供給する。 後で説明する理由により、ライン９−１上の信
号はOR回路５３，５２，５１を介して読取り
（RD）Ｄ、Ｅ及びＦラインに信号を供給し、ラ
イン９−２上の信号はOR回路５５，５４，５１
を介して読取り（RD）Ｂ、Ｃ及びＦラインに信
号を供給し、ライン９−３上の信号はOR回路５
６，５４，５２を介して読取り（RD）Ａ、Ｃ及
びＥラインに信号を供給し、ライン９−４上の信
号はOR回路５６，５５，５３を介して読取り
（RD）Ａ、Ｂ及びＤラインに信号を供給する。 キヤツシユ・アクセスを試みている間にライン
９−１〜９−４のどれにも比較一致信号がない、
即ちキヤツシユ・ミスなら、OR−INVERT回路
５７は全ての読取りラインＡ〜Ｆに信号を供給
し、適切なLRU2進コードをロジツク３４に読出
し、どのアソシアテイビテイ・クラスを置換する
かを決定する。回路５７はライン５８にも信号を
供給する。 第３図は表に関して記述された説明に対応す
るLRU更新ロジツク２０の論理的な実現を示す。
更新ロジツク２０は現在のLRUの値とは無関係
である。アレイ１２−１〜１２−６の各々に１つ
ずつ複数のドライバ回路（DR）６０〜６５が設
けられる。ドライバ６０はアレリ１２−１のデー
タ入力Ａを駆動し、ドライバ６１はアレイ１２−
２のデータ入力Ｂを駆動する。以下同様である。 各ドライバ回路は論理的な１及び０の入力を有
する、論理的な１の入力の信号はバス２１の一部
となる出力ラインに論理的な１のレベルを供給す
る。論値的な０の入力信号は出力に論理的な０の
レベルを供給する。 よつて、ライン９−１上の比較一致信号は、ド
ライバ６０，６１，６２及びバス２１を介してア
レイ１２−１，１２−２，１２−３へのデータ入
力Ａ、Ｂ、Ｃに論理的な１の信号レベルを生成す
る。前述のように、ライン９−１の比較一致信号
は書込みＡ、Ｂ、Ｃラインも活動状態にしてい
る。合同クラス・アドレスＹ信号はアレイ１２−
１〜１２−６内の適切な合同クラスを選択し、選
択された合同位置のアレイ１２−１〜１２−３に
論理的な１のビツトが書込まれる。 同様に、ライン９−２上の比較一致信号はドラ
イバ６０，６３，６４、バス２１及び該アレイの
データ入力Ａ、Ｄ、Ｅを介して論理的なビツト
０、１、１をアレイ１２−１，１２−４，１２−
５に書込む。 ライン９−３上の比較一致信号はドライバ６
１，６３，６５、バス２１及び該アレイのデータ
入力Ｂ、Ｄ、Ｆを介して論理的なビツト０、０、
１をアレイ１２−２，１２−４，１２−６に書込
む。 ライン９−４上の比較一致信号はドライバ６
２，６４，６５、バス２１及び該アレイのデータ
入力Ｃ、Ｅ、Ｆを介して論理的なビツト０、０、
０をアレイ１２−３，１２−５，１２−６に書込
む。 第４図は、LRU機能のデータフロー及びパリ
テイ生成、パリテイ検査を示す。LRU2進コー
ド・データが３つのアレイに書込まれる、即ちキ
ヤツシユ・ヒツトする毎に、インバータ２５〜３
０により該３つの書込まれたコード・ビツトの
各々について奇数パリテイが生成される。 第２図に関して説明したように、キヤツシユ・
ヒツトの結果、書込まれなかつた３のアレイは適
切なOR回路５１〜５６によつて制御され、適切
な合同クラス位置からデータ（LRUビツト及び
パリテイ・ビツト）を読取る。これは書込み動作
と同時に起きる。３セツトLRU／パリテイ・ビ
ツトは読取り（RD）Ａ〜読取り（RD）Ｆライ
ン（第２図及び第４図）の制御パリテイ検査回路
３２ａに読み込まれる。書込まれたビツトのパリ
テイの検査は、該パリテイ・ビツトがインバータ
２５〜３０を介して生成されたばかりであるから
行なわれない。しかしながら、変更されない
LRUビツトのパリテイはできるだけ早く誤りを
見つけるために検査される。 キヤツシユ・“ミス”が発生したとき、回路５
７（第２図）は全体のLRU2進コードのアレイ１
２−１〜１２−６からの読出しを生じさせる。パ
リテイ検査回路３２ａはLRUビツト・コードの
ビツト位置のどれかにパリテイ誤りがあるかどう
かを判定する。そして、もし誤りがなければ、
LRU2進コードはレジスタ３３に記憶される。置
換復合ロジツク３４（第４図）はプロセツサ・バ
ス８上の仮想アドレスに要求されたデータとの置
換のため適切なアンシアテイビテイ・クラスを選
択する。 第５図はLRUパターン検査信号をデータフロ
ーを示す。（有効なパリテイを持つ）違法なパタ
ーンの使用はライン・ロードの間に最低使用頻度
のものとは別のエントリの置換を生じさせること
があり、それがキヤツシユ・ミスをより頻繁に生
じさせ、システム・パフオーマンスを低下させる
ことがある。従つて、正しいパリテイを持つ違法
のパターンが故障の結果生じるときは、合法の
LRUパターンの検査が望ましく、それによつて、
パリテイ検査の場合よりも多くの誤りの検出する
ことができる。 たとえ故障が起きても正しいパリテイが維持さ
れる多くの場合がある。例えば、もし更新ロジツ
クが故障し間違つた更新ビツトのセツトを生成す
れば、それらがLRUアレイに書込まれる直前に、
これらの個々のビツト毎に正しいパリテイが生成
される。よつて、たとえバリテイに誤りがあつて
も正しいパリテイが維持される。もし誤りのある
パターンが２４の有効な組合せの１つではないな
ら、パターン検査によつて故障が検出される。 更新中は完全なLRUパターンが容易に入手で
きないから、良好なLRU実施例ではパターン検
査は複雑である。一般に、パターン内の６ビツト
のうちの３つはこれらのビツトが書込み中である
から既知である。残りの３ビツトは変更されずに
LRUに保持されるので未知である。キヤツシ
ユ・ミスでパターンが読取られるまで検査を遅延
させることは可能であるが、一般に、この時点で
の誤りの検出は最初の誤りが生じた後に多くの計
算機サイクルを必要とする。誤りの発生からその
誤りの検出までの遅延は最初の故障の原因を判定
することも可能にする。 本発明のパターン検査方法は書込まれることに
なつているビツト及び変更されないままになつて
いるビツトを収集し且つ各々のLRUの更新直後
にLRUパターンを検査する。書込み中の３ビツ
トは既知である。それぞれのアレイで変更されな
いままになつている３ビツトは容易には入手でき
ず、LRUパターンを検査するために取得されな
ければならない。これらの３ビツトは、他の３つ
のアレイがそれらの変更されたビツト書込むと同
時に、ビツトが変更されない３つのアレイを読取
ることにより取得される。よつて、完全なパター
ンは２つのソースから収集し検査することができ
る。 従つて、第５図で明らかなように、更新ロジツ
ク・バス２１のそれぞれのデータ入力ラインＡ〜
Ｆは多重記憶制御装置３７の多重化エレメント７
０〜７５へのデータ入力を形成する。書込みＡ〜
書込みＦライン（第２図）はエレメント７０〜７
５へのゲート入力を形成する。アレイ１２−１〜
１２−６のLRUA〜Ｆ出力はエレメント７０〜
７５へのもう１つのデータ入力を形成する。読取
りＡ〜読取りＦのラインはエレメント７０〜７５
へのゲート入力を形成する。前述のように、各々
のLRU更新動作中、３ビツトはLRUアレイに書
込まれ、他の３ビツトはアレイから読取られる。
これらの、新しいLRU2進コード・パターンを形
成する６ビツトは、ロジツク３６による有効性検
査のため多重化エレメント７０〜７５によつてレ
ジスタ３８にゲートされる。 従つて、変更されないLRUビツトのパリテイ
検査及び新たに形成されたLRUパターンのパタ
ーン検査は、そのための時間を追加することな
く、更新システム書込みサイクル中に達成され
る。 読取られ且つ書まれたLRUビツトの収集によ
るLRU誤り検出は、更新発生時に、変更されな
いビツトの並行読取りを行なうとによりLRUア
レイ上の独立のビツトのＲ／Ｗ制御を利用する。
これは各更新後のパターン検査のための完全な
LRUパターを入手し、故障分析を容易にする故
障時の誤り検出を可能にする。 Ｅ 発明の効果 本発明によれば、LRU更新後直ちにLRU2進
コードを検査することができ、したがつて故障時
に誤りを検出することが可能になる。
第１図は改良された良好な誤り検出機構の形式
を組込むキヤツシユ記憶システムの概要図であ
る。第２図及び第３図はそれぞれ本発明の読取
り／書込み制御ロジツク及びLRU更新ロジツク
の論理的な実現の概要図である。第４図は本発明
のLRU機能のデータフローを示す図である。第
５図は本発明のパターン検査機能のデータフロー
を示す図である。 １……キヤツシユ、２……DLAT、７−１〜
７−４……比較回路、８……プロセツサ・アドレ
ス・バス、１０……読取り／書込み制御ロジツ
ク、１１……LRU記憶装置、１２−１〜１２−
６……LRUアレイ、２０……LRU更新ロジツ
ク、２５〜３０……インバータ、３２ａ……パリ
テイ検査回路、３４……置換復号ロジツク回路、
３６……LRUパターン検査ロジツク、３７……
多重記憶制御装置、３８……レジスタ、４５〜５
６……OR回路、５７……OR−INVERT回路、
６０〜６５……ドライバ回路、７０〜７５……多
重化エレメント。
を組込むキヤツシユ記憶システムの概要図であ
る。第２図及び第３図はそれぞれ本発明の読取
り／書込み制御ロジツク及びLRU更新ロジツク
の論理的な実現の概要図である。第４図は本発明
のLRU機能のデータフローを示す図である。第
５図は本発明のパターン検査機能のデータフロー
を示す図である。 １……キヤツシユ、２……DLAT、７−１〜
７−４……比較回路、８……プロセツサ・アドレ
ス・バス、１０……読取り／書込み制御ロジツ
ク、１１……LRU記憶装置、１２−１〜１２−
６……LRUアレイ、２０……LRU更新ロジツ
ク、２５〜３０……インバータ、３２ａ……パリ
テイ検査回路、３４……置換復号ロジツク回路、
３６……LRUパターン検査ロジツク、３７……
多重記憶制御装置、３８……レジスタ、４５〜５
６……OR回路、５７……OR−INVERT回路、
６０〜６５……ドライバ回路、７０〜７５……多
重化エレメント。
Claims (1)
- 【特許請求の範囲】 １ ランダムなシーケンスで使用される複数のユ
ニツトにおけるユニツトを置換する順序を表わす
２進コード・パターンを生成し誤りを検査するシ
ステムであつて、 該パターンを記憶するため、該パターン内の論
理的なビツト毎に１つの、複数の記憶エレメン
ト、 該ユニツトの各々に関連し、該関連したユニツ
トの使用を表わす信号を生成する手段、 該記憶エレメント及び該信号生成手段に接続さ
れ、該パターン・ビツトのうちの幾つかについて
だけ更新ビツトを生成するロジツク手段、 該信号生成手段に記憶エレメント毎に接続さ
れ、前記使用信号に従つて前記記憶エレメントの
うちの幾つかにだけ該更新ビツトを書込み、該記
憶エレメントから前記幾つかのエレメントとは別
の変更されないパターン・ビツトを読取る別個の
読取り／書込み制御部、 該ロジツク手段及び該記憶エレメントに接続さ
れ、該更新されたパターン・ビツトを該ロジツク
手段から、該変更されないパターン・ビツトを該
記憶エレメントから収集する手段、及び 該収集手段に接続され、該収集されたパターン
の有効性又は非有効性を決定するパターン検査手
段 を含む誤り検査システム。 ２ ランダムなシーケンスで使用される複数のユ
ニツトにおけるユニツトの使用の順序を表わす２
進コードを生成するシステムにおいて、該２進コ
ードの論理的なビツト毎に１つの、別々に選択可
能な記憶エレメントを持つ前記２進コードの記憶
手段、該ユニツトの各々に関連し該関連したユニ
ツトの使用を表わす信号を生成する手段、及び該
記憶エレメント及び該信号生成手段に接続され、
前記使用信号に従つて該記憶エレメントのうちの
選択されたものだけを更新するロジツク手段を含
み、それらと各々の更新された２進コードの有効
性を検査する装置の組合せが 該記憶エレメン及び該ロジツク手段に接続さ
れ、該記憶エレメントの更新中に、更新された２
進コード・ビツトを該ロジツク手段から、変更さ
れない２進コード・ビツトを該選択されない記憶
エレメントから収集する手段、及び 該収集手段に接続され、該収集されたビツトの
有効性を２進コードとして決定するパターン検査
手段 を含む誤り検査システム。 ３ ランダムなシーケンスで使用される複数のユ
ニツトにおけるユニツトの使用の順序を表わす２
進コード・パターンを生成し誤り検査するシステ
ムにおいて、該２進コード・パターン内の論理的
なビツト毎に１つの、別々に選択可能な記憶エレ
メントを持つ前記２進コード・パターンの記憶手
段、該ユニツトの各々に関連し該関連したユニツ
トの使用を表わす信号を生成する手段、該記憶エ
レメント及び該信号生成手段に接続され、前記使
用信号に従つて該記憶エレメントのうちの選択さ
れたものだけに記憶するための更新された２進コ
ード・パターン・ビツトを生成する第１のロジツ
ク手段、及び 該記憶エレメント及び該信号生成手段に接続さ
れ、該更新された２進コード・パターン・ビツト
を前記選択された記憶エレメントに書込む第２の
ロジツク手段を含み、それらと、更新中に該更新
された各２進コード・パターンの有効性を検査す
る装置の組合せが 該２進コード・パターンの更新中に、該選択さ
れた記憶エレメントに書込み信号を、該選択され
ない記憶エレメントに読取り信号を印加する手段
を含む前記第２のロジツク手段、 該記憶エレメント並びに該第１及び第２のロジ
ツク手段に接続され、更新された２進コード・パ
ターン・ビツトを該第１のロジツク手段から、変
更されない２進コード・パターン・ビツトを該選
択されない記憶エレメントから収集する手段、及
び 該収集手段に接続され、該収集されたビツトが
有効な２進コード・パターンを形成するかどうか
を決定するパターン検査手段 を含む誤り検査システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US294021 | 1989-01-06 | ||
| US07/294,021 US4967414A (en) | 1989-01-06 | 1989-01-06 | LRU error detection using the collection of read and written LRU bits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191052A JPH02191052A (ja) | 1990-07-26 |
| JPH0524540B2 true JPH0524540B2 (ja) | 1993-04-08 |
Family
ID=23131558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297802A Granted JPH02191052A (ja) | 1989-01-06 | 1989-11-17 | Ｌｒｕ２進コードの検査システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4967414A (ja) |
| EP (1) | EP0377164B1 (ja) |
| JP (1) | JPH02191052A (ja) |
| DE (1) | DE68923694T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125085A (en) * | 1989-09-01 | 1992-06-23 | Bull Hn Information Systems Inc. | Least recently used replacement level generating apparatus and method |
| ATE158882T1 (de) * | 1990-06-15 | 1997-10-15 | Compaq Computer Corp | Vorrichtung zur echten lru-ersetzung |
| JPH0667980A (ja) * | 1992-05-12 | 1994-03-11 | Unisys Corp | ４ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法 |
| US5530823A (en) * | 1992-05-12 | 1996-06-25 | Unisys Corporation | Hit enhancement circuit for page-table-look-aside-buffer |
| US5471605A (en) * | 1992-08-27 | 1995-11-28 | Intel Corporation | Apparatus for updating a multi-way set associative cache memory status array |
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| US5813028A (en) * | 1993-10-12 | 1998-09-22 | Texas Instruments Incorporated | Cache read miss request invalidation prevention method |
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| US6092156A (en) * | 1997-11-05 | 2000-07-18 | Unisys Corporation | System and method for avoiding deadlocks utilizing split lock operations to provide exclusive access to memory during non-atomic operations |
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| US6687818B1 (en) | 1999-07-28 | 2004-02-03 | Unisys Corporation | Method and apparatus for initiating execution of an application processor in a clustered multiprocessor system |
| US6665761B1 (en) | 1999-07-28 | 2003-12-16 | Unisys Corporation | Method and apparatus for routing interrupts in a clustered multiprocessor system |
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| US20030131277A1 (en) * | 2002-01-09 | 2003-07-10 | Taylor Richard D. | Soft error recovery in microprocessor cache memories |
| JP3953903B2 (ja) * | 2002-06-28 | 2007-08-08 | 富士通株式会社 | キャッシュメモリ装置、及び、参照履歴のビット誤り検出方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR116049A (ja) * | 1975-03-20 | |||
| US4323968A (en) * | 1978-10-26 | 1982-04-06 | International Business Machines Corporation | Multilevel storage system having unitary control of data transfers |
| US4298929A (en) * | 1979-01-26 | 1981-11-03 | International Business Machines Corporation | Integrated multilevel storage hierarchy for a data processing system with improved channel to memory write capability |
| US4490782A (en) * | 1981-06-05 | 1984-12-25 | International Business Machines Corporation | I/O Storage controller cache system with prefetch determined by requested record's position within data block |
| US4483003A (en) * | 1982-07-21 | 1984-11-13 | At&T Bell Laboratories | Fast parity checking in cache tag memory |
| US4807110A (en) * | 1984-04-06 | 1989-02-21 | International Business Machines Corporation | Prefetching system for a cache having a second directory for sequentially accessed blocks |
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| DE3686291T2 (de) * | 1985-05-29 | 1993-03-11 | Toshiba Computer Eng | Cache-anordnung mit einem lru-verfahren und magnetscheibensteuereinrichtung mit einer solchen anordnung. |
| US4831625A (en) * | 1986-12-11 | 1989-05-16 | Texas Instruments Incorporated | Easily cascadable and testable cache memory |
| US4833601A (en) * | 1987-05-28 | 1989-05-23 | Bull Hn Information Systems Inc. | Cache resiliency in processing a variety of address faults |
-
1989
- 1989-01-06 US US07/294,021 patent/US4967414A/en not_active Expired - Fee Related
- 1989-11-17 JP JP1297802A patent/JPH02191052A/ja active Granted
- 1989-12-18 EP EP89123363A patent/EP0377164B1/en not_active Expired - Lifetime
- 1989-12-18 DE DE68923694T patent/DE68923694T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68923694D1 (de) | 1995-09-07 |
| US4967414A (en) | 1990-10-30 |
| JPH02191052A (ja) | 1990-07-26 |
| EP0377164A2 (en) | 1990-07-11 |
| DE68923694T2 (de) | 1996-04-18 |
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| EP0377164A3 (en) | 1991-01-09 |
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