JP2005174386A

JP2005174386A - 半導体集積回路装置

Info

Publication number: JP2005174386A
Application number: JP2003408863A
Authority: JP
Inventors: Makoto Morino; 誠森野; Masayuki Nakamura; 正行中村
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd; Elpida Memory Inc
Current assignee: Hitachi Ltd; Micron Memory Japan Ltd; Hitachi Solutions Technology Ltd
Priority date: 2003-12-08
Filing date: 2003-12-08
Publication date: 2005-06-30
Also published as: US20050122800A1; US6915476B2

Abstract

【課題】ＥＣＣ回路による訂正動作を外部からのメモリアクセスを律則せずに行うようにすることのみならずＥＣＣ回路の個数の削減をも達成する。
【解決手段】第１乃至第Ｎ（Ｎは２以上の整数）のバンクを有するメモリアレイを有する半導体集積回路装置において、メモリアレイは、更に、第１乃至第Ｎのバンクに対応して、第１乃至第Ｎのカラム系救済回路ブロック１１Ｃ、第１乃至第Ｎのロウ系救済回路ブロック１１Ｒ、第１乃至第ＮのＥＣＣフューズブロック、第１乃至第ＮのＥＣＣ回路を、冗長ブロックとして有し、イニシャルサイクル中に、第１乃至第ＮのＥＣＣ回路にて、第１乃至第Ｎのカラム系救済回路ブロック１１Ｃのカラム系救済フューズデータ及び第１乃至前記第Ｎのロウ系救済回路ブロック１１Ｒのロウ系救済フューズデータに、第１乃至第ＮのＥＣＣフューズブロックのＥＣＣフューズデータを用いて、それぞれ、エラー訂正を施す。
【選択図】図１

Description

本発明は、メモリアレイと、救済フューズ素子による救済フューズデータに誤り訂正を施したデータに基づき、前記メモリアレイを救済する救済回路ブロックとを有する半導体集積回路装置に関する。

本発明は、基本的には、ＤＲＡＭ(Dynamic Random Access Memory）を有する半導体集積回路装置に関係しており、特に、クロック同期式ＤＲＡＭ：ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory）を有する半導体集積回路装置に関係している。

特許文献１の第３図には、４つの不良アドレス（各不良アドレスは８ビットで構成されている）を記憶している記憶回路（フューズ回路）と、冗長ビット（５ビット）を記憶している記憶回路（フューズ回路）と、１つのＥＣＣ（Error Correcting Code）回路とを有し、４つの不良アドレスと冗長ビット（５ビット）とがＥＣＣ回路に供給され、このＥＣＣ回路で誤り訂正が行われるようにした半導体集積回路装置が開示されている。不良アドレスは、メモリアレイ内の欠陥メモリセルのアドレスを示しており、メモリアレイを救済するのに使用される。

特許文献２の図１１などには、一つのフューズ素子群及びCyclic Redundancy Codeによるエラー訂正回路をＲＡＭ(Random Access Memory)の複数個が共有するようにした半導体集積回路装置が開示されている。

ここで、図７を参照すると、本発明の基となった関連技術(related art)としての半導体集積回路装置が示されている。この関連技術としての半導体集積回路装置は、複数の通常フューズ（救済フューズ）ＦＮを有する救済回路ブロック１１と、複数のＥＣＣフューズＦＥを有するＥＣＣフューズブロック１２とを有するフューズセットを備えている。この半導体集積回路装置は、更に、フューズセット毎に併設された、専用のＥＣＣ回路１３を備えている。ＥＣＣ回路１３によって誤り訂正されたデータはアドレス比較回路１４を介し出力される構成となっている。
特開昭６０-２０１５９９号公報特開２００２−９４３６８号公報

この関連技術の主な欠点は、以下のとおりである。

（１）救済回路ブロック１１から救済アドレス（救済フューズデータ）を読み出す際に、救済アドレス（救済フューズデータ）に対して、ＥＣＣフューズブロック１２のＥＣＣフューズデータを用いて、ＥＣＣ回路１３において誤り訂正動作を行う為、ＥＣＣ回路１３の訂正時間がアドレスアクセスを律則してしまう為、高速化が図れなくなる。

この欠点を生じる理由は、ＥＣＣ回路１３によるエラー検出及び訂正はシフトレジスタを使ったデータの循環符号化が必要になる為である。

（２）また、訂正対象の救済データフューズ本数が少ない為、ＥＣＣフューズの本数が多くなってしまう。

エラー検出用のデータ数は、訂正対象のデータ数が２^ｎの場合、ｎ−１個となる。この事から、訂正対象データが少ないと結果としてＥＣＣフューズの本数が多くなってしまう。

本発明の第１の目的は、ＥＣＣ回路による訂正動作を、外部からのメモリアクセスを律則せずに行うようにした半導体集積回路装置を提供することにある。

本発明の第２の目的は、ＥＣＣ回路による訂正動作を、外部からのメモリアクセスを律則せずに行うようにすると共に、ＥＣＣ回路の個数の削減をも達成した半導体集積回路装置を提供することにある。

本発明による半導体集積回路装置は、以下のとおりである。

（１）第１乃至第Ｎ（Ｎは２以上の整数）のバンクを有するメモリアレイを有する半導体集積回路装置であって、前記メモリアレイは、更に、前記第１乃至前記第Ｎのバンクに対応した第１乃至第Ｎのカラム系救済回路ブロックと、前記第１乃至前記第Ｎのバンクに対応した第１乃至第Ｎのロウ系救済回路ブロックと、前記第１乃至前記第Ｎのバンクに対応した第１乃至第ＮのＥＣＣフューズブロックと、前記第１乃至前記第Ｎのバンクに対応した第１乃至第ＮのＥＣＣ回路とを、冗長ブロックとして有し、前記半導体集積回路装置へのイニシャルサイクル起動コマンドの投入により起動されるイニシャルサイクル中に、前記第１乃至前記第ＮのＥＣＣ回路にて、前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータに、前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータを用いて、それぞれ、エラー訂正を施すことを特徴とする半導体集積回路装置。

（２）上記（１）に記載の半導体集積回路装置において、
前記半導体集積回路装置へのイニシャルサイクル起動コマンドの投入は、前記半導体集積回路装置の電源投入によって行われることを特徴とする半導体集積回路装置。

（３）上記（２）に記載の半導体集積回路装置において、
前記半導体集積回路装置は、ＤＤＲ２−ＳＤＲＡＭ(Double Data Rate２−Synchronous Dynamic Random Access Memory)であり、前記イニシャルサイクル起動コマンドは、電源投入時に前記半導体集積回路装置の内部のＤＬＬ(Delay Locked Loop)回路をロックする為に発生するＥＭＲＳ（Extended Mode Register Set）コマンドであり、前記イニシャルサイクルは、前記ＥＭＲＳコマンド投入から２００サイクルであることを特徴とする半導体集積回路装置。

（４）上記（１）に記載の半導体集積回路装置において、
前記半導体集積回路装置へのイニシャルサイクル起動コマンドの投入により起動されるイニシャルサイクル中に、前記第１乃至前記第ＮのＥＣＣ回路にて、前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータに、前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータを用いて、それぞれ、エラー訂正を施すと共に、エラー訂正を施されたカラム系救済フューズデータ及びエラー訂正を施されたロウ系救済フューズデータを前記第１乃至前記第Ｎのカラム系救済回路ブロック及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのラッチ回路に、それぞれ、格納することを特徴とする半導体集積回路装置。

（５）上記（１）に記載の半導体集積回路装置において、
前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータの各々は、救済フューズを用いてプログラミングされたものであることを特徴とする半導体集積回路装置。

（６）上記（１）に記載の半導体集積回路装置において、
前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータの各々は、ＥＣＣフューズを用いてプログラミングされたものであることを特徴とする半導体集積回路装置。

（７）上記（１）に記載の半導体集積回路装置において、
前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータの各々は、救済フューズを用いてプログラミングされたものであり、
前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータの各々は、ＥＣＣフューズを用いてプログラミングされたものであることを特徴とする半導体集積回路装置。

上記特許文献１及び上記特許文献２のいずれも、ＥＣＣ回路による訂正動作をイニシャルサイクル時に限定して行うことによって、外部からのメモリアクセスとのオーバーヘッドを無くすことを開示していない。更に、上記特許文献１及び上記特許文献２のいずれも、複数のバンクを有するメモリアレイに言及しておらず、従って、メモリアレイの各バンクごとのロウ系の救済フューズデータ及びカラム系の救済フューズデータの誤り訂正を、専用のＥＣＣ回路で行うことを開示していない。

上述したように本発明によれば、ＥＣＣ回路による訂正動作をイニシャルサイクル時に限定して行うことによって、外部からのメモリアクセスとのオーバーヘッドを無くすことが可能となった。

更に、本発明によれば、複数のバンクを有するメモリアレイの各バンクごとのロウ系の救済フューズデータ及びカラム系の救済フューズデータの誤り訂正を、専用のＥＣＣ回路で行うようにしたことにより、ＥＣＣ回路の個数の削減が達成でき、ＥＣＣ回路の処理や配置が容易となった。

次に、本発明の実施例について図面を参照して説明する。

本発明の特徴は、例えば、ＤＤＲ(Double Data Rate)２−ＳＤＲＡＭ固有の２００サイクルのイニシャルサイクル中にＥＣＣ回路による訂正動作を行うこと、及び、複数のバンクを有するメモリアレイの各バンクごとのロウ系の救済フューズデータ及びカラム系の救済フューズデータの誤り訂正を、専用のＥＣＣ回路で行うことである。上述した関連技術においては、ＥＣＣ回路による訂正時間、及び、ＥＣＣ回路部の回路規模が、オーバーヘッドとなっていた。本発明では、そのようなオーバーヘッドを減じることができる。

以下本発明の特徴について述べる。

図７のように、救済回路ブロック１１の救済フューズデータを個別でＥＣＣ回路１３により訂正した場合、ＥＣＣフューズデータをプログラミングするＥＣＣフューズブロック１２が大きくなる。

この為、本発明では、複数の救済フューズデータを纏めて、２００サイクルのイニシャルサイクル中に、訂正することとした。この際のＥＣＣフューズデータをプログラミングするフューズの本数と、訂正対象となる救済フューズデータを構成するフューズの本数比は、チップ内のレイアウト面積と、チップに搭載するフューズ本数の制約、及び、２００サイクルのイニシャルサイクル中に訂正を行うことから、ＥＣＣフューズデータ：訂正対象データ＝８：６４とした。また、ＥＣＣフューズデータの増加に伴う訂正時間の長大化に関しては、ＤＤＲ２−ＳＤＲＡＭにおいて、電源投入時にチップ内部のＤＬＬ(Delay Locked Loop)回路をロックするために必要な、２００サイクルのイニシャルサイクル時に、ＥＣＣフューズデータ、及び、救済フューズデータの読み出し、エラー検出及び訂正を行い、エラー訂正されたデータを救済回路ブロック内に設けたラッチ回路に格納する。これにより、救済フェーズデータを構成するフューズの切断不良等のプログラミングミスを救済する。

図１を参照すると、本発明の一実施例による半導体集積回路装置が示されている。この半導体集積回路装置は、複数のバンクbank0,…,bank7を有するメモリアレイを有する。このメモリアレイは、更に、複数のバンクbank0,…,bank7に対応した複数のカラム系救済回路ブロック１１Ｃと、複数のバンクbank0,…,bank7に対応した複数のロウ系救済回路ブロック１１Ｒと、複数のバンクbank0,…,bank7に対応した複数のＥＣＣブロック１５とを、冗長ブロックとして有する。なお、ＥＣＣブロック１５は、ＥＣＣフューズブロック（後に図示）及びＥＣＣ回路（後に図示）を有する。

このように、カラム系救済回路ブロック１１Ｃとロウ系救済回路ブロック１１ＲとＥＣＣブロック１５とは半導体チップ内のバンクbank0,…,bank7に対応しそれぞれ８ブロックずつ配置される。

図２を参照すると、図１における一つのバンクに対応するカラム系救済回路ブロック１１Ｃ、ロウ系救済回路ブロック１１Ｒ、及びＥＣＣブロック１５の内部構成が示されている。他のバンクに対応するカラム系救済回路ブロック１１Ｃ、ロウ系救済回路ブロック１１Ｒ、及びＥＣＣブロック１５の内部構成も図２と同様である。さらに、ＥＣＣブロック１５の内部はカラム系救済ブロック１１Ｃと対応した、カラム用ＥＣＣブロック１５Ｃ、及びロウ系救済ブロック１１Ｒに対応したロウ用ＥＣＣブロック１５Ｒにより構成される。

図２において、カラム系救済回路ブロック１１Ｃは、救済起動回路(Enable Fuse block)２１、アドレス比較回路(Adress Fuse block)２２、及び冗長プリデコード回路２３から構成される。また、ロウ系救済回路ブロック１１Ｒは、救済起動回路(Enable Fuse block)２１、アドレス比較回路(Adress Fuse block)２２、及び判定回路２４から構成される。そして、ＥＣＣブロック１５は、ＥＣＣ回路１６及びＥＣＣフューズブロック(ＥＣＣ Fuse block)１７から構成される。ＥＣＣフューズブロック(ＥＣＣ Fuse block)１７は、エラー検出及び訂正用データをＥＣＣフューズデータとして予めプログラミングする為のものである。ＥＣＣ回路１６は、カラム系ＥＣＣブロック及びロウ系ＥＣＣブロックとして機能するものである。

カラム系救済回路ブロック１１Ｃ及びロウ系救済回路ブロック１１Ｒの救済起動回路２１のフューズにプログラミングされた、救済データ（救済フューズデータ）は、１６ビットを１フューズセット単位とした４フューズセット分の６４ビット単位であり、ＥＣＣブロック１５内のＥＣＣ回路１６のカラム系ＥＣＣブロック及びロウ系ＥＣＣブロックに読み出される。カラム系、ロウ系でアドレスフューズ数が違う為、１フューズセット１６ビットと、１６ビットより少ない場合は、余りのビットは０に確定させた上でＥＣＣフューズ用のエラー検出、訂正用フューズデータを作成する。また、これと平行して、ＥＣＣブロック１５内のＥＣＣフューズブロック１７のＥＣＣフューズデータもＥＣＣブロック１５内のＥＣＣ回路１６のカラム系ＥＣＣブロック及びロウ系ＥＣＣブロックに読み出され、ＥＣＣ回路１６によるエラー検出、訂正動作が行われる。そして、訂正後のデータ（訂正データ）は、カラム系救済回路ブロック１１Ｃ及びロウ系救済回路ブロック１１Ｒに転送され、訂正後のデータ（訂正データ）は、救済起動回路２１内部のラッチ回路２１ＬＡにより保持される。

図３を参照すると、図２のカラム系救済回路ブロック１１Ｃ或いはロウ系救済回路ブロック１１Ｒの救済起動回路２１によるＥＣＣ回路１６の起動タイミング及びフューズデータの転送タイミングが示されている。ＤＤＲ2−ＳＤＲＡＭは、電源投入時に内部のＤＬＬ回路をロックする為、ＥＭＲＳ（Extended Mode Register Set：拡張ＭＲＳ)コマンド投入から２００サイクルのイニシャルサイクルを行う必要がある。イニシャルサイクルを起動するＥＭＲＳコマンドをコマンドＣＭＤとして投入により、ＥＣＣ起動信号が活性化する。これを受け、カラム系及びロウ系の救済フューズ及びＥＣＣフューズプリチャージ信号、及びフューズ読み出し信号が順次活性化していく。そして、ＥＣＣフューズデータに関しては、８ビット並列のエラー検出、訂正用データとして、図４に示すＥＣＣフューズブロック１７のＥＣＣ Fuse busを通してＥＣＣ回路１６に読み出され、ロウ系及びカラム系救済回路ブロックからは６４ビット救済データ（救済フューズデータ）が、図５に示す救済起動回路２１のFuse Data busを通して、ＥＣＣ回路１６に読み出される。

図６を参照すると、図２のＥＣＣ回路１６の詳細が示されている。図６において、パラレル/シリアル変換回路ではＥＣＣフューズから一括して並列に読み出された、８ビットのエラー検出、訂正用データ及びカラム系、ロウ系から並列に読み出された救済用データ(フューズデータ)はパラレル/シリアル変換イネーブル信号が活性化する事によりシリアルデータに変換される。変換されたデータはそれぞれ８ビットシンドロームレジスタ及び、７２ビットシフトレジスタに転送されエラー検出、訂正動作が行われる。訂正終了後のデータはシリアル/パラレル変換回路に転送された後、シリアル/パラレル変換イネーブル信号が活性化することにより、パラレルデータに変換され、訂正後のデータとしてカラム系及びロウ系の救済起動回路に転送される。これらの訂正後のデータは救済起動回路内のラッチ回路によって保持される。

次に、本実施例の動作を説明する。

図２において、カラム系救済回路ブロック１１Ｃ及びロウ系救済回路ブロック１１Ｒのフューズにプログラミングされた救済フューズデータは、２００サイクルのイニシャルサイクル中にＥＣＣ回路１６に読み出される。ＥＣＣ回路１６ではあらかじめＥＣＣフューズブロック１７にプログラミングされた訂正データにより、エラーの検出、訂正が行われる。訂正後のデータ（訂正データ）はＥＣＣ回路１６からカラム系救済回路ブロック１１Ｃ及びロウ系救済回路ブロック１１Ｒに転送され、救済起動回路２１内のラッチ回路１１ＬＡに保持される。

なお、図３に示すように、ＥＭＲＳ(エクステンド・モード・レジスタ・セット)によりＥＣＣ起動信号が活性化される。これを受けロウ、カラム、ＥＣＣ用のフューズプリチャージ信号及びフューズ読み出し信号が活性化する。

図４にＥＣＣフューズブロック１７の一例を示す。ＥＣＣフューズブロック１７においては、プリチャージ信号及びフューズデータ読み出し用の起動信号を受け、あらかじめプログラミングしてあるＥＣＣフューズデータをＥＣＣフューズバス(ＥＣＣ Fuse bus)に読み出し、ＥＣＣ回路１６に転送する。

図５にカラム系及びロウ系救済回路ブロックに使われる救済起動回路２１の一例を示す。ＥＣＣ起動信号により活性化した、フューズ（ラッチ）プリチャージ信号により、救済起動回路２１内のフューズラッチ回路がプリチャージされる。また、フューズ読み出し信号が活性化することにより、救済起動回路２１内のフューズセット活性化信号(Fuse set Enable信号)及びフューズ活性化信号(Fuse Enable 信号)が起動され、救済フューズデータがフューズデータバス(Fuse data bus)を介してＥＣＣ回路１６に転送される。

図６にＥＣＣ回路１６の一例を示す。カラム系及びロウ系救済回路ブロックから転送されたフューズデータはパラレル/シリアル変換回路を介しシリアルに７２ビットのシフトレジスタに転送される。同様に、ＥＣＣフューズブロックから転送されたＥＣＣフューズデータはパラレル／シリアル変換回路を介し、シリアルに８ビットのシンドロームレジスタ及び前記シフトレジスタに転送される。シンドロームレジスタ及びシフトレジスタにより訂正されたフューズデータはシリアル／パラレル変換回路を通して、開始４ビット毎のパラレルデータとして救済起動回路に転送され、ラッチ回路に訂正後のデータが保持される。

これら一連の読み出し、訂正動作をチップ内８バンク分のフューズデータに対し、本発明の特徴として、各バンクの複数の救済フューズデータを一括して各バンクの一つのＥＣＣ回路によりまとめて訂正すると共に、救済フューズデータの訂正を、ＤＤＲ２−ＳＤＲＡＭ固有のＥＭＲＳから２００サイクルのイニシャルサイクル中に行い、救済回路の誤動作を対策する。本発明により、ＥＣＣ回路部の回路規模を小さくし、かつバンク毎に処理することにより回路構成や配置を容易にし、及び、ＥＣＣ回路による訂正をイニシャルサイクル時に行うことによって、外部からのメモリアクセスとのオーバーヘッドを無くし、効率の良い救済回路を提供する。

以上のように、本実施例では、フューズ切断時の切断不良による、フューズプログラミングミスが発生しても、６４ビット中２ビットの誤りであればエラー検出、１ビットの誤りであれば訂正が可能となる。

また、カラム系及びロウ系救済回路ブロックに対してＥＣＣフューズブロック及びＥＣＣ回路を設けることにより、レイアウト面積の低減が図れる。

本発明の他の実施例としては、救済回路ブロックだけでなく、内部電源トリミング用フューズにもこのＥＣＣ回路によるフューズデータの訂正機能を適用することにより、トリミングフューズの切断ミスも対策可能となる。

また、ＥＣＣフューズブロックのＥＣＣフューズを救済回路ブロックに使用しているフューズと同じ構造のフューズを使用した場合、ＥＣＣフューズの切断不良も想定される。この対策として、ＥＣＣフューズに関してはＦＬＡＳＨメモリ、又は、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)のように電気的にデータ書き換えが可能なフューズを使用する。

本発明の一実施例による半導体集積回路装置のブロック図である。図１において一つのバンクに対応するカラム系救済回路ブロック、ロウ系救済回路ブロック、及びＥＣＣブロックの内部構成を示したブロック図である。図２のカラム系救済回路ブロック或いはロウ系救済回路ブロックの救済起動回路によるＥＣＣ回路の起動タイミング及びフューズデータの転送タイミングを示す図である。図２のＥＣＣフューズブロックの回路図である。図２の救済起動回路の回路図である。図２のＥＣＣ回路のブロック図である。関連技術としての半導体集積回路装置を説明するためのブロック図である。

符号の説明

１１Ｃカラム系救済回路ブロック
１１Ｒロウ系救済回路ブロック
１５ＥＣＣブロック
１６ＥＣＣ回路
１７ＥＣＣフューズブロック
２１救済起動回路
２２アドレス比較回路
２３冗長プリデコード回路
２４判定回路
２１ＬＡラッチ回路

Claims

第１乃至第Ｎ（Ｎは２以上の整数）のバンクを有するメモリアレイを有する半導体集積回路装置であって、前記メモリアレイは、更に、前記第１乃至前記第Ｎのバンクに対応した第１乃至第Ｎのカラム系救済回路ブロックと、前記第１乃至前記第Ｎのバンクに対応した第１乃至第Ｎのロウ系救済回路ブロックと、前記第１乃至前記第Ｎのバンクに対応した第１乃至第ＮのＥＣＣフューズブロックと、前記第１乃至前記第Ｎのバンクに対応した第１乃至第ＮのＥＣＣ回路とを、冗長ブロックとして有し、前記半導体集積回路装置へのイニシャルサイクル起動コマンドの投入により起動されるイニシャルサイクル中に、前記第１乃至前記第ＮのＥＣＣ回路にて、前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータに、前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータを用いて、それぞれ、エラー訂正を施すことを特徴とする半導体集積回路装置。
請求項１に記載の半導体集積回路装置において、
前記半導体集積回路装置へのイニシャルサイクル起動コマンドの投入は、前記半導体集積回路装置の電源投入によって行われることを特徴とする半導体集積回路装置。
請求項２に記載の半導体集積回路装置において、
前記半導体集積回路装置は、ＤＤＲ２−ＳＤＲＡＭ(Double Data Rate２−Synchronous Dynamic Random Access Memory)であり、前記イニシャルサイクル起動コマンドは、電源投入時に前記半導体集積回路装置の内部のＤＬＬ(Delay Locked Loop)回路をロックする為に発生するＥＭＲＳ（Extended Mode Register Set）コマンドであり、前記イニシャルサイクルは、前記ＥＭＲＳコマンド投入から２００サイクルであることを特徴とする半導体集積回路装置。
請求項１に記載の半導体集積回路装置において、
前記半導体集積回路装置へのイニシャルサイクル起動コマンドの投入により起動されるイニシャルサイクル中に、前記第１乃至前記第ＮのＥＣＣ回路にて、前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータに、前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータを用いて、それぞれ、エラー訂正を施すと共に、エラー訂正を施されたカラム系救済フューズデータ及びエラー訂正を施されたロウ系救済フューズデータを前記第１乃至前記第Ｎのカラム系救済回路ブロック及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのラッチ回路に、それぞれ、格納することを特徴とする半導体集積回路装置。
請求項１に記載の半導体集積回路装置において、
前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータの各々は、救済フューズを用いてプログラミングされたものであることを特徴とする半導体集積回路装置。
請求項１に記載の半導体集積回路装置において、
前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータの各々は、ＥＣＣフューズを用いてプログラミングされたものであることを特徴とする半導体集積回路装置。
請求項１に記載の半導体集積回路装置において、
前記第１乃至前記第Ｎのカラム系救済回路ブロックのカラム系救済フューズデータ及び前記第１乃至前記第Ｎのロウ系救済回路ブロックのロウ系救済フューズデータの各々は、救済フューズを用いてプログラミングされたものであり、
前記第１乃至前記第ＮのＥＣＣフューズブロックのＥＣＣフューズデータの各々は、ＥＣＣフューズを用いてプログラミングされたものであることを特徴とする半導体集積回路装置。