JP2002094368A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2002094368A JP2000282422A JP2000282422A JP2002094368A JP 2002094368 A JP2002094368 A JP 2002094368A JP 2000282422 A JP2000282422 A JP 2000282422A JP 2000282422 A JP2000282422 A JP 2000282422A JP 2002094368 A JP2002094368 A JP 2002094368A
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integrated circuit
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秀史 前野
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Abstract

(57)【要約】 【課題】 フューズ素子群やフューズ状態検出回路群、
ＥＣＣエラー訂正回路が複数必要なため、半導体集積回
路装置の面積を増加させ、製造コストを増加させるとい
った課題があった。 【解決手段】 １つのフューズ素子群などのプログラム
素子群の切断情報を並列直列変換回路により直列データ
に変換して、この直列データを直列並列変換回路で伝送
し、複数のＲＡＭなどの被制御回路を制御するように半
導体集積回路装置の冗長回路を構成し、さらに並列直列
変換回路にＣＲＣ技術を導入することにより、フューズ
素子の切断エラーなどのプログラム素子への誤入力があ
ってもその情報を復元できるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はフューズ等のプロ
グラム素子を備えた半導体集積回路装置に関するもので
ある。
【０００２】
【従来の技術】図１８はフューズ素子を備えた従来の半
導体集積回路装置の概略回路構成図である。図におい
て、１０１はフューズ素子群（ＦＵＳＥＧ）、１０２は
フューズ素子のＯＮ／ＯＦＦ状態を検出するフューズ状
態検出回路群（ＦＤＧ）、１０３はランダムアクセスメ
モリすなわちＲＡＭ、１０３１は主メモリセルアレイ
（ＭＭＣＡ）、１０３２はカラム冗長用メモリセルアレ
イ（ＲＭＣＡＣ）、１０３３はロウ冗長用メモリセルア
レイ（ＲＭＣＡＲ）、Ｆ０〜Ｆ３はフューズ素子、ＦＤ
はフューズ状態検出回路である。
【０００３】ここで、フューズ素子群１０１内の各フュ
ーズ素子Ｆ０，Ｆ１，Ｆ２，Ｆ３はプログラムすべき情
報に応じて、電流またはレーザビーム、電圧等により、
切断または短絡される。なお、図１８では４つのフュー
ズ素子だけを示しているが、実際の半導体集積回路装置
ではより多くのフューズ素子を含んで構成される。
【０００４】一方、フューズ状態検出回路群１０２内の
各フューズ状態検出回路ＦＤは、対応するフューズが切
断されたか否かのＯＮ／ＯＦＦ状態を検出し、論理信号
として“１”または“０”を出力する。フューズ状態検
出回路群１０２としては複数ビットの情報を出力する。
【０００５】そして、ＲＡＭ１０３に関しては、図にお
いて、Ａはアドレス端子、ＷＥはライトイネーブル端子
を示し、ＤＩＯはデータ入出力端子であるが、データ入
力端子とデータ出力端子が独立に設けられているもので
もよい。このＲＡＭ１０３はフューズ状態検出回路群１
０２から出力される情報に応じて、主メモリセルアレイ
１０３１の一部をカラム冗長用メモリセルアレイ１０３
２またはロウ冗長用メモリセルアレイ１０３３の対応箇
所で置換することができる。この機能は、主メモリセル
アレイ１０３１の欠陥メモリセルの救済に利用されてい
る。
【０００６】また、カラム冗長用メモリセルアレイ１０
３２はビット線故障の救済やセル内故障の救済に用いら
れ、ロウ冗長用メモリセルアレイ１０３３はワード線故
障の救済やセル内故障の救済に用いられる。
【０００７】次に、図１９はフューズ素子を備えた従来
の半導体集積回路装置の他の回路構成図であり、図にお
いて、１０４はＥＣＣエラー訂正回路であり、ＥＣＣ(E
rrorChecking and Correcting)コードのデータ伝送にお
けるエラーを検出し、エラー箇所を訂正するものであ
る。このＥＣＣに関しては、「誤りを検出したり、さら
に、訂正するために、元のデータに一定の規則に基づく
誤り検出あるいは訂正用のビットを付け加えること」と
して説明される。上記と同一の他の符号は同一構成要素
または相当部分を示すものである。
【０００８】図１９に示される半導体集積回路装置で
は、図１８の回路構成に加えて、さらにフューズ部分に
ＥＣＣエラー訂正回路１０４を追加し、これにより半導
体集積回路装置の歩留まりを向上させたものである。こ
の例では、Ｆ０，Ｆ１，Ｆ２，Ｆ３の４つの情報ビット
に対してＦ４，Ｆ５，Ｆ６の３つの検査ビットを付加し
ている。このようなエラー訂正手法は、特公平５−８２
０００号に示されている。
【０００９】さらに、図２０は従来の半導体集積回路装
置の他の回路構成図であり、図１８および図１９に示さ
れるようなフューズ素子を備えたＲＡＭを複数個配置し
たものである。図において、１０１−１〜１０１−ｎ
（ｎ：自然数）はフューズ素子群、１０２−１〜１０２
−ｎはフューズ状態検出回路群、１０３−１〜１０３−
ｎはＲＡＭ、１０５はランダムロジック回路である。こ
のランダムロジック回路１０５は各ＲＡＭ１０３−１〜
１０３−ｎに対して制御やデータの入出力を行う。
【００１０】そのため、図２０の回路構成では、フュー
ズ素子群１０１−１〜１０１−ｎや、フューズ状態検出
回路群１０２−１〜１０２−ｎ、ＥＣＣエラー訂正回路
１０４−１〜１０４−ｎが複数必要である。なお、ＥＣ
Ｃエラー訂正回路１０４−１〜１０４−ｎが不要な場合
にはこれらを削除できる。
【００１１】図２１はデジタル通信で用いられている従
来のエラー訂正技術であるＣＲＣ(Cyclic Redundancy C
ode)回路の一例を示す回路図であり、図２１（ａ）はＣ
ＲＣの生成回路であり、図２１（ｂ）はＣＲＣの訂正回
路である。図において、Ｇ１〜Ｇ３，Ｄ１〜Ｄ３，Ｓ０
〜Ｓ６はフリップフロップ（ＦＦ）である。
【００１２】この例は、特性多項式Ｇ（ｘ）＝１＋Ｘ＋
Ｘ３に対応したＣＲＣ回路に対応するもので、図２１
（ａ）のＣＲＣの生成回路は４ビットの情報ビットに３
ビットの検査ビットを付加し、一方、図２１（ｂ）のＣ
ＲＣの訂正回路は７ビットのＣＲＣを入力し、１ビット
のエラーを訂正するもので、７ビット内のどの位置に１
ビットエラーがあっても訂正することができる。ただ
し、２ビット以上のエラーは訂正できない。
【００１３】以下これらの回路動作について簡単に説明
する。 （１）ＣＲＣの生成動作について（図２１（ａ）参
照）： （１−１）フリップフロップＧ１，Ｇ２，Ｇ３を“０”
にリセットする（リセット手段は図示せず）。 （１−２）ＳＥＬＳＩＧ端子の信号入力がＳＥＬＳＩＧ
＝１の状態で、４ビットの情報ビットをＳＩＧ端子に直
列入力しながら、フリップフロップＧ１，Ｇ２，Ｇ３に
クロックを与える。この時、ＳＯＧ端子に４ビットの情
報ビットがそのまま伝達される。また、同時に、フリッ
プフロップＧ１，Ｇ２，Ｇ３には検査ビットのデータが
生成される。 （１−３）ＳＥＬＳＩＧ端子の信号入力がＳＥＬＳＩＧ
＝０の状態で、フリップフロップＧ３，Ｇ２，Ｇ１のデ
ータをＳＯＧ端子に直列出力する。以上の動作により、
７ビット（４ビット＋３ビット）のＣＲＣがＳＯＧ出力
端子から出力される。
【００１４】（２）ＣＲＣのエラー訂正動作について
（図２１（ｂ）参照）： （２−１）フリップフロップＤ１，Ｄ２，Ｄ３を“０”
にリセットする（リセット手段は図示せず）。 （２−２）７ビットのＣＲＣをＳＩＣ端子から直列に入
力しながら、フリップフロップＤ１〜Ｄ３およびフリッ
プフロップＳ０〜Ｓ６にクロックを与える。ここで、フ
リップフロップＳ０〜Ｓ６に７ビットのＣＲＣが格納さ
れた時点で、ＣＯＲ出力からはフリップフロップＳ０の
ビットに対するエラー検出結果（エラーが有れば“１”
となる）が出力される。従って、ＳＯＣ端子にはフリッ
プフロップＳ０のビットに対して、エラー訂正されたデ
ータが出力されている。図９、図１１では、フューズＦ
４〜Ｆ６及びフリップフロップＳ４〜Ｓ６を検査ビット
に、フューズＦ０〜Ｆ３及びフリップフロップＳ０〜Ｓ
３を情報ビットに割り当てているが、割り当てを変更す
る事も可能である。例えば、Ｆ０〜Ｆ２及びＳ０〜Ｓ２
を検査ビットに、Ｆ３〜Ｆ６及びＳ３〜Ｓ６を情報ビッ
トに割り当ててもよい。この場合、Ｓ３〜Ｓ６でカウン
タを構成するように回路を変更する必要があるが、容易
に類推できるのでここでは図示しない。
【００１５】（２−３）ＳＩＣ端子の信号入力がＳＩＣ
＝０の状態で、フリップフロップＤ１〜Ｄ３にクロック
を与える。これにより、ＣＯＲ出力にはフリップフロッ
プＳ０のビットに対するエラーの検出結果（エラーが有
れば“１”となる）が出力される。したがって、ＳＯＣ
端子には、フリップフロップＳ０のビットに対してエラ
ー訂正されたデータが出力されている。 （２−４）ＳＩＣ端子の信号入力がＳＩＣ＝０の状態
で、フリップフロップＤ１〜Ｄ３およびフリップフロッ
プＳ０〜Ｓ６にクロックを６サイクル分与えると、残り
の６ビットに関してもエラー訂正されたデータがＳＯＣ
端子から直列出力される。
【００１６】なお、４ビットの情報ビットのみが必要な
場合には、先頭の４ビットのみのエラー訂正動作を行え
ばよいので、後続の３ビットの検査ビットに対するエラ
ー訂正動作は不要である。
【００１７】以上のように、デジタル通信において、Ｃ
ＲＣ技術を用いることにより、１ビットのエラー訂正が
可能なエラー訂正技術が実用化している。
【００１８】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように回路構成されているので、図２０に
示すように、フューズ素子群１０１−１〜１０１−ｎや
フューズ状態検出回路群１０２−１〜１０２−ｎ、ＥＣ
Ｃエラー訂正回路１０４−１〜１０４−ｎが複数必要で
あり、これにより半導体集積回路装置の面積が増加し、
製造コストが増加してしまうといった課題があった。
【００１９】この発明は上記のような課題を解決するた
めになされたもので、プログラム素子に関連した回路面
積の増加を抑制するとともに、製品歩留まりも向上さ
せ、これにより製造コストを低減した半導体集積回路装
置を得ることを目的とする。
【００２０】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、１つのフューズ素子群などのプログラム
素子群の切断情報を並列直列変換回路により直列データ
に変換して、この直列データを直列並列変換回路で伝送
し、複数のＲＡＭなどの被制御回路を制御することを特
徴とし、さらに並列直列変換回路にＣＲＣ技術を導入
し、フューズ素子の切断エラーなどのプログラム素子へ
の誤入力があってもその情報を復元できるように回路構
成したことを特徴とするものである。
【００２１】より詳しくは、この発明に係る半導体集積
回路装置は、複数の被制御回路と、複数のプログラム素
子と、それらプログラム素子のプログラム状態を複数の
論理信号に変換するプログラム状態検出回路群と、その
プログラム状態検出回路群の出力する論理信号を直列デ
ータに変換する並列直列変換回路と、その直列データを
受信しそれら被制御回路に供給する１つまたは複数の直
列並列変換回路とを備えたものである。
【００２２】この発明に係る半導体集積回路装置は、並
列直列変換回路がＣＲＣエラー訂正回路を含むものであ
る。
【００２３】この発明に係る半導体集積回路装置は、並
列直列変換回路が並列入力データの一部または全部を初
期値として設定できるカウンタ回路と、そのカウンタ回
路の特定状態を検出する特定状態検出回路を含み、その
特定状態検出回路の出力を直列データとして直列並列変
換回路に伝達するものである。
【００２４】この発明に係る半導体集積回路装置は、プ
ログラム素子が溶断可能なフューズ素子からなるもので
ある。
【００２５】この発明に係る半導体集積回路装置は、被
制御回路の１つが冗長なメモリセルアレイを有する記憶
回路からなるものである。
【００２６】この発明に係る半導体集積回路装置は、被
制御回路の１つが電源回路からなるものである。
【００２７】この発明に係る半導体集積回路装置は、被
制御回路の１つがタイミング発生回路からなるものであ
る。
【００２８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の概略回路構成図である。図におい
て、１はフューズ素子群（ＦＵＳＥＧ）（プログラム素
子）、２はフューズ状態検出回路群（ＦＤＧ）（プログ
ラム状態検出回路群）、５はロジック（ＬＯＧＩＣ）、
１０は並列直列変換回路（ＰＳＣＯＮＶ）、１１−１〜
１１−ｎ（ｎ：自然数）は直列並列変換回路（ＳＰＣＯ
ＮＶ）、３−１〜３−ｎはランダムアクセスメモリすな
わちＲＡＭ（被制御回路、記憶回路）である。この直列
並列変換回路１１−１〜１１−ｎは各ＲＡＭ３−１〜３
−ｎに対してそれぞれ設けられ直列データを並列データ
に変換するものであり、各直列並列変換回路のビット数
は異なっていてもよい。また、ＲＡＭ３−１〜３−ｎの
各々はワード数やデータ入出力端子数などが異なってい
てもよい。
【００２９】このＲＡＭ３−１〜３−ｎのうちの任意の
１つであるＲＡＭ３−ｉ（ｉ＝１〜ｎ）の構成につい
て、図２を参照して以下説明する。図において、Ａはア
ドレス端子、ＷＥはライトイネーブル端子、ＤＩＯはデ
ータ入出力端子、３１は主メモリセルアレイ（ＭＭＣ
Ａ）、３２はカラム冗長用メモリセルアレイ（ＲＭＣＡ
Ｃ）、３３はロウ冗長用メモリセルアレイ（ＲＭＣＡ
Ｒ）、３４はＲＡＭ内部用電源回路（ＰＳ）、３５はタ
イミング発生回路（ＴＧ）である。
【００３０】なお、これらタイミング発生回路３５や電
源回路３４に関しては、フューズ素子群１の切断情報に
応じて制御できるもので、製造プロセスばらつきに起因
する内部タイミングや内部電圧の変動を補償するために
用いられる。もちろん、冗長メモリセルアレイが存在す
る場合は、フューズ素子群１の切断情報を用いて、故障
救済を行うこともできる。
【００３１】次に動作について説明する。例えば、任意
のＲＡＭ３−ｉに故障が存在した場合、主メモリセルア
レイ３１の一部をカラム冗長用メモリセルアレイ３２ま
たはロウ冗長用メモリセルアレイ３３と置換するように
フューズ素子群１に含まれる各フューズ素子Ｆ０〜Ｆ３
をプログラムする。このフューズ素子群１の切断情報
は、直列データに変換されて他のＲＡＭ３−１〜３−ｋ
（ｋ＝１〜ｎ、ただしＲＡＭ３−ｉを除く）にも伝達さ
れるので、ＲＡＭ３−ｋに関しても主メモリセルアレイ
３１の一部が冗長メモリセルアレイ３２，３３に置換さ
れることがある。しかし、冗長メモリセルアレイ３２，
３３に故障がないのであれば、何ら支障は生じない。
【００３２】図１に示すようなこの実施の形態１による
半導体集積回路装置の回路構成では、従来技術にて述べ
た図２０（ただし、エラー訂正回路（ＥＣＣ）を除く）
と比べて並列直列変換回路１０および複数の直列並列変
換回路１１−１〜１１−ｎが必要になるが、従来技術で
必要であった複数のフューズ素子群１０１−１〜１０１
−ｎや複数のフューズ状態検出回路群１０２−１〜１０
２−ｎを削減できるので、結果として、半導体集積回路
装置の面積増加を抑制することが可能となる。
【００３３】ただし、複数のＲＡＭに故障が存在する場
合は救済が行えないことがある。しかし、半導体集積回
路装置の量産時においては、複数のＲＡＭに故障が存在
する確率は１つのＲＡＭにのみ故障が存在する確率に比
べて十分に小さいので、この実施の形態１による半導体
集積回路装置の回路構成はＲＡＭ故障救済に対して十分
に有効である。
【００３４】以上のように、この実施の形態１によれ
ば、並列直列変換回路１０および直列並列変換回路１１
−１〜１１−ｎをフューズ素子を備えた半導体集積回路
装置に付加するだけで、従来必要とされていたフューズ
素子群１０１−１〜１０１−ｎや複数のフューズ状態検
出回路群１０２−１〜１０２−ｎを削減できるので回路
全体の面積増加を抑制し、製造コストを低減できる効果
が得られる。
【００３５】実施の形態２．図２はこの発明の実施の形
態２による半導体集積回路装置の回路構成図であり、上
記実施の形態１の第１の具体例に対応する。図におい
て、１００１はスキャンパス回路（ＳＰ）、Ｐ０〜Ｐ３
はスキャンフリップフロップ（ＳＦＦ）であり、上記と
同一の他の符号は同一構成要素または相当部分を示すも
のなのでその説明は省略する。なお、ＲＡＭ３−ｉの内
部構成については既に説明したとおりで、並列直列変換
回路１０としては単純なスキャンパス回路１００１を用
いている。
【００３６】このスキャンパス回路１００１について簡
単に説明しておくと、一般に内部に記憶素子を含む大規
模順序回路では回路動作が時系列になり、外部端子から
だけではテスト生成が困難になる。そのため、回路内部
のフリップフロップなどの記憶素子を外部から直接制御
・観測可能にするため、当該記憶素子をシフト可能な記
憶素子に置き換え、直列接続してシフトレジスタを構成
し、外部から直接データをシフトインしたり、外部へ直
接データをシフトアウトできるようにする。このような
直列接続したシフトレジスタのことをスキャンパス回路
という。
【００３７】次に動作について説明する。フューズ素子
群１（図では４ビット）の切断情報は、フューズ状態検
出回路群２を構成する各フューズ状態検出回路ＦＤを介
して並列直列変換回路１０内のスキャンパス回路１００
１（図では４ビット）に並列入力される。その後、スキ
ャンパス回路１００１の直列シフト動作により、直列デ
ータに変換されＳＯＦ出力からでていく。この出力デー
タは直列並列変換回路１１−ｉ（図では４ビット）によ
り直列並列変換され、ＲＡＭ３−ｉに供給される。例え
ば、フューズ素子Ｆ２のみを切断した場合、当該データ
は｛ｒ３，ｒ２，ｒ１，ｒ０｝＝｛０，１，０，０｝に
なる。このデータでＲＡＭの故障救済や内部タイミング
の調整、電源電圧の調整等を行うことができる。
【００３８】以上のように、この実施の形態２によれ
ば、ＲＡＭ３−ｉに電源回路３４やタイミング発生回路
３５を具備させ、並列直列変換回路１０にスキャンパス
回路１００１を備えて回路構成したので、フューズ素子
群１のデータに基づき、ＲＡＭ３−ｉの故障救済や内部
タイミングの調整、電源電圧の調整等を行うことができ
る効果が得られる。
【００３９】実施の形態３．図３はこの発明の実施の形
態３による半導体集積回路装置の回路構成図であり、上
記実施の形態１の第２の具体例に対応する。図におい
て、１ａはフューズ素子群、２ａはフューズ状態検出回
路群、１０ａは並列直列変換回路、１００１ａはスキャ
ンパス回路、１００２ａは従来技術で述べた図２１
（ｂ）と同様のＣＲＣエラー訂正回路（ＣＲＣＣＯ
Ｒ）、ＡＤＪはタイミング調整用のフリップフロップ
（ＦＦ）、Ｓ０〜Ｓ６，Ｄ１〜Ｄ３，Ｒ０〜Ｒ３はそれ
ぞれフリップフロップであり、上記と同一の他の符号は
同一構成要素または相当部分を示すものなのでその説明
は省略し以下も同様とする。
【００４０】この具体例では、４ビットの情報ビットを
含む７ビットのＣＲＣを適用した例を示しているが、実
際にはより多ビットのＣＲＣを適用することができる。
なお、フューズ素子の切断はＣＲＣの符号語になるよう
に行う。例えば、情報ビットが「００１０」の場合、フ
ューズＦ０，Ｆ１を非切断、Ｆ２を切断、Ｆ３を非切断
にプログラムする。この時、情報ビット「００１０」に
対する検査ビットは「１１０」なので、フューズＦ４，
Ｆ５を切断、Ｆ６を非切断にプログラムする。
【００４１】なお、例えば、図２１（ｂ）では、（２−
３）の動作ステップにてフリップフロップ（Ｓ０，Ｓ
１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６）のクロックを止め
た状態で、フリップフロップ（Ｄ１，Ｄ２，Ｄ３）にク
ロックを与える必要があったが、この実施の形態３で
は、タイミング調整用のフリップフロップＡＤＪの存在
により、フリップフロップＳ０〜Ｓ６およびフリップフ
ロップＤ１〜Ｄ３に同じクロックを与えることができる
ようになり、その結果、回路制御が容易になるものであ
る。
【００４２】次に動作について説明する。 （１）フューズ素子群１ａ中のフューズ素子Ｆ０〜Ｆ６
の各内部データが、フューズ状態検出回路ＦＤを介して
スキャンパス回路１００１ａ内の各スキャンフリップフ
ロップＰ１〜Ｐ６に出力データとして格納される。 （２）ＣＲＣエラー訂正回路１００２ａ内のフリップフ
ロップＤ１，Ｄ２，Ｄ３およびタイミング調整用のフリ
ップフロップＡＤＪを“０”にリセットする。
【００４３】（３）ＳＩＸ端子の信号入力をＳＩＸ＝０
に設定し、ＳＩＦ端子を介してデータ入力を行い、スキ
ャンパス回路１００１ａの直列シフト動作とＣＲＣエラ
ー訂正回路１００２ａの動作を８クロック分行う。これ
により、フリップフロップＳ０〜Ｓ６にはフューズ素子
Ｆ０〜Ｆ６のデータが格納され、ＳＯＣ出力にはフュー
ズ素子Ｆ０に対するエラー訂正後のデータが出力され
る。 （４）スキャンパス回路１００１ａの直列シフト動作と
ＣＲＣエラー訂正回路１００２ａの動作、直列並列変換
回路１１−ｉのシフト動作を４クロック分行う。これに
より、エラー訂正された先頭の４ビットの情報ビットが
直列並列変換回路１１−ｉ（Ｒ０，Ｒ１，Ｒ２，Ｒ３）
に格納される。
【００４４】以上のように、エラーが訂正されるため、
フューズ素子群１ａのうちの１つのフューズ素子の切断
にエラーがあっても、正常にＲＡＭ３−ｉを制御するこ
とができ、その結果、半導体集積回路装置の歩留まりを
向上させることができる。例えば、フューズ素子Ｆ２を
切断することに失敗したとしても、｛ｒ３，ｒ２，ｒ
１，ｒ０｝＝｛０，１，０，０｝になるので、ＲＡＭ３
−ｉを制御でき良品化することが可能である。
【００４５】一般的には、従来技術で述べた図１９のＥ
ＣＣエラー訂正回路１０４は多数のイクスクルーシブＯ
ＲすなわちＥＯＲ回路を必要とし、ＣＲＣエラー訂正回
路１００２ａに比べて回路規模が大きいので、この実施
の形態３のようにＣＲＣエラー訂正回路１００２ａを採
用すれば、回路面積削減の効果は十分にある。
【００４６】以上のように、この実施の形態３によれ
ば、ＣＲＣエラー訂正回路１００２ａの付加により、フ
ューズ素子の切断にエラーがあっても正常にＲＡＭ３−
ｉを制御でき、製品歩留まりの向上に寄与するのみなら
ず、ＥＣＣエラー訂正回路の代わりにＣＲＣエラー訂正
回路を採用したことにより回路面積を削減できる効果が
得られる。
【００４７】実施の形態４．図４はこの発明の実施の形
態４による半導体集積回路装置の回路構成図であり、上
記実施の形態１の第３の具体例に対応する。図におい
て、１０ｂは並列直列変換回路、１００２ｂはＣＲＣエ
ラー訂正回路であり、その他の回路構成は図３と同様で
ある。ここで、上記実施の形態３の回路構成に比べて、
ＣＲＣエラー訂正回路１００２ｂ内においては、同１０
０２ａに存在したフリップフロップＳ６，Ｓ５，Ｓ４，
Ｓ３，Ｓ２，Ｓ１，Ｓ０により構成されるシフトレジス
タが削除されている点に注目すべきである。
【００４８】次に動作について説明する。 （１）フューズ素子群１ａ中のフューズ素子Ｆ０〜Ｆ６
の各データがフューズ状態検出回路ＦＤを介して並列入
力し、フューズ素子Ｆ０〜Ｆ６の内部データがスキャン
パス回路１００１ａ内の各スキャンフリップフロップＰ
０〜Ｐ６に格納される。 （２）ＣＲＣエラー訂正回路１００２ｂ内のフリップフ
ロップＤ１，Ｄ２，Ｄ３を“０”にリセットする。 （３）ＣＯＲＭＯＤＥ端子の信号入力がＣＯＲＭＯＤＥ
＝１の状態で、スキャンパス回路１００１ａの直列シフ
ト動作とＣＲＣエラー訂正回路１００２ｂの動作を７ク
ロック分行う。
【００４９】（４）スキャンパス回路１００１ａ内の各
スキャンフリップフロップＳＦＦにフューズ状態検出回
路ＦＤの出力データを並列入力する。これにより、スキ
ャンフリップフロップＰ０〜Ｐ６にはフューズＦ０〜Ｆ
６のデータが再度格納される。また、同時にフリップフ
ロップＤ１，Ｄ２，Ｄ３にクロックを与える。この時点
で、ＳＯＣ出力にはフューズ素子Ｆ０に対するエラー訂
正後のデータが出力される。 （５）ＣＯＲＭＯＤＥ端子の信号入力がＣＯＲＭＯＤＥ
＝０の状態で、スキャンパス回路１００１ａの直列シフ
ト動作とＣＲＣエラー訂正回路１００２ｂの動作、直列
並列変換回路１１−ｉのシフト動作を４クロック分行
う。これにより、エラー訂正された先頭の４ビットの情
報ビットが直列並列変換回路１１−ｉのフリップフロッ
プＲ０〜Ｒ３に格納される。
【００５０】このように、フューズ素子の切断に関し
て、エラー訂正を行うことができ、しかも図３の回路構
成に比べて、フリップフロップＳ０〜Ｓ６で構成される
シフトレジスタを削減できるので、さらに回路面積の削
減が可能になる。
【００５１】以上のように、この実施の形態４によれ
ば、ＣＲＣエラー訂正回路１００２ｂでは上記実施の形
態３によるフリップフロップＳ０〜Ｓ６で構成されるシ
フトレジスタを削減したので、上記と同様な効果に加え
て、さらに半導体集積回路装置の回路面積を削減し、製
造コストを低減できる効果が得られる。
【００５２】実施の形態５．図５はこの発明の実施の形
態５による半導体集積回路装置の回路構成図であり、上
記実施の形態１の第４の具体例に対応する。図におい
て、１０ｃは並列直列変換回路、１００２ｃはＣＲＣエ
ラー訂正回路であり、その他の回路構成は図３と同様で
ある。ここで、上記実施の形態３の回路構成に比べて、
スキャンパス回路１００１ａが削除され、ＣＲＣエラー
訂正回路１００２ｃ内のフリップフロップＦＦ（Ｓ６，
Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ０）がスキャンフリ
ップフロップＳＦＦに変更されている点に注目すべきで
ある。
【００５３】次に動作について説明する。 （１）フューズ素子群１ａにおけるフューズ素子Ｆ０〜
Ｆ６の内部データがフューズ状態検出回路ＦＤを介して
各スキャンフリップフロップＳＦＦに並列入力し、ＣＲ
Ｃエラー訂正回路１００２ｃ内の各スキャンフリップフ
ロップＰ０〜Ｐ６に格納される。 （２）ＣＲＣエラー訂正回路１００２ｃ内のフリップフ
ロップＤ１，Ｄ２，Ｄ３，ＡＤＪを“０”にリセットす
る。 （３）ＣＯＲＭＯＤＥ端子の入力信号がＣＯＲＭＯＤＥ
＝１の状態で、ＣＲＣエラー訂正回路１００２ｃの動作
を８クロック分行う。これにより、スキャンフリップフ
ロップＳ０〜Ｓ６は元のデータに戻り、ＳＯＣ出力から
はフューズＦ０に対するエラー訂正後のデータが出力さ
れる。
【００５４】（４）ＣＯＲＭＯＤＥ端子の入力信号がＣ
ＯＲＭＯＤＥ＝０の状態で、ＣＲＣエラー訂正回路１０
０２ｃの動作と直列並列変換回路１１−ｉのシフト動作
を４クロック分行う。これにより、エラー訂正された先
頭の４ビットの情報ビットが直列並列変換回路１１−ｉ
のフリップフロップ（Ｒ０，Ｒ１，Ｒ２，Ｒ３）に格納
される。
【００５５】このようにして、フューズ素子の切断に関
して、エラー訂正を行うことができる。しかも図３の回
路構成に比べて、スキャンパス回路１００１ａが削除さ
れているので、さらに回路面積の削減が可能になる。
【００５６】以上のように、この実施の形態５によれ
ば、ＣＲＣエラー訂正回路１００２ｃでは上記実施の形
態３によるスキャンパス回路１００１ａが削除されてい
るので、上記と同様な効果に加えて、さらに半導体集積
回路装置の回路面積を削減できる効果が得られる。
【００５７】実施の形態６．図６はこの発明の実施の形
態６による半導体集積回路装置を示す回路図であり、上
記実施の形態１の第５の具体例に対応する。図におい
て、１０ｄは並列直列変換回路、１１ａ−ｉは直列並列
変換回路、Ｓ０〜Ｓ３はスキャンフリップフロップであ
り、その他の回路構成は図２の実施の形態２と同様であ
る。
【００５８】ここで、上記実施の形態２の回路構成に比
べて、ＬＦＳＲ(Linear Feedback Shift Register)型の
カウンタ機能を有するカウンタ回路と、このカウンタが
特定の状態になったことを検出する特定状態検出回路が
付加されている点に注目されたい。つまり、並列直列変
換回路１０ｄにおいて、スキャンフリップフロップ（Ｓ
３〜Ｓ０）と、そのうちＳ１およびＳ０の出力を入力に
接続する２入力ＥＯＲ回路とでカウンタ回路を構成し、
Ｓ３〜Ｓ１の３つの出力を入力に接続する３入力ＮＯＲ
回路と、その出力およびＳ０の出力を入力に接続する２
入力ＮＡＮＤ回路とで特定状態検出回路を構成する。
【００５９】次に動作について説明する。図６に示され
る並列直列変換回路１０ｄの例では、スキャンフリップ
フロップＳＦＦの各々がＳ３＝０，Ｓ２＝０，Ｓ１＝
０，Ｓ０＝１の時にＮＡＮＤ回路を介したＳＯＤ出力は
ＳＯＤ＝０となる（その他の状態では、ＳＯＤ出力はＳ
ＯＤ＝１）。次にＳＯＤ出力が伝達される直列並列変換
回路１１ａ−ｉは情報ビット数ｍ（図６の例では、ｍ＝
４）に対応して最大２ｍ−１ビット長（図６の例では、
１５）のものが使用される。ここで、ＬＦＳＲはレジス
タが全て“０”の状態にすると動作しないので最大２ｍ
−１状態しかカウントできないことに注意すべきであ
る。
【００６０】このように、各スキャンフリップフロップ
ＳＦＦがＳ０，Ｓ１，Ｓ２，Ｓ３のシフト動作を行え
ば、並列直列変換回路１０ｄはＬＦＳＲとして動作を行
うことができる。
【００６１】図６に示される並列直列変換回路１０ｄの
例では、スキャンフリップフロップＳＦＦの各々がＳ３
＝０，Ｓ２＝０，Ｓ１＝０，Ｓ０＝０の状態でＳＯＤが
“０”になり、その他の状態では“１”である。従っ
て、このＬＦＳＲのカウント動作と、直列並列変換回路
１１ａ−ｉのシフト動作を同時に１５クロック分行え
ば、直列並列変換回路１１ａ−ｉのうちのどこか１ビッ
トに“０”を設定することができる（その他のビットは
“１”）。つまり、デコードされた情報をＲＡＭ３−ｉ
に供給することができる。
【００６２】なお、スキャンフリップフロップＳＦＦの
各々がＳ３＝０，Ｓ２＝０，Ｓ１＝０，Ｓ０＝０の場合
（フューズを切らない場合）は、ＳＯＤ出力が常に
“１”になるので、直列並列変換回路１１ａ−ｉの全て
のビットに“１”が設定される。
【００６３】以上のように、この実施の形態６によれ
ば、並列直列変換回路１０ｄにデコード機能を持たせる
ことができるので、ＲＡＭ３−ｉ内でデコード回路が必
要であった場合に、このデコード回路を削減できる効果
が得られる。
【００６４】実施の形態７．図７はこの発明の実施の形
態７によるＲＡＭの詳細回路図であり、上記実施の形態
６における図６のようなデコード機能を備えた並列直列
変換回路１０ｄを使用する場合のＲＡＭ３−ｉの回路構
成例である。
【００６５】図において、ＳＷ０〜ＳＷ１４はスイッ
チ、ＤＩＯ＜０＞〜ＤＩＯ＜１４＞はデータ入出力端
子、３１は主メモリセルアレイ（ＭＭＣＡ）、３２はカ
ラム冗長用メモリセルアレイ（ＲＭＣＡＣ）、ＭＣＡ０
〜ＭＣＡ１４は主メモリセルアレイ３１を構成している
サブメモリセルアレイであり、故障が存在しない場合
は、データ入出力端子ＤＩＯ＜０＞〜ＤＩＯ＜１４＞の
入出力に対応している。なお、図７に示されるＲＡＭ３
−ｉでは、カラム冗長用メモリセルアレイ３２を制御対
象にしている。
【００６６】次に動作について説明する。例えば、サブ
メモリセルアレイＭＣＡ１３に故障が存在すると仮定す
ると、｛ｒ１４，ｒ１３，ｒ１２，ｒ１１，ｒ１０，ｒ
９，ｒ８，ｒ７，ｒ６，ｒ５，ｒ４，ｒ３，ｒ２，ｒ
１，ｒ０｝＝｛１，０，１，１，１，１，１，１，１，
１，１，１，１，１，１｝となるように、対応する図６
の回路構成におけるフューズ素子群１がプログラムされ
る。そして、図７において、直列接続された論理ゲート
のＡＮＤ回路の働きにより、スイッチＳＷ０〜ＳＷ１４
が適切に切り替えられる。
【００６７】これにより、ＤＩＯ＜１４＞がＭＣＡ１４
に、ＤＩＯ＜１３＞がＭＣＡ１２に、ＤＩＯ＜１２＞が
ＭＣＡ１１に、ＤＩＯ＜１１＞がＭＣＡ１０に、ＤＩＯ
＜１０＞がＭＣＡ９に、ＤＩＯ＜９＞がＭＣＡ８に、Ｄ
ＩＯ＜８＞がＭＣＡ７に、ＤＩＯ＜７＞がＭＣＡ６に、
ＤＩＯ＜６＞がＭＣＡ５に、ＤＩＯ＜５＞がＭＣＡ４
に、ＤＩＯ＜４＞がＭＣＡ３に、ＤＩＯ＜３＞がＭＣＡ
２に、ＤＩＯ＜２＞がＭＣＡ１に、ＤＩＯ＜１＞がＭＣ
Ａ０に、ＤＩＯ＜０＞がカラム冗長用メモリセルアレイ
３２に対応するように置換が行われ、その結果、故障救
済を行うことができる。
【００６８】以上のように、この実施の形態７によれ
ば、データ入出力端子ＤＩＯ＜０＞〜ＤＩＯ＜１４＞の
入出力に対応してそれぞれ直列に接続されたＡＮＤゲー
トとＳＷ０〜ＳＷ１４の働きにより、ＲＡＭ３−ｉの主
メモリセルアレイ３１を構成するサブメモリセルアレイ
ＭＣＡ０〜ＭＣＡ１４の故障救済が実現できる効果が得
られる。
【００６９】実施の形態８．図８はこの発明の実施の形
態８によるＲＡＭの詳細回路図であり、上記実施の形態
６における図６のようなデコード機能を備えた並列直列
変換回路１０ｄを使用する場合のＲＡＭ３−ｉの回路構
成例である。
【００７０】図において、ＳＷ０〜ＳＷ１０およびＳＷ
１１〜ＳＷ１４はスイッチ、ＤＩＯ＜０＞〜ＤＩＯ＜１
０＞はデータ入出力端子、３１は主メモリセルアレイ
（ＭＭＣＡ）、３２はカラム冗長用メモリセルアレイ
（ＲＭＣＡＣ）、４１は下位ロウアドレスデコーダ（Ｘ
ＤＥＣ―Ｌ）、４２は上位ロウアドレスデコーダ（ＸＤ
ＥＣ−Ｕ）、ＷＬＤ０〜ＷＬＤ３およびＷＬＤＲはワー
ド線ドライバ、ＭＣＡ０〜ＭＣＡ１０は主メモリセルア
レイ３１を構成しているサブメモリセルアレイである。
【００７１】なお、サブメモリセルアレイＭＣＡ０〜Ｍ
ＣＡ１０は故障が存在しない場合は、データ入出力端子
ＤＩＯ＜０＞〜ＤＩＯ＜１０＞の入出力に対応し、ワー
ド線ドライバＷＬＤ０〜ＷＬＤ３，ＷＬＤＲは上位ロウ
アドレスデコーダＸＤＥＣ−Ｕの出力信号により、どれ
か１つが活性化するものである。
【００７２】さらに、上位ロウアドレスデコーダ４２と
ワード線ドライバＷＬＤ０〜ＷＬＤ３，ＷＬＤＲとの間
には、スイッチＳＷ１１〜ＳＷ１４が設けられており、
故障の存在するワード線に対応したワード線ドライバを
避けるように置換を行うことができる。ここで、カラム
冗長用メモリセルアレイ３２を用いて救済を行う場合
は、図７と同様になるのでその説明は省略する。
【００７３】次に動作について説明する。例えば、ワー
ド線ドライバＷＬＤ１に対応した４本のワード線の中に
故障が存在すると仮定すると、｛ｒ１４，ｒ１３，ｒ１
２，ｒ１１，ｒ１０，ｒ９，ｒ８，ｒ７，ｒ６，ｒ５，
ｒ４，ｒ３，ｒ２，ｒ１，ｒ０｝＝｛１，０，１，１，
１，１，１，１，１，１，１，１，１，１，１｝となる
ように、対応する図６に示される回路のフューズ素子群
１がプログラムされる。
【００７４】そして、図８の直列接続された論理ゲート
のＡＮＤ回路の働きにより、スイッチＳＷ０〜ＳＷ１４
が適切に切り替えられる。これにより、上位ロウアドレ
スデコーダ４２のＵ０，Ｕ１，Ｕ２，Ｕ３端子がそれぞ
れワード線ドライバＷＬＤ０，ＷＬＤ２，ＷＬＤ３，Ｗ
ＬＤＲに対応するように置換が行われ、故障救済を行う
ことができる。この故障救済にはロウ冗長用メモリセル
アレイ３３が使用される。
【００７５】以上のように、この実施の形態８によれ
ば、データ入出力端子ＤＩＯ＜０＞〜ＤＩＯ＜１０＞の
入出力に対応してそれぞれ直列に接続されたＡＮＤゲー
トとＳＷ０〜ＳＷ１０の働きにより、ＲＡＭ３−ｉにお
いてワード線ドライバＷＬＤ０〜ＷＬＤＲに対応したワ
ード線の故障救済が実現できる効果が得られる。
【００７６】実施の形態９．図９はこの発明の実施の形
態９による半導体集積回路装置を示す回路図である。図
において、１０ｅは並列直列変換回路、１００２ｄはＣ
ＲＣエラー訂正回路（ＣＲＣＣＯＲ）であり、上記実施
の形態６の回路構成にＣＲＣ技術を適用したものであ
る。なお、エラー訂正後のＳＯＣ出力データが｛Ｓ６，
Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ０｝で構成される並
列直列変換回路１０ｅ内のシフトレジスタに入力できる
ように構成されていることに注意する必要がある。
【００７７】次に動作について説明する。 （１）ＣＲＣエラー訂正回路１００２ｄ内の各スキャン
フリップフロップＳＦＦにフューズ状態検出回路ＦＤの
出力データを並列入力し、これによりスキャンフリップ
フロップＳ０〜Ｓ６にはそれぞれフューズ素子Ｆ０〜Ｆ
６の内部データが格納される。 （２）並列直列変換回路１０ｅ内のフリップフロップＤ
１，Ｄ２，Ｄ３，ＡＤＪを“０”にリセットする。 （３）ＣＯＲＭＯＤＥ端子およびＬＦＳＲＭＯＤＥ端子
の信号入力をそれぞれＣＯＲＭＯＤＥ＝１，ＬＦＳＲＭ
ＯＤＥ＝０にした状態で、ＣＲＣエラー訂正回路１００
２ｄの動作を８クロック分行う。これにより、スキャン
フリップフロップＳ０〜Ｓ６は元のデータに戻り（この
時はエラー訂正されない）、ＳＯＣ出力にはフューズ素
子Ｆ０に対するエラー訂正後のデータが出力される。
【００７８】（４）ＣＯＲＭＯＤＥ端子およびＬＦＳＲ
ＭＯＤＥ端子の信号入力をそれぞれＣＯＲＭＯＤＥ＝
０，ＬＦＳＲＭＯＤＥ＝０にした状態で、ＣＲＣエラー
訂正回路１００２ｄの動作を８クロック分行う。これに
より、エラー訂正されたデータがスキャンフリップフロ
ップＳＦＦの｛Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１，
Ｓ０｝に格納される。 （５）そして、ＬＦＳＲＭＯＤＥ端子の信号入力がＬＦ
ＳＲＭＯＤＥ＝１の状態で、図６と同様の動作を行う。
その他の機能は図６と同様なので、図７や図８の回路構
成をこの実施の形態９に適用することも可能である。
【００７９】以上のように、この実施の形態９によれ
ば、図９の回路構成では、並列直列変換回路１０ｅに与
えられたＣＲＣエラー訂正回路１００２ｄによりフュー
ズ素子Ｆ０〜Ｆ６情報のエラー訂正が行えるので、製品
歩留まりを向上できる効果が得られる。
【００８０】実施の形態１０．図１０はこの発明の実施
の形態１０による半導体集積回路装置の概略回路構成図
であり、図１の回路構成に比べて、各ＲＡＭ３−１〜３
−ｎに対応した直列並列変換回路１１−１〜１１−ｎが
直列接続され、１つの長い直列並列変換回路を構成して
いる点が異なる。
【００８１】図１０の回路構成に対して、図３、図４お
よび図５のようなＣＲＣエラー訂正回路１００２ａ〜１
００２ｃ付きの並列直列変換回路１０ａ〜１０ｃを用い
る場合、従来技術の図２０の回路構成に比べて、複数の
ＥＣＣエラー訂正回路１０４−１〜１０４−ｎが不要に
なるといった利点がある。
【００８２】ただし、直列並列変換回路１１−１〜１１
−ｎやＣＲＣエラー訂正回路付きの並列直列変換回路１
０が必要になる。なお、このＣＲＣエラー訂正回路には
直列並列変換回路１１−１〜１１−ｎの合計のビット数
に相当する情報ビットを持ったものを適用する。
【００８３】一般的には、ＥＣＣエラー訂正回路は多数
のイクスクルーシブＯＲ回路を必要とし、ＣＲＣエラー
訂正回路に比べて回路規模が大きいので、この実施の形
態１０の回路構成のように、直列並列変換回路１１−１
〜１１−ｎの直列接続を行う場合でも回路面積削減の効
果は十分にある。
【００８４】なお、図１０に示される実施の形態１０の
回路構成に対して、図６や図９のようなデコード機能付
きの並列直列変換回路１０ｄ，１０ｅを用いることもで
きる。これに関しては、後述の実施の形態で説明する。
【００８５】以上のように、この実施の形態１０によれ
ば、各ＲＡＭ３−１〜３−ｎに対応した直列並列変換回
路１１−１〜１１−ｎが直列接続され１つの長い直列並
列変換回路を構成し、ＣＲＣエラー訂正回路付きの並列
直列変換回路１０を経由してフューズ素子群１と接続す
るように構成するようにしたので、ＥＣＣエラー訂正回
路を使用しないですむ分だけ回路面積を削減できる効果
が得られる。
【００８６】実施の形態１１．図１１はこの発明の実施
の形態１１による半導体集積回路装置の回路構成図であ
り、図において、１１−１，１１−２は直列並列変換回
路、３−１，３−２はＲＡＭである。ここでは、図１０
の回路構成に対して、図６や図９に示されるようなデコ
ード機能付きの並列直列変換回路１０ｅを用いるととも
に、２つのＲＡＭを使用した例を示している。
【００８７】次に動作について説明する。この並列直列
変換回路１０ｅに関しては、図９のものと同等なのでそ
の説明を省略する。なお、図６に示されるＣＲＣエラー
訂正回路なしの並列直列変換回路１０ｄを適用すること
もできる。しかしながら、この実施の形態１１の例で
は、デコードされた１５ビットの情報がＳＯＤ出力より
伝達され、８ビット分が直列並列変換回路１１−２を介
してＲＡＭ３−２に、７ビット分の直列並列変換回路１
１−１を介してＲＡＭ３−１に供給される態様が示され
ている。
【００８８】例えば、図１１に示すように、フューズ素
子群１のフューズ素子Ｆ２，Ｆ４，Ｆ５を切断すると、
直列並列変換回路１１−１に関しては、｛ｒ６，ｒ５，
ｒ４，ｒ３，ｒ２，ｒ１，ｒ０｝＝｛１，０，１，１，
１，１，１｝となり、一方、直列並列変換回路１１−２
に関しては、｛ｒ６，ｒ５，ｒ４，ｒ３，ｒ２，ｒ１，
ｒ０｝＝｛１，１，１，１，１，１，１｝となる。ここ
で、“０”が含まれる側のＲＡＭが制御対象のＲＡＭで
ある（この例では、ＲＡＭ３−１）。その他のＲＡＭに
対しては、これに対応する直列並列変換回路から全部
“１”のデータが供給される。
【００８９】以上のように、この実施の形態１１によれ
ば、デコード機能付きの並列直列変換回路１０ｅを用い
て回路構成したので、制御対象となるＲＡＭ３−１，３
−２内で必要であったデコード回路をこのデコード機能
で代用すればそのデコード回路を削減でき、その結果、
全体の回路面積を低減できるという効果が得られる。
【００９０】実施の形態１２．図１２はこの発明の実施
の形態１２によるＲＡＭの詳細回路図であり、図１１の
回路構成で特にカラム冗長メモリセルアレイ（ＲＭＣＡ
Ｃ）３２による故障救済を適用する場合のＲＡＭ３−１
およびＲＡＭ３−２の構成例である。各ＲＡＭの故障救
済に関しては、図７の回路構成と同等であるのでその説
明を省略する。なお、図８と同様の回路を図１１に適用
することもできる。
【００９１】実施の形態１３．図１７はこの発明の実施
の形態１３による半導体集積回路装置の概略回路構成図
であり、図において、３−１〜３−ｎはＲＡＭ、１１−
１〜１１−ｎは直列並列変換回路であり（ｎ：自然
数）、１−１〜１−ｍはフューズ素子群（ＦＵＳＥ
Ｇ）、２−１〜２−ｍはフューズ状態検出回路群（ＦＤ
Ｇ）、１０−１〜１０−ｍは並列直列変換回路（ＰＳＣ
ＯＮＶ）、１３−１〜１３−ｍは各々がＦＵＳＥＧ、Ｆ
ＤＧ、およびＰＳＣＯＮＶを備えた回路セットである
（ｍ：自然数）。ここで、回路セット１３−１〜１３−
ｍの各々のビット数は異なってもよい。
【００９２】これは、図１０の回路構成を複数のＲＡＭ
の故障が救済できるように改良したものであり、図６や
図１１に示されているようなデコード機能付きの並列直
列変換回路１０ｄ，１０ｅを用いることを仮定してい
る。
【００９３】また、それらの並列直列変換回路１０−１
〜１０−ｍの出力は論理ゲートであるＡＮＤ回路を通過
するのでＡＮＤ処理され、これが直列接続された直列並
列変換回路１１−１〜１１−ｎの一群に供給されてい
る。したがって、ｎ個のＲＡＭ３−１〜３−ｎのうち最
大でｍ個の故障したＲＡＭを救済することができる。
【００９４】以上のように、この実施の形態１３によれ
ば、並列直列変換回路１０−１〜１０−ｍの出力をＡＮ
Ｄ回路を介して直列並列変換回路１１−１〜１１−ｎの
一群に供給するように構成したので、複数個のＲＡＭを
救済でき、製品歩留まりの向上につながる効果が得られ
る。
【００９５】以下、上記実施の形態の変形例について述
べる。図７や図８，図１２では直列接続されたＡＮＤ回
路によりスイッチ（ＳＷ０〜ＳＷ１４など）を制御して
いるが、このＡＮＤ機能を直列並列変換回路（ＳＰＣＯ
ＮＶ）側に付加することもできる。例えば、図１３
（ａ）や図１４（ａ）、図１５はＡＮＤ機能付き直列並
列変換回路である。これらについて、以下に説明する。
【００９６】変形例１．図１３（ａ）はこの発明の変形
例１による半導体集積回路装置の回路構成図、図１３
（ｂ）は先頭ビットの変更例を示す回路図であり、図に
おいて、Ｒ０〜Ｒ１４はフリップフロップ（ＦＦ）で、
その他の符号は上記と同様なのでその説明は省略する。
【００９７】次に動作について説明する。先ず、ＴＭＦ
Ｂ端子は入力信号がＴＭＦＢ＝１の時は単純なシフト動
作を行うことができる。このシフト動作で、｛ｒ１４
ａ，ｒ１３ａ，ｒ１２ａ，ｒ１１ａ，ｒ１０ａ，ｒ９
ａ，ｒ８ａ，ｒ７ａ，ｒ６ａ，ｒ５ａ，ｒ４ａ，ｒ３
ａ，ｒ２ａ，ｒ１ａ，ｒ０ａ｝＝｛１，０，１，１，
１，１，１，１，１，１，１，１，１，１，１｝に設定
されたとする。
【００９８】その後、ＴＭＦＢ端子およびＳＩＲ端子の
入力信号をそれぞれＴＭＦＢ＝０，ＳＩＲ＝１に設定
し、フリップフロップＦＦの各Ｒ０〜Ｒ１４にクロック
を与え続けると最終的には｛ｒ１４ａ，ｒ１３ａ，ｒ１
２ａ，ｒ１１ａ，ｒ１０ａ，ｒ９ａ，ｒ８ａ，ｒ７ａ，
ｒ６ａ，ｒ５ａ，ｒ４ａ，ｒ３ａ，ｒ２ａ，ｒ１ａ，ｒ
０ａ｝＝｛１，０，０，０，０，０，０，０，０，０，
０，０，０，０，０｝になる。
【００９９】したがって、この信号を用いて、例えば、
図７（または図８）のスイッチＳＷ０〜ＳＷ１４を直接
制御することができる。これにより、直列接続されたＡ
ＮＤ回路は不要になる。なお、先頭ビット（この例で
は、ビット番号１４）に関して、図１３（ｂ）の回路構
成に変更すれば、信号入力がＴＭＦＢ＝０の時にＳＩＲ
＝１に設定する必要はなくなる。
【０１００】変形例２．図１４（ａ）はこの発明の変形
例２による半導体集積回路装置の回路構成図、図１４
（ｂ）は先頭ビットの変更例を示す回路図であり、上記
の図１３（ａ）との相違点は、ＴＭＳＩ入力端子が各Ａ
ＮＤ機能に追加されて構成されていることで他は同様で
ある。
【０１０１】次に動作について説明する。先ず、ＴＭＦ
Ｂ入力端子とＴＭＳＩ入力端子がそれぞれＴＭＦＢ＝
１，ＴＭＳＩ＝０の時は単純なシフト動作を行うことが
できる。このシフト動作で｛ｒ１４ａ，ｒ１３ａ，ｒ１
２ａ，ｒ１１ａ，ｒ１０ａ，ｒ９ａ，ｒ８ａ，ｒ７ａ，
ｒ６ａ，ｒ５ａ，ｒ４ａ，ｒ３ａ，ｒ２ａ，ｒ１ａ，ｒ
０ａ｝＝｛１，０，１，１，１，１，１，１，１，１，
１，１，１，１，１｝に設定されたとする。
【０１０２】その後、３つの入力端子ＴＭＦＢ，ＴＭＳ
Ｉ，ＳＩＲをそれぞれＴＭＦＢ＝０，ＴＭＳＩ＝０，Ｓ
ＩＲ＝１に設定しフリップフロップＲ０〜Ｒ１４にクロ
ックを与え続けると最終的には、｛ｒ１４ａ，ｒ１３
ａ，ｒ１２ａ，ｒ１１ａ，ｒ１０ａ，ｒ９ａ，ｒ８ａ，
ｒ７ａ，ｒ６ａ，ｒ５ａ，ｒ４ａ，ｒ３ａ，ｒ２ａ，ｒ
１ａ，ｒ０ａ｝＝｛１，０，０，０，０，０，０，０，
０，０，０，０，０，０，０｝になる。
【０１０３】したがって、この信号を用いて、例えば、
図７（または図８）のスイッチＳＷ０〜ＳＷ１４を直接
制御することができる。これにより、直列接続されたＡ
ＮＤ回路は不要になる。なお、先頭ビット（この例で
は、ビット番号１４）に関して、図１４（ｂ）の回路構
成に変更すれば、信号入力がＴＭＦＢ＝０，ＴＭＳＩ＝
０の時にＳＩＲ＝１に設定する必要はなくなる。
【０１０４】図１４（ａ）の回路構成では、信号入力を
ＴＭＦＢ＝０，ＴＭＳＩ＝１に設定することによって、
各フリップフロップ自身へのフィードバック経路が構成
できるので、この状態でクロックを与えてもデータを保
持できる。これに比べて、図１３の回路構成では、デー
タを保持するにはクロックを停止する必要があった。
【０１０５】変形例３．さらに、図１５はこの発明の変
形例３による半導体集積回路装置の回路構成図であり、
図１４（ａ）において、フリップフロップＲ１４と接続
する複合ゲートが図１４（ｂ）の回路構成としている点
が相違するのみで他は変形例２と同様である。
【０１０６】次に動作について説明する。やはり、ＴＭ
ＦＢ端子とＴＭＳＩ端子の信号入力がそれぞれＴＭＦＢ
＝１，ＴＭＳＩ＝０の時は単純なシフト動作を行うこと
ができる。このシフト動作で｛ｒ１４ａ，ｒ１３ａ，ｒ
１２ａ，ｒ１１ａ，ｒ１０ａ，ｒ９ａ，ｒ８ａ，ｒ７
ａ，ｒ６ａ，ｒ５ａ，ｒ４ａ，ｒ３ａ，ｒ２ａ，ｒ１
ａ，ｒ０ａ｝＝｛１，０，１，１，１，１，１，１，
１，１，１，１，１，１，１｝に設定されたとする。
【０１０７】その後、ＴＭＦＢおよびＴＭＳＩ端子の信
号入力をそれぞれＴＭＦＢ＝０，ＴＭＳＩ＝０に設定し
フリップフロップＲ０〜Ｒ１４にクロックを与え続ける
と最終的には、｛ｒ１４ａ，ｒ１３ａ，ｒ１２ａ，ｒ１
１ａ，ｒ１０ａ，ｒ９ａ，ｒ８ａ，ｒ７ａ，ｒ６ａ，ｒ
５ａ，ｒ４ａ，ｒ３ａ，ｒ２ａ，ｒ１ａ，ｒ０ａ｝＝
｛１，０，０，０，１，１，１，１，１，１，１，１，
１，１，１｝になる。
【０１０８】したがって、この信号を用いて、例えば、
図８のスイッチＳＷ０〜ＳＷ１４を直接制御することが
できる。これにより、直列接続されたＡＮＤ回路は不要
になる。
【０１０９】なお、図６，図９，図１１では、図１６
（ａ）に示す回路により、デコード機能を実現している
が、図１６（ｂ），（ｃ）のような回路に変更してもよ
い。
【０１１０】すなわち、図１６（ｂ）は全てが“０”の
状態を検出してときにＳＯＤ出力がＳＯＤ＝０になる。
これに対し、図１６（ｃ）はイクスクルーシブＯＲ回路
を付加してＬＦＳＲを修正し、スキャンフリップフロッ
プＳＦＦがＳ３＝０，Ｓ２＝０，Ｓ１＝０，Ｓ０＝０の
状態を含む１６状態のカウント動作を可能にしている。
【０１１１】また、図１６（ａ）の回路では、スキャン
フリップフロップＳＦＦがＳ３＝０，Ｓ２＝０，Ｓ１＝
０，Ｓ０＝１状態の次にＳ３＝１，Ｓ２＝０，Ｓ１＝
０，Ｓ０＝０の状態に移るが、図１６（ｂ）の回路で
は、この間にＳ３＝０，Ｓ２＝０，Ｓ１＝０，Ｓ０＝０
の状態が挿入される。
【０１１２】なお、上記実施の形態６で述べたようなＬ
ＦＳＲ型のカウンタ回路の代わりにバイナリカウンタ回
路を用いてもよく、プログラム素子としては、フューズ
素子を示したが、これは不揮発メモリなどの記憶素子を
用いてもよい。さらに、制御対象である被制御回路とし
てはＲＡＭを示したが、ＦＩＦＯ(First-In First Out)
メモリやアナログ回路を用いてもよい。
【０１１３】図９，図１１に関して、情報ビット（この
例では４ビット）全てを用いてカウンタ（ＬＦＳＲ）を
構成したものを示したが、全ビットを使用する必要はな
い。例えば、情報ビットを分割して、複数のＬＦＳＲを
構成することも可能である。この場合は、各ＬＦＳＲの
特定状態を検出しＳＯＤ信号を出力する回路も複数備え
ることができる。この構成は、図１７の複数セットのフ
ューズ素子群（ＦＵＳＥＧ）、フューズ状態検出回路
（ＦＤＧ）、並列直列変換回路状態検出回路（ＰＳＣＯ
ＮＶ）の代わりに使うこともできる。
【０１１４】あるいはまた、１つの半導体集積回路装置
上に図１や図１０，図１７のような各種の回路構成が混
在させることも可能である。
【０１１５】
【発明の効果】以上のように、この発明によれば、複数
の被制御回路と、複数のプログラム素子と、それらプロ
グラム素子のプログラム状態を複数の論理信号に変換す
るプログラム状態検出回路群と、そのプログラム状態検
出回路群の出力する論理信号を直列データに変換する並
列直列変換回路と、その直列データを受信しそれら被制
御回路に供給する１つまたは複数の直列並列変換回路と
を備えて半導体集積回路装置を構成したので、プログラ
ム素子の内部情報を並列直列変換回路により直列データ
に変換して、この直列データを直列並列変換回路で伝送
し、被制御回路を制御することができる。これにより、
従来のように、複数個必要であったフューズ素子群、フ
ューズ状態検出回路群、ＥＣＣエラー訂正回路を最小限
に削減できるので、半導体集積回路装置の面積増加を抑
制できる効果がある。
【０１１６】この発明によれば、並列直列変換回路がＣ
ＲＣエラー訂正回路を含むように構成したので、ＣＲＣ
技術を用いることにより、プログラム素子に切断エラー
などの誤情報があっても、その情報を復元できるので、
半導体集積回路装置の製品歩留まりを向上できる効果が
ある。
【０１１７】この発明によれば、並列直列変換回路が並
列入力データの一部または全部を初期値として設定でき
るカウンタ回路と、そのカウンタ回路の特定状態を検出
する特定状態検出回路を含み、その特定状態検出回路の
出力を直列データとして直列並列変換回路に伝達するよ
うに構成したので、このカウンタ回路と特定状態検出回
路によるカウンタ機能と直列並列変換回路のシフト動作
を組み合わせることにより、デコード機能を持たせるこ
とができ、被制御回路内でデコード回路が必要な場合に
はこのデコード機能を使用すればよいので、被制御回路
からデコード回路分の回路面積を削減することができる
効果がある。
【０１１８】この発明によれば、プログラム素子が溶断
可能なフューズ素子からなるように構成したので、フュ
ーズ素子の切断、非切断により情報ビットをプログラム
することができる効果がある。
【０１１９】この発明によれば、被制御回路の１つが冗
長なメモリセルアレイを有する記憶回路からなるように
構成したので、任意の被制御回路に故障が存在する場合
に、この冗長なメモリセルアレイで置換することにより
故障救済が可能となり、半導体集積回路装置の量産時の
製品歩留まりが向上できる効果がある。
【０１２０】この発明によれば、被制御回路の１つが電
源回路からなるように構成したので、電源電圧の調整を
行うこともできるという効果がある。
【０１２１】この発明によれば、被制御回路の１つがタ
イミング発生回路からなるように構成したので、内部タ
イミングの調整を行うこともできるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置の概略回路構成図である。
【図２】 この発明の実施の形態２による半導体集積回
路装置の回路構成図である。
【図３】 この発明の実施の形態３による半導体集積回
路装置の回路構成図である。
【図４】 この発明の実施の形態４による半導体集積回
路装置の回路構成図である。
【図５】 この発明の実施の形態５による半導体集積回
路装置の回路構成図である。
【図６】 この発明の実施の形態６による半導体集積回
路装置の回路構成図である。
【図７】 この発明の実施の形態７によるＲＡＭの詳細
回路図である。
【図８】 この発明の実施の形態８によるＲＡＭの詳細
回路図である。
【図９】 この発明の実施の形態９による半導体集積回
路装置の回路構成図である。
【図１０】 この発明の実施の形態１０による半導体集
積回路装置の概略回路構成図である。
【図１１】 この発明の実施の形態１１による半導体集
積回路装置の回路構成図である。
【図１２】 この発明の実施の形態１２によるＲＡＭの
詳細回路図である。
【図１３】 この発明の変形例１による直列並列変換回
路の詳細回路図である。
【図１４】 この発明の変形例２による直列並列変換回
路の詳細回路図である。
【図１５】 この発明の変形例３による直列並列変換回
路の詳細回路図である。
【図１６】 この発明の他の変形例による並列直列変換
回路の詳細回路図である。
【図１７】 この発明の実施の形態１３による半導体集
積回路装置の概略回路構成図である。
【図１８】 従来の半導体集積回路装置の概略回路構成
図である。
【図１９】 従来の半導体集積回路装置の他の回路構成
図である。
【図２０】 従来の半導体集積回路装置の他の回路構成
図である。
【図２１】 従来のＣＲＣ回路の一例を示す回路図であ
る。
【符号の説明】 １ フューズ素子群（プログラム素子）、２ フューズ
状態検出回路群（プログラム状態検出回路群）、３−１
〜３−ｎ ＲＡＭ（被制御回路、記憶回路）、５ ロジ
ック、１０，１０ａ，１０ｂ，１０ｃ，１０ｄ 並列直
列変換回路、１１−１〜１１−ｎ，１１ａ−ｉ 直列並
列変換回路、３１ 主メモリセルアレイ、３２ カラム
冗長用メモリセルアレイ、３３ ロウ冗長用メモリセル
アレイ、３４ 電源回路、３５ タイミング発生回路、
４１ 下位ロウアドレスデコーダ、４２ 上位ロウアド
レスデコーダ、１００１ａ スキャンパス回路、１００
２ａ，１００２ｂ，１００２ｃ，１００２ｄ ＣＲＣエ
ラー訂正回路、ＡＤＪ，Ｄ１〜Ｄ３，Ｒ０〜Ｒ３ フリ
ップフロップ、Ｆ０〜Ｆ６ フューズ素子、Ｐ０〜Ｐ
３，Ｓ０〜Ｓ６ スキャンフリップフロップ、ＳＷ０〜
ＳＷ１４ スイッチ、ＷＬＤ０〜ＷＬＤ３ ワード線ド
ライバ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV03 AV15 BB07 DF01 DF05 DF14 DT02 DT03 DT04 DT06 DT08 DT12 DT14 5F064 AA07 BB13 BB31 FF02 FF14 FF26 FF48 5J042 AA10 BA01 CA02 CA03 CA13 CA15 CA16 CA20 CA22 CA24 CA25 CA26 CA27 DA01 DA05

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数の被制御回路と、複数のプログラム
    素子と、これらのプログラム素子のプログラム状態を複
    数の論理信号に変換するプログラム状態検出回路群と、
    このプログラム状態検出回路群の出力する論理信号を直
    列データに変換する並列直列変換回路と、上記直列デー
    タを受信し上記被制御回路に供給する１つまたは複数の
    直列並列変換回路とを備えた半導体集積回路装置。
  2. 【請求項２】 並列直列変換回路は、ＣＲＣエラー訂正
    回路を含むことを特徴とする請求項１記載の半導体集積
    回路装置。
  3. 【請求項３】 並列直列変換回路は、並列入力データの
    一部または全部を初期値として設定できるカウンタ回路
    と、そのカウンタ回路の特定状態を検出する特定状態検
    出回路とを含み、この特定状態検出回路の出力を直列デ
    ータとして直列並列変換回路に伝達することを特徴とす
    る請求項１記載の半導体集積回路装置。
  4. 【請求項４】 プログラム素子は、溶断可能なフューズ
    素子であることを特徴とする請求項１記載の半導体集積
    回路装置。
  5. 【請求項５】 被制御回路の１つは冗長なメモリセルア
    レイを有する記憶回路であることを特徴とする請求項１
    記載の半導体集積回路装置。
  6. 【請求項６】 被制御回路の１つは電源回路であること
    を特徴とする請求項１記載の半導体集積回路装置。
  7. 【請求項７】 被制御回路の１つはタイミング発生回路
    であることを特徴とする請求項１記載の半導体集積回路
    装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002117694A (ja) * 2000-10-04 2002-04-19 Toshiba Corp 半導体集積回路装置およびその検査方法
US6915476B2 (en) 2003-12-08 2005-07-05 Elpida Memory, Inc. Redundancy semiconductor memory device with error correction code (ECC) circuits for correcting errors in recovery fuse data
JP2007179697A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体集積回路およびその検査方法
JP2007188620A (ja) * 2006-11-06 2007-07-26 Epson Toyocom Corp 記憶回路の検査方法
JP2007242069A (ja) * 2006-03-03 2007-09-20 Sony Corp シリアルデータ転送回路及びシリアルデータ転送方法
JP2007250127A (ja) * 2006-03-17 2007-09-27 Fujitsu Ltd 半導体装置
JP2007323726A (ja) * 2006-05-31 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置
JP2008097785A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 不揮発性半導体記憶装置
JP2009043389A (ja) * 2007-08-08 2009-02-26 Hynix Semiconductor Inc フラッシュメモリ素子及びその動作方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690310B1 (en) * 2003-02-13 2004-02-10 Northrop Grumman Corporation Method and apparatus for adaptively compensating for an inaccuracy in an analog-to-digital converter
US6784814B1 (en) * 2003-03-07 2004-08-31 Regents Of The University Of Minnesota Correction for pipelined analog to digital (A/D) converter
US6756929B1 (en) 2003-03-27 2004-06-29 Analog Devices, Inc. Methods and structures for interleavably processing data and error signals in pipelined analog-to-digital converter systems
US7034730B2 (en) * 2003-10-03 2006-04-25 Wright State University Pipelined delta sigma modulator analog to digital converter
US7250595B2 (en) * 2004-01-14 2007-07-31 Searete, Llc Photo-detector filter having a cascaded low noise amplifier
US7045760B2 (en) * 2003-12-19 2006-05-16 Searete Llc Intensity detector circuitry
US7053998B2 (en) * 2003-12-22 2006-05-30 Searete Llc Photo-detector filter
US7053809B2 (en) * 2003-12-19 2006-05-30 Searete Llc Analog-to-digital converter circuitry having a cascade
US7999214B2 (en) * 2003-12-19 2011-08-16 The Invention Science Fund I, Llc Photo-detector filter having a cascaded low noise amplifier
US7511254B2 (en) * 2003-12-19 2009-03-31 Searete, Llc Photo-detector filter having a cascaded low noise amplifier
US7515082B2 (en) * 2003-12-19 2009-04-07 Searete, Llc Photo-detector filter having a cascaded low noise amplifier
US7542133B2 (en) * 2003-12-22 2009-06-02 Searete, Llc Photo-detector filter
TWI227071B (en) * 2004-04-13 2005-01-21 Realtek Semiconductor Corp Pipeline ADC calibrating method utilizing extra ADC module and apparatus thereof
JP2005354627A (ja) * 2004-06-14 2005-12-22 Matsushita Electric Ind Co Ltd パイプラインａ／ｄ変換器
DE602006007726D1 (de) * 2005-10-26 2009-08-20 Nxp Bv Analog-ic mit testanordnung und testverfahren für ein solches ic
US7271750B1 (en) 2006-06-22 2007-09-18 Analog Devices, Inc. Pipelined converter systems with enhanced accuracy
US7652612B2 (en) * 2008-03-10 2010-01-26 Atmel Corporation Cyclic pipeline analog-to-digital converter
US7786910B2 (en) * 2008-08-12 2010-08-31 Analog Devices, Inc. Correlation-based background calibration of pipelined converters with reduced power penalty
JP2010147992A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 増幅回路及びａ／ｄ変換器
US8390487B2 (en) 2011-06-14 2013-03-05 Analog Devices, Inc. System and method of analog-to-digital converters
US8358228B2 (en) 2011-06-14 2013-01-22 Analog Devices, Inc. Method for modifying the LMS algorithm to reduce the effect of correlated perturbations
US8723707B2 (en) 2011-11-14 2014-05-13 Analog Devices, Inc. Correlation-based background calibration for reducing inter-stage gain error and non-linearity in pipelined analog-to-digital converters
US11025262B1 (en) * 2020-09-30 2021-06-01 Chengdu Huawei Electronic Technology Co., Ltd. Pipelined analog-to-digital converter

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037891A (en) * 1998-02-23 2000-03-14 Motorola, Inc. Low power serial analog-to-digital converter

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002117694A (ja) * 2000-10-04 2002-04-19 Toshiba Corp 半導体集積回路装置およびその検査方法
US6915476B2 (en) 2003-12-08 2005-07-05 Elpida Memory, Inc. Redundancy semiconductor memory device with error correction code (ECC) circuits for correcting errors in recovery fuse data
JP2007179697A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体集積回路およびその検査方法
JP2007242069A (ja) * 2006-03-03 2007-09-20 Sony Corp シリアルデータ転送回路及びシリアルデータ転送方法
JP2007250127A (ja) * 2006-03-17 2007-09-27 Fujitsu Ltd 半導体装置
JP2007323726A (ja) * 2006-05-31 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置
JP2008097785A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 不揮発性半導体記憶装置
JP2007188620A (ja) * 2006-11-06 2007-07-26 Epson Toyocom Corp 記憶回路の検査方法
JP2009043389A (ja) * 2007-08-08 2009-02-26 Hynix Semiconductor Inc フラッシュメモリ素子及びその動作方法

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