JP2002117694A - 半導体集積回路装置およびその検査方法 - Google Patents

半導体集積回路装置およびその検査方法

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JP2002117694A
JP2002117694A JP2000305402A JP2000305402A JP2002117694A JP 2002117694 A JP2002117694 A JP 2002117694A JP 2000305402 A JP2000305402 A JP 2000305402A JP 2000305402 A JP2000305402 A JP 2000305402A JP 2002117694 A JP2002117694 A JP 2002117694A
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clock
fuse
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Abstract

(57)【要約】 【課題】 実際にヒューズをブローしなくても、ヒュー
ズブロー後のチップの状態を判断できる半導体記憶装置
を提供すること。 【解決手段】 メモリセルアレイ５と、内部クロックCL
K_P／CLK_O／CLK_Iを生成するクロック生成回路２と、
内部クロックCLK_Pに同期して動作する周辺回路３と、
内部クロックCLK_O／CLK_Iに同期して動作するＩ／Ｏ回
路４と、ヒューズにプログラムされたデータF<n>を出力
するヒューズセットブロック１と、上記データF<n>、あ
るいは外部パッドRIOを介して入力された任意データの
いずれかを、内部クロックCLK_P／CLK_O／CLK_Iの生成
タイミングを微調整するデータFt<n>としてクロック生
成回路２へ転送するとともに、上記データF<n>を、パッ
ドRIOを介して読み出すことが可能なトリミングレジス
タ回路６とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係わり、特にヒューズブローによるチップ内部タイミ
ングの微調整や、リダンダンシ置換を行う際の手法、及
び回路構成に関する。
【０００２】
【従来の技術】近年、半導体製造プロセスの微細化やシ
ステムクロックの高速化に伴う半導体記憶装置の高速化
により、回路内の動作マージンが少なくなり回路動作の
最適化が大変困難になってきている。
【０００３】また、製造プロセスの複雑化によるプロセ
ス変動の影響でトランジスタや抵抗の特性が設計当初の
狙い目から外れてしまうことも回路動作の最適化を更に
困難にしている。
【０００４】回路動作の最適化や歩留まり向上のため、
通常はこのようなプロセス変動による影響等を考慮し回
路特性をトリミングするためのヒューズセットや、行列
アドレスのリダンダンシ置換のためのヒューズセットが
チップ内に設けてある。
【０００５】フェーズに関して、これまでは、レーザ光
線でポリシリコンやメタルなどのヒューズをブローする
レーザヒューズが一般的であったが、レーザヒューズで
は、チップをパッケージに封入後にトリミングできない
ことから、近年ではパッケージ封入後でも電気的にヒュ
ーズをブローできるエレクトリックヒューズがチップ内
に設けられつつある。
【０００６】図１５は、上記半導体記憶装置の典型的な
構成を示すブロック図である。
【０００７】図１５に示すように、半導体記憶装置は、
総数ｎ本のヒューズを含み、回路特性トリミング用のヒ
ューズデータF<n>を出力するヒューズセットブロック
（FuseBlock）１と、チップ内部の動作を制御する内部
クロックCLK_P／CLK_O／CLK_Iの生成タイミングを、ヒ
ューズデータF<n>により最適値にトリミングすることが
できるクロック生成回路（Control Clock Generator）
２と、クロック生成回路２から生成される内部クロック
CLK_P／CLK_O／CLK_Iにより制御される周辺回路３と、
データ出力バッファ（Data Out Buffer）とデータ入力
バッファ（Data InBuffer）との２回路からなるＩ/Ｏ回
路４と、内部クロックにより制御されるこれら２つの回
路３、４によってデータの読み書きが制御されるメモリ
セルアレイ５とを有する。
【０００８】図１５に示す装置において、クロック生成
回路２から生成される内部クロックCLK_P／CLK_O／CLK_
Iは、それぞれ周辺回路３、Ｉ／Ｏ回路４内のデータ出
力バッファ、およびデータ入力バッファを制御するため
の内部クロックである。
【０００９】周辺回路３は、内部クロックCLK_Pに同期
して動作しているため、このクロックCLK_Pの生成タイ
ミングを変えることで、周辺回路３内の動作タイミング
を任意に変えることができる。
【００１０】データ出力バッファは、内部クロックCLK_
Oの立ち上がりエッジ、あるいは立ち下がりエッジ、あ
るいは両エッジに同期してメモリセルアレイからデータ
をチップ外部に読み出すための回路であり、このクロッ
クCLK_Oの生成タイミングを変えることで、データ出力
のタイミングを任意に調整することができる。
【００１１】また、データ入力バッファは、内部クロッ
クCLK_Iの立ち上がりエッジ、あるいは立ち下がりエッ
ジ、あるいは両エッジに同期してメモリセルアレイに書
き込むデータをチップ内部に取り込むための回路であ
り、このクロックCLK_Iの生成タイミングを変えること
で、データ入力のタイミングを任意に調整することがで
きる。
【００１２】次に、データ入力タイミングのトリミング
の場合を例にして全体動作について説明する。
【００１３】図１６Ａは外部クロックCLKとデータDQと
の関係を示す図、図１６Ｂは内部クロックCLK_Iと入力
データD_INとの関係（トリミング前）を示す図、図１６
Ｃは内部クロックCLK_Iと入力データD_INとの関係（ト
リミング後）を示す図である。
【００１４】図１６Ａに示すように、メモリセルアレイ
への書き込みデータは、外部クロックCLKの立ち上が
り、立ち下がりの両エッジに同期させ、DQ PADから入力
される。このとき、データは、クロックに対して、デー
タ入力バッファの回路動作マージンが最大となるような
タイミングで入力される。つまり、クロックの周期をＴ
とするならば、ある入力データのクロックに対してのセ
ットアップ時間Tsとホールド時間Thが共にＴ/４になる
タイミングでデータを入力している。
【００１５】このようにチップ外部では、クロックとデ
ータとの関係が最適となっているのだが、実際のチップ
内部では、このような理想的な関係とはなっていないの
が実状である。なぜなら、プロセス変動やチップ内部の
LCRの影響などによって、内部クロックCLK_Iの発生タイ
ミングにズレが生じてしまうからである。
【００１６】今、内部クロックCLK_Iのタイミングが上
記のような要因で＋Δｔずれてしまっている、とする。
この場合、図１６Ｂに示すように、チップ内部データD_
INに対するデータ入力のセットアップ時間TsiはＴ/４＋
Δｔとなり、回路動作マージンが広がるが、データ入力
のホールド時間ThiはT/４−Δｔとなり、回路動作マー
ジンは先程とは異なり小さくなってしまう。
【００１７】このような回路動作マージンの不均衡を修
正するために、−Δｔだけ内部クロックCLK_Iの発生タ
イミングを速めるヒューズをブローすることで、内部ク
ロックCLK_Iのトリミングを行い、図１６Ｃに示すよう
に、内部タイミングを外部タイミングと揃え、回路動作
の最適化を行う。
【００１８】
【発明が解決しようとする課題】しかしながら、実チッ
プではプロセス変動の影響を受けているため、同一ヒュ
ーズをブローした場合でもトリミング値は必ずしも同一
で無いと言うのが実状である。
【００１９】したがって、上記のようなヒューズブロー
によるトリミング手法は、ヒューズブローによるトリミ
ングの効果、つまりブローしたヒューズが本当にそのチ
ップに対して最適だったのかの判断は実際にヒューズを
ブローしてみなければ解らないという問題を抱えてい
る。よって、時にはトリミング量が足りなかったり、超
過気味だったりする場合も生じてしまう。
【００２０】つまり、従来技術のヒューズブローによる
トリミングを行う手法では、そのチップに対して最適な
トリミングを行うことが非常に困難である、という事情
がある。
【００２１】また、チップのパッケージ封入前に行うレ
ーザヒューズブローによる手法においては、そのヒュー
ズが正しくブローされているか否かについては容易に確
認できるが、チップのパッケージ封入後にエレクトリッ
クヒューズを用いる場合では、そのヒューズが正しくブ
ローされているか判断する手段がなく、実際にそのチッ
プをテストしてみなければ解らないという事情も抱えて
いる。
【００２２】以上は、クロック生成タイミングのトリミ
ングに関しての事情であるが、行列アドレスのリダンダ
ンシ置換の場合についても同様である。
【００２３】一般にリダンダンシによる行列アドレスの
置換においては、ヒューズブローする前に、置換しよう
とする行列アドレスで決まるリダンダンシアレイのテス
トを行い、その結果に基づき、リダンダンシ置換を行っ
ている。
【００２４】このリダンダンシセルテストは、あくまで
そのセルが有効か否かをテストするためのものであり、
実際のテストと同一タイミングでチップを動作させてテ
ストしているわけではない。
【００２５】したがって、リダンダンシ置換後にテスト
してみたらタイミングなどのミスマッチで動作しないと
いう場合が生じてしまう場合がある。
【００２６】このような事情も、上記クロック生成タイ
ミングのトリミングの場合と同様に、現状のヒューズブ
ローによるトリミングやリダンダンシ置換の手法では、
実際にヒューズをブローして見なければ、ヒューズブロ
ー後のチップの状態を判断できないという事情に起因す
る。
【００２７】この発明は、上記の事情に鑑み為されたも
ので、その目的は、実際にヒューズをブローしなくて
も、ヒューズブロー後のチップの状態を判断できる半導
体集積回路装置を提供することにある。
【００２８】また、他の目的は、歩留りを、さらに向上
させることが可能な半導体集積回路装置の検査方法を提
供することにある。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１態様に係る半導体集積回路装置は、
行列の複数のアドレス信号により選択される複数のメモ
リセルで構成されるメモリセルアレイと、外部クロック
信号を受けて、複数の内部クロック信号を生成するクロ
ック生成回路と、前記クロック生成回路で生成された第
１のクロック信号に同期して、外部コマンド信号を取り
込み、演算して、前記行列の複数のアドレス信号、およ
び複数の内部制御信号を発生する周辺回路と、前記クロ
ック生成回路で生成された第２のクロック信号に同期し
て、外部データ信号を取り込み、内部データ信号線に転
送する、および前記クロック生成回路で生成された第３
のクロック信号に同期して、内部データ信号を取り込
み、外部データ信号線に転送するＩ／Ｏ回路と、プログ
ラム可能なヒューズ素子を含み、このヒューズ素子にプ
ログラムされたデータを出力するヒューズ素子ブロック
と、前記ヒューズ素子ブロックから出力されたデータ、
あるいは外部から入力された任意データのいずれかを、
前記第１、第２、第３のクロック信号の生成タイミング
を微調整するデータとして、前記クロック生成回路へ転
送するトリミングレジスタ回路とを具備することを特徴
としている。
【００３０】また、上記目的を達成するために、この発
明の第２態様に係る半導体集積回路装置は、行列の複数
のアドレス信号により選択される複数のメモリセルで構
成されるメモリセルアレイと、外部クロック信号を受け
て、複数の内部クロック信号を生成するクロック生成回
路と、前記クロック生成回路で生成された第１のクロッ
ク信号に同期して、外部コマンド信号を取り込み、演算
して、前記行列の複数のアドレス信号、および複数の内
部制御信号を発生する周辺回路と、前記クロック生成回
路で生成された第２のクロック信号に同期して、外部デ
ータ信号を取り込み、内部データ信号線に転送する、お
よび前記クロック生成回路で生成された第３のクロック
信号に同期して、内部データ信号を取り込み、外部デー
タ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒ
ューズ素子を含み、このヒューズ素子にプログラムされ
たデータを出力するヒューズ素子ブロックと、前記ヒュ
ーズ素子ブロックから出力されたデータ、あるいは外部
から入力された任意データのいずれかを、前記メモリセ
ルアレイのリダンダンシ置換データとして、前記周辺回
路へ転送するトリミングレジスタ回路とを具備すること
を特徴としている。
【００３１】また、上記目的を達成するために、この発
明の第３態様に係る半導体集積回路装置は、行列の複数
のアドレス信号により選択される複数のメモリセルで構
成されるメモリセルアレイと、外部クロック信号を受け
て、複数の内部クロック信号を生成するクロック生成回
路と、前記クロック生成回路で生成された第１のクロッ
ク信号に同期して、外部コマンド信号を取り込み、演算
して、前記行列の複数のアドレス信号、および複数の内
部制御信号を発生する周辺回路と、前記クロック生成回
路で生成された第２のクロック信号に同期して、外部デ
ータ信号を取り込み、内部データ信号線に転送する、お
よび前記クロック生成回路で生成された第３のクロック
信号に同期して、内部データ信号を取り込み、外部デー
タ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒ
ューズ素子を含み、このヒューズ素子にプログラムされ
たデータを出力するヒューズ素子ブロックと、前記ヒュ
ーズ素子ブロックから出力されたデータ、あるいは外部
から入力された任意データのいずれかを、前記第１、第
２、第３のクロック信号の生成タイミングを微調整する
データとして、前記クロック生成回路へ転送するととも
に、前記ヒューズ素子ブロックから出力されたデータ、
あるいは外部から入力された任意データのいずれかを、
前記メモリセルアレイのリダンダンシ置換データとし
て、前記周辺回路へ転送するトリミングレジスタ回路と
を具備することを特徴としている。
【００３２】また、上記他の目的を達成するために、こ
の発明の第４態様に係る半導体集積回路装置の検査方法
では、半導体集積回路装置に、外部からトリミングデー
タを入力し、トリミング効果を調べる第１工程と、前記
第１工程の結果に基いて決定されたトリミングデータ
を、前記半導体集積回路装置内に設けられたヒューズ素
子にプログラムする第２工程と、前記ヒューズ素子にプ
ログラムされたトリミングデータを、前記半導体集積回
路装置の外部に読み出し、前記第１工程の結果に基いて
決定されたトリミングデータが、前記ヒューズ素子に正
しくプログラムされているか否かを確認し、前記第１工
程の結果に基いて決定されたトリミングデータが、前記
ヒューズ素子に正しくプログラムされていない場合、前
記第２工程を再度行う第３工程とを具備することを特徴
としている。
【００３３】また、上記他の目的を達成するために、こ
の発明の第５態様に係る半導体集積回路装置の検査方法
では、半導体集積回路装置に、外部からトリミングデー
タを入力し、トリミング効果を調べる第１工程と、前記
第１工程の結果に基いて決定されたトリミングデータ
を、前記半導体集積回路装置内に設けられたヒューズ素
子にプログラムする第２工程と、前記ヒューズ素子にプ
ログラムされたトリミングデータを、前記半導体集積回
路装置の外部に読み出し、前記第１工程の結果に基いて
決定されたトリミングデータが、前記ヒューズ素子に正
しくプログラムされているか否かを確認し、前記第１工
程の結果に基いて決定されたトリミングデータが、前記
ヒューズ素子に正しくプログラムされていない場合、前
記第２工程を再度行う第３工程と、前記第３工程におい
て、前記第１工程の結果に基いて決定されたトリミング
データが、前記ヒューズ素子に正しくプログラムされて
いる、と確認された場合、製品テストを行い、この製品
テストで、不良が確認されたときには、前記第１工程か
ら前記第３工程までを再度繰り返す第４工程とを具備す
ることを特徴としている。
【００３４】
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照しながら説明する。この説明に際し、全図に
わたり、共通する部分には共通する参照符号を付す。
【００３５】（第１実施形態）図１は、この発明の第１
実施形態に係わる半導体記憶装置の構成を示すブロック
図である。
【００３６】図１に示すように、ヒューズセットブロッ
ク(Fuse Block)１は、レーザ、あるいは電流等の電気的
手段により、ブローされる総数ｎ本のヒューズを含み、
これらヒューズがブローされているか否かを示すパラレ
ルなヒューズデータF<1:n>を出力する。このパラレルな
ヒューズデータF<1:n>は、回路特性トリミング用のデー
タとして用いられる。
【００３７】クロック生成回路(Control Clock Generat
or)２は、外部クロック信号CLK1を受けて、チップ内部
の動作を制御する複数の内部クロック信号CLK_P／CLK_O
／CLK_Iを生成する。また、このクロック生成回路２
は、上記内部クロックCLK_P／CLK_O／CLK_Iの生成タイ
ミングを、上記ヒューズデータF<1:n>に基いて、最適な
値にトリミングする。
【００３８】周辺回路３は、クロック生成回路２で生成
された内部クロック信号CLK_Pにより動作が制御され、
この内部クロック信号CLK_Pに同期して外部コマンド信
号を取り込み、演算して行列の複数のアドレス信号、複
数の内部制御信号を発生する。
【００３９】Ｉ／Ｏ回路４は、クロック生成回路２で生
成された内部クロック信号CLK_Iに同期して、例えばｑ
ビットのデータ幅を持つ外部シリアルデータ信号を取り
込み、この外部シリアルデータ信号をｑビットのデータ
幅を持つ内部シリアルデータ信号線に転送するデータ入
力バッファ（Data In Buffer）、およびクロック生成回
路２で生成された内部クロック信号CLK_Oに同期して、
例えばｑビットのデータ幅を持つ内部シリアルデータ信
号を取り込み、この内部シリアルデータ信号をｑビット
のデータ幅を持つ外部シリアルデータ信号線に転送する
データ出力バッファ（Data Out Buffer）を含む。
【００４０】メモリセルアレイ５は、行列の複数のアド
レス信号により選択される複数のメモリセルで構成され
ている。このメモリセルアレイ５へのデータの読み書き
は、周辺回路３、Ｉ／Ｏ回路４によって制御される。
【００４１】さらに、本実施形態に係わる装置は、クロ
ック生成回路２で生成される内部クロック信号CLK_P／C
LK_O／CLK_Iの生成タイミングを微調整するトリミング
データ信号Ft<n>を出力するトリミングレジスタ回路（T
rimming Register Block）６を有する。
【００４２】トリミングレジスタ回路６は、ヒューズセ
ットブロック１から出力されたパラレルなヒューズデー
タF<1:n>、あるいはトリミングレジスタ回路６中に設け
られているトリミングレジスタ（詳しくは後述する）か
ら転送された、データの書き替えが可能なパラレルなデ
ータR<1:n>のいずれかを、トリミングデータFt<1:n>と
して、切り替え出力する。
【００４３】図１に示す装置において、クロック生成回
路２から生成される内部クロックCLK_P／CLK_O／CLK_I
は、それぞれ周辺回路３、Ｉ／Ｏ回路４内のデータ出力
バッファ、およびデータ入力バッファを制御するための
内部クロックである。
【００４４】本実施形態に係わる装置は、図２Ａ〜図２
Ｃに示すように、従来と同様、内部クロック生成のタイ
ミングを変えることで、周辺回路３内の動作タイミン
グ、データ入力のタイミング、データ出力のタイミング
を最適値に調整することができる。
【００４５】次に、本実施形態におけるトリミングレジ
スタ回路６について説明する。
【００４６】図３は、本実施形態におけるトリミングレ
ジスタ回路６の回路構成の一例を示す図である。
【００４７】図３に示すように、本実施形態におけるト
リミングレジスタ回路６は、トリミングブロック（Trim
ming Block1〜Trimming Block3）１１-1〜１１-3と、ｎ
ビットのデータの読み書きが自由にできるトリミングレ
ジスタ（Trimming Register）１２と、トリミングブロ
ック（Trimming Block）選択回路１３の、計３回路で構
成されている。
【００４８】トリミングブロック（Trimming Block）１
１-1〜１１-3は、CLK_O用／CLK_I用／CLK_P用の３つに
分れており、それぞれが内部クロックCLK_O／CLK_P／CL
K_Iをトリミングするのに必要なビット数と同数のｎ個
のデータ（Data）転送選択回路１４-1〜１４-nから構成
される。
【００４９】ｎビットのトリミングデータFt<1:n>を出
力するｎ個のデータ転送選択回路１４-1〜１４-nは、そ
れぞれ２つのトランスファゲートから構成されており、
ヒューズセットからのデータF<1:n>、またはトリミング
レジスタ１２からのデータR<1:n>のどちらをトリミング
データFt<1:n>として出力するかを制御している。
【００５０】データ転送選択回路１４-1〜１４-n内の、
トランスファゲートのゲートレベルの制御、ひいてはト
リミングブロック１１-1〜１１-3の選択は、トリミング
ブロック選択回路１３から出力される４つの制御信号PG
1／NG1／PG2／NG2によってなされる。
【００５１】トリミングレジスタ１２は、内部クロック
CLK_O／CLK_P／CLK_Iをトリミングするのに必要なビッ
ト数と同ビット数の読み書き自由なレジスタである。
【００５２】トリミングブロック選択回路１３は、トリ
ミングを行う内部クロックに対応したトリミングブロッ
ク１１-1〜１１-3を選択するための制御信号PG1／NG1／
PG2／NG2を作りだす。
【００５３】トリミングブロック１１-1〜１１-3は、上
記４つの制御信号PG1／NG1／PG2／NG2の状態によって、
(1)Normal状態、(2)Write状態、(3)Read状態の３状態に
分けられる。
【００５４】次に、トリミングブロック選択回路１３に
ついて説明する。
【００５５】図４Ａは、本実施形態におけるトリミング
ブロック選択回路１３の回路構成の一例を示す図であ
る。
【００５６】図４Ａに示すように、本実施形態における
トリミングブロック選択回路１３は、トリミングブロッ
ク選択レジスタ（Trimming Block選択Register）２１
と、データ転送制御ロジック部（Data転送制御Logic部1
〜Data転送制御Logic部3）２２-1〜２２-3から構成され
ている。
【００５７】データ転送制御ロジック部２２-1〜２２-3
は、上記トリミングブロック１１-1〜１１-3に対応する
形で３つに分れている。データ転送制御ロジック部２２
-1〜２２-3の状態は、トリミングブロック選択レジスタ
２１から出力される２ビットのアドレス信号(Add1／Add
2)、およびトリミングブロックの状態を決めるモード信
号Readによって決まる。
【００５８】図４Ｂは、内部クロックCLK_I用のトリミ
ングブロック１１-2に対するデータ転送制御ロジック部
２２-3の演算結果を表している。
【００５９】図４Ｂに示すように、トリミングブロック
選択レジスタ２１からのアドレスAdd1／Add2が、ともに
“HIGH”でない場合、トリミングブロック１１-2の状態
は、常にNormal状態になる。反対に、アドレスAdd1／Ad
d2が、ともに“HIGH”である場合、モード信号Readが
“HIGH”の時、Read状態となり、“LOW”の時、Write状
態となる。
【００６０】また、データ転送制御ロジック部２２-1〜
２２-3中のNANDロジック回路に入力されるアドレスAdd1
／Add2の状態によって、どのトリミングブロック１１-1
〜１１-3が選択されるかが決まる。
【００６１】ここで、トリミングブロック１１の３つの
状態、(1)Normal状態、(2)Write状態、(3)Read状態につ
いて説明する。
【００６２】まず、(1)Normal状態から説明する。図５
にNormal状態におけるトリミングブロック１１中のデー
タ転送選択回路１４の状態を示す。
【００６３】(1)Normal状態では、図５に示すように、
トランスファゲートTRS1はON状態、トランスファゲート
TRS2はOFF状態となっている。このため、クロック生成
回路２へ出力されるトリミングデータFtは、ヒューズセ
ットブロック１からのデータFとなり、内部クロックの
トリミングは、このデータFに基づいて行わる。
【００６４】次に、(2)Write状態について説明する。図
６にWrite状態におけるトリミングブロック１１中のデ
ータ転送選択回路１４の状態を示す。
【００６５】(2)Write状態では、図６に示すように、ト
ランスファゲートTRS1はOFF状態、トランスファゲートT
RS2はON状態となっている。このため、クロック生成回
路２へ出力されるトリミングデータFtは、トリミングレ
ジスタ１２からのデータRとなる。このトリミングレジ
スタ１２からのデータRは、例えば外部パッドRIOからト
リミングレジスタ１２にデータを書き込むことで、自由
に設定することができる。このため、内部クロックのト
リミングを自由に行うことができる。
【００６６】最後に、(3)Read状態について説明する。
図７にRead状態におけるトリミングブロック１１中のデ
ータ転送選択回路１４の状態を示す。
【００６７】(3)Read状態では、図７に示すように、ト
ランスファゲートTRS1、TRS2が、ともにON状態となって
いる。この結果、クロック生成回路２へ出力されるトリ
ミングデータFtは、ヒューズセットブロック１からのデ
ータFとなる。
【００６８】また、この場合、トランスファゲートTRS2
もON状態になっているため、ヒューズセットブロック１
からのデータF、つまりトリミングデータFtを、トリミ
ングレジスタ１２を用い、例えば外部パッドRIOを介し
て読み出すことができる。
【００６９】次に、ヒューズセットブロック１について
説明する。
【００７０】図８は、本実施形態におけるヒューズセッ
トブロック１の回路構成の一例を示す図である。
【００７１】図８に示すように、本実施形態のヒューズ
セットは、レーザヒューズブロック（Laser Fuse Bloc
k）３１と、エレクトリックヒューズブロック（Electri
c Fuse Block）３２とから構成されている。レーザヒュ
ーズブロック３１には、例えばレーザ溶断型のヒューズ
が設けられ、エレクトリックヒューズブロック３２に
は、例えば電流溶断型のヒューズが設けられる。
【００７２】このような構成にすることで、チップをパ
ッケージ封入前にレーザヒューズでトリミングした後、
パッケージ封入による影響で再トリミングが必要になっ
た場合でも、再度、トリミングすることが可能となる。
【００７３】次に、トリミングレジスタ１２について説
明する。
【００７４】図９は本実施形態におけるトリミングレジ
スタ１２とトリミングブロック１１との関係を示す図、
図１０はトリミングレジスタ１２の回路構成の一例を示
す図である。なお、本回路構成例では、トリミングデー
タFtが８ビットの場合を想定する。
【００７５】図９、および図１０に示すように、トリミ
ングレジスタ１２は、８個のフリップフロップ（ＦＦ）
回路４１-1〜４１-8、８個のマルチプレクス（ＭＸ）回
路４２-1〜４２-8、８個のWrite用出力回路４３-1〜４
３-8、および１個のRead用出力回路４４とを含む。
【００７６】本回路構成例におけるフリップフロップ回
路４１-1〜４１-8の出力ノードfuse<1:n>はそれぞれ、
マルチプレクス回路４２-1〜４２-8の第１入力に接続さ
れるとともに、Write用出力回路４３-1〜４３-8の入力
に接続される。
【００７７】Write用出力回路４３-1〜４３-8の出力は
それぞれ、トリミングレジスタ１２とトリミングブロッ
クとの接続ノードdREGbit<1:n>に接続される。さらに接
続ノードdREGbit<1:n>はそれぞれ、マルチプレクス回路
４２-1〜４２-8の第２入力に接続される。
【００７８】マルチプレクス回路４２-1〜４２-8はそれ
ぞれ、信号fuse data enに基いて、出力ノードfuse<1:n
>、あるいは接続ノードdREGbit<1:n>のいずれか一つを
選択して、フリップフロップ回路４１-2〜４１-8の入
力、およびRead用出力回路４４の入力に接続する。
【００７９】Read用出力回路４４の出力は、トリミング
レジスタ１２と外部パッドRIOとの接続ノードCore Data
に接続される。さらに接続ノードCore Dataは、フリッ
プフロップ回路４１-1〜４１-8のうち、初段のフリップ
フロップ回路４１-1の入力に接続される。
【００８０】次に、その動作を説明する。
【００８１】Write時、まず、フリップフロップ回路４
１-1〜４１-8をそれぞれ、リセット信号fuse rstを用い
てリセットする。
【００８２】さらに信号fuse data enを、例えば“HIG
H”とし、マルチプレクス回路４２-1〜４２-7がそれぞ
れ、出力ノードfuse<1:7>を選択するようにしておく。
なお、最終段のマルチプレクス回路４２-8は、fuse dat
a enの逆相の信号で制御され、Write時には、出力ノー
ドfuse<8>を選択しない。
【００８３】この状態で、初段のフリップフロップ回路
４１-1の入力に、外部パッドRIOから、接続ノードCore
Dataを介して、データをシリアルに入力する。フリップ
フロップ回路４１-1〜４１-8はそれぞれ、制御クロック
fuse clkに同期して動作し、制御クロックfuse clkの立
ち上がり、もしくは立ち下がりに応じて、入力されたデ
ータを出力する。そして、例えば制御クロックfuse clk
を８回トグルさせることで、８個のフリップフロップ回
路４１-1〜４１-8それぞれにデータがセットされる。デ
ータがセットされた後、信号writeを、例えば“HIGH”
レベルとし、Write用出力回路４３-1〜４３-8をそれぞ
れイネーブルする。この結果、フリップフロップ回路４
１-1〜４１-8にセットされたデータが、データR<1:n>と
して、トリミングブロック１１に対して出力される。こ
れにより、トリミングブロック１１からは、上述したよ
うに、データR<1:n>が、トリミングデータFt<1:n>とし
て、クロック生成回路２に対して出力される。
【００８４】また、Read時、フリップフロップ回路４１
-1〜４１-8をそれぞれ、リセット信号fuse rstを用いて
リセットする。
【００８５】さらに、信号fuse data enは、最初に例え
ば“LOW”とし、マルチプレクス回路４２-1〜４２-7が
それぞれ、接続ノードdREGbit<1:7>を選択するようにし
ておく。なお、最終段のマルチプレクス回路４２-8は、
fuse data enの逆相の信号で制御されているので、この
ときには、接続ノードdREGbit<8>を選択していない。
【００８６】この状態では、初段のフリップフロップ回
路４１-2〜４１-8の入力には、トリミングブロック１１
から、接続ノードdREGbit<1:7>を介して、ヒューズセッ
トブロック１からのデータF<1:7>が入力されている。
【００８７】次に、信号fuse data enを、“LOW”から
“HIGH”とし、マルチプレクス回路４２-1〜４２-7にそ
れぞれ、出力ノードfuse<1:7>を選択させる。これとと
もに、最終段のマルチプレクス回路４２-8には、接続ノ
ードdREGbit<8>を選択させる。これにより、Read用出力
回路４４には、ヒューズセットブロック１からのデータ
F<8>が入力される。この状態で、信号Readを、例えば
“HIGH”レベルとし、Read用出力回路４４をイネーブル
することで、データF<8>は、接続ノードCore Dataを介
して、外部パッドRIOから出力される。
【００８８】次に、信号fuse data enを、再度“HIGH”
から“LOW”とし、最終段のマルチプレクス回路４２-8
に、出力ノードfuse<8>を選択させる。これにより、Rea
d用出力回路４４には、フリップフロップ回路４１-8に
セットされていたヒューズセットブロック１からのデー
タF<7>が入力され、データF<8>に続いて、データF<7>
が、接続ノードCore Dataを介して、外部パッドRIOから
出力される。
【００８９】以下、上記動作を、データF<1>が出力され
るまで繰り返すことで、ヒューズセットブロック１にセ
ットされているデータF<1:8>を読み出すことができる。
【００９０】次に、本実施形態の全体動作について説明
する。
【００９１】まず、データ入力タイミングのトリミング
の場合について説明する。従来と同様、図２Ｂに示すよ
うにチップ内部で内部クロックCLCK_Iが＋Δｔズレが生
じてしまった場合、クロック発生回路で内部クロックCL
K_Iの発生タイミングをΔｔ速めるトリミングを行わな
ければならない。
【００９２】トリミングを行う場合、従来はヒューズを
ブローしてみなければ実際のトリミング量などを調べる
ことができなかったのだが、この発明では実際にヒュー
ズをブローする前に、トリミングレジスタ回路６のトリ
ミングブロック１１の状態をWrite状態とし、トリミン
グレジスタ１２を介して、ヒューズブローによるトリミ
ング予定値と同じトリミングデータを書き込む。これに
より、ヒューズをブローした状態と同じ状態でトリミン
グ効果を調べることができる。
【００９３】この段階で、トリミングレジスタ回路６か
らのトリミングデータFtで、予定通りの効果があると判
断できたならば、そこで初めてヒューズをブローすれば
良い。
【００９４】反対にトリミング効果が不足、あるいは過
剰だと判断された場合は、トリミングレジスタ回路６か
らのトリミングデータFtを、最適になるように調節し
て、その値に基づいてヒューズをブローすれば良い。
【００９５】図１１に、この発明におけるトリミング手
法の流れを示す。
【００９６】チップのパッケージ封入前、レーザヒュー
ズによるトリミングを行う場合においても、まず、トリ
ミングレジスタ回路６からのデータに基づきトリミング
を行い、ヒューズブロー値を決める（ＳＴ．１）。
【００９７】次に、上記ヒューズブロー値に基いて、レ
ーザヒューズをブローし（ＳＴ．２）、ヒューズが正し
くブローされたかをトリミングレジスタを用いて確認す
る（ＳＴ．３）。
【００９８】もし、ブローされていなければ（ＮＧ）、
再びヒューズブローの行程に戻り、再度ヒューズブロー
を行う。また、ヒューズが正しくブローされていること
が確認できたら（ＯＫ）、チップをパッケージに封入す
る（ＳＴ．４）。
【００９９】次に、製品テストを行い（ＳＴ．５）、何
ら問題が無いようであれば出荷する（ＳＴ．６）。
【０１００】もし、パッケージ封入の影響で再トリミン
グが必要になったならば（ＮＧ）、再度トリミングレジ
スタ回路６を用いて、今度はエレクトリックヒューズに
よるトリミングのヒューズ値を決める（ＳＴ．７）。
【０１０１】次に、上記ヒューズ値に基いて、エレクト
リックヒューズをブローし（ＳＴ．８）、ヒューズが正
しくブローされたかをトリミングレジスタ回路６を用い
て確認する（ＳＴ．９）。
【０１０２】もし、ブローされていなければ（ＮＧ）、
再びヒューズブローの行程に戻り、再度ヒューズブロー
を行う。また、ヒューズが正しくブローされていること
が確認できたら（ＯＫ）、製品テストを行う（ＳＴ．１
０）。何ら問題が無いようであれば出荷する（ＳＴ．１
１）。
【０１０３】もし、問題があった、例えば不良が確認さ
れたときには（ＮＧ）、トリミングレジスタ回路６を用
いて、再度ヒューズ値を決めてみることも可能である。
【０１０４】以上のことから、この発明では、従来の様
にヒューズをブローしてみて初めてトリミング効果が不
足や超過だったと気づくようなことがなく、全てのチッ
プに対して最適な値でトリミングすることができる。
【０１０５】更に、この発明ではトリミングレジスタ回
路６を用い、ヒューズが正しくブローされているか、そ
の状態をパッケージ封入後でも容易に調べることができ
るため、エレクトリックヒューズを用いてヒューズブロ
ーする場合、ヒューズブローできているかどうかの検証
にも効果がある。
【０１０６】また、図１１に示したトリミング手法によ
れば、ヒューズブローが不完全であった装置において
も、再度救済することが可能となる。このため、歩留り
を、さらに向上させることが可能となる。
【０１０７】（第２実施形態）図１２Ａはこの発明の第
２実施形態に係わる半導体記憶装置の構成を示すブロッ
ク図、図１２Ｂはそのヒューズセットブロックの構成を
示す図である。
【０１０８】図１２Ａに示すように、第２実施形態に係
わる半導体記憶装置は、第１実施形態と同様、総数ｎ本
のヒューズデータF<n>を持つ回路特性トリミング用のヒ
ューズセットブロック１と、ヒューズデータF<n>により
クロック発生のタイミングを最適値にトリミングするこ
とができるクロック生成回路２と、クロック生成回路を
制御するトリミングデータ信号Ft<n>を作り出すトリミ
ングレジスタ回路６と、クロック生成回路２から生成さ
れる内部クロックにより制御される周辺回路３と、デー
タ出力バッファ（Data Out Buffer）とデータ入力バッ
ファ（Data In Buffer）との２回路からなるＩ/Ｏ回路
４と、内部クロックにより制御されるこれら２つの回路
によってデータの読み書きが制御されるメモリセルアレ
イ５とを有する。
【０１０９】しかしながら、本第２実施形態では、図１
２Ｂに示すように、第１実施形態のヒューズセットブロ
ック１の形態と異なり、ヒューズは、レーザヒューズ３
１のみで構成されている形態となっている。
【０１１０】このような第２実施形態に係わる半導体記
憶装置においても、第１実施形態と同様に、トリミング
レジスタ回路６を用いて、ヒューズブローの効果を前も
って確認することにより、最適なヒューズ値を決めるこ
とができ、全てのチップに対して最適な値でトリミング
することができる。
【０１１１】（第３実施形態）図１３Ａはこの発明の第
３実施形態に係わる半導体記憶装置の構成を示すブロッ
ク図、図１３Ｂはそのヒューズセットブロックの構成を
示す図である。
【０１１２】図１３Ａに示すように、第３実施形態に係
わる半導体記憶装置は、第１実施形態と同様、総数ｎ本
のヒューズデータF<n>を持つ回路特性トリミング用のヒ
ューズセットブロック１と、ヒューズデータF<n>により
クロック発生のタイミングを最適値にトリミングするこ
とができるクロック生成回路２と、クロック生成回路を
制御するトリミングデータ信号Ft<n>を作り出すトリミ
ングレジスタ回路６と、クロック生成回路２から生成さ
れる内部クロックにより制御される周辺回路３と、デー
タ出力バッファ（Data Out Buffer）とデータ入力バッ
ファ（Data In Buffer）との２回路からなるＩ/Ｏ回路
４と、内部クロックにより制御されるこれら２つの回路
によってデータの読み書きが制御されるメモリセルアレ
イ５とを有する。
【０１１３】しかしながら、本第３実施形態では、図１
３Ｂに示すように、第１、第２実施形態のヒューズセッ
トの形態と異なり、ヒューズはエレクトリックヒューズ
３２のみで構成されている形態となっている。
【０１１４】このような第３実施形態の半導体記憶装置
においても、第１、第２実施形態と同様にトリミングレ
ジスタ回路６を用いて、ヒューズブローの効果を前もっ
て確認することにより、最適なヒューズ値を決めること
ができ、全てのチップに対して最適な値でトリミングす
ることができる。
【０１１５】（第４実施形態）図１４は、この発明の第
４実施形態に係わる半導体記憶装置の構成を示すブロッ
ク図である。
【０１１６】図１４に示すように、第４実施形態に係わ
る半導体記憶装置は、総数ｎ本のヒューズデータF<n>を
持つ回路特性トリミング用のヒューズ、および総数ｍ本
のヒューズデータＦ<m>を持つ行列アドレスのリダンダ
ンシ置換用のヒューズからなるヒューズブロック１と、
ヒューズデータF<n>によりクロック発生のタイミングを
最適値にトリミングすることができるクロック生成回路
２と、クロック生成回路２を制御するトリミングデータ
信号Ft<n>並びに、行列アドレスのリダンダンシ置換を
制御するリダンダンシデータ信号Fr<m>を作り出すトリ
ミングレジスタ回路６と、クロック生成回路２から生成
される内部クロック、並びにトリミングレジスタ回路６
から出力されるリダンダンシデータ信号Fr<m>により制
御される周辺回路３と、データ出力回路（Data Out Buf
fer）とデータ入力回路（Data InBuffer）の２回路から
なるＩ/Ｏ回路４と、内部クロックにより制御されるこ
れら２つの回路によってデータの読み書きが制御される
メモリセルアレイ５とを有する。
【０１１７】本第４実施形態においては、第１、第２、
第３実施形態と同様に、トリミングレジスタ回路６を用
いて、ヒューズブローの効果を前もって確認することに
より、最適なヒューズ値を決めることができ、全てのチ
ップに対して最適な値でトリミングすることができる。
【０１１８】更に、本第４実施形態では、行列アドレス
のリダンダンシ置換を行う際においても、ヒューズブロ
ーする前に、トリミングレジスタ回路を用いて、リダン
ダンシ置換がなされたと同等な状態にしてテストするこ
とができるため、的確なリダンダンシ置換を行うことが
できる。
【０１１９】上記第１〜第４実施形態を参照して説明し
たこの発明によれば、ヒューズブローによるチップ内部
タイミングの微調整や行列アドレスのリダンダンシ置換
を行う場合において、実際にヒューズをブローする前に
レジスタ回路を用いて内部タイミングの微調整やリダン
ダンシ置換を行い、その結果に基づき実際にブローする
ヒューズ値を決める。
【０１２０】また、前記レジスタ回路を用いてヒューズ
の状態を読み出すことで、ヒューズブローの成否を的確
に判断したり、チップ毎のリダンダンシ置換情報を把握
することができる。この手法により、タイミングの微調
整を行う最適なヒューズ値をチップ毎に決めることがで
き、また的確な行列アドレスへのリダンダンシ置換を行
うことが可能な半導体記憶装置を得ることができる。
【０１２１】以上、この発明を第１〜第４実施形態によ
り説明したが、この発明は、これら実施形態それぞれに
限定されるものではなく、その実施にあたっては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
【０１２２】また、上記各実施形態は、単独、または適
宜組み合わせて実施することも勿論可能である。
【０１２３】さらに、上記各実施形態には種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
【０１２４】
【発明の効果】以上説明したように、この発明によれ
ば、実際にヒューズをブローしなくても、ヒューズブロ
ー後のチップの状態を判断できる半導体記憶装置、およ
び歩留りを、さらに向上させることが可能な半導体集積
回路装置の検査方法をそれぞれ提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係わる半導体
記憶装置の構成を示すブロック図。
【図２】図２Ａは外部クロックCLKとデータDQとの関係
を示す図、図２Ｂは内部クロックCLK_Iと入力データD_I
Nとの関係（トリミング前）を示す図、図２Ｃは内部ク
ロックCLK_Iと入力データD_INとの関係（トリミング
後）を示す図。
【図３】図３はトリミングレジスタ回路６の回路構成の
一例を示す図。
【図４】図４Ａはトリミングブロック選択回路１３の回
路構成の一例を示す図、図４Ｂはデータ転送制御ロジッ
ク部演算結果を表す図。
【図５】図５はNormal状態におけるデータ転送回路１４
の状態を示す図。
【図６】図６はWrite状態におけるデータ転送回路１４
の状態を示す図。
【図７】図７はRead状態におけるデータ転送回路１４の
状態を示す図。
【図８】図８はヒューズセットブロック１の回路構成の
一例を示す図。
【図９】図９はトリミングレジスタ１２とトリミングブ
ロック１１との関係を示す図。
【図１０】図１０はトリミングレジスタ１２の回路構成
の一例を示す図。
【図１１】図１１はこの発明におけるトリミング手法の
フローチャート図。
【図１２】図１２Ａはこの発明の第２実施形態に係わる
半導体記憶装置の構成を示すブロック図、図１２Ｂはそ
のヒューズセットブロックの構成を示す図。
【図１３】図１３Ａはこの発明の第３実施形態に係わる
半導体記憶装置の構成を示すブロック図、図１３Ｂはそ
のヒューズセットブロックの構成を示す図。
【図１４】図１４はこの発明の第４実施形態に係わる半
導体記憶装置の構成を示すブロック図。
【図１５】図１５は半導体記憶装置の典型的な構成を示
すブロック図。
【図１６】図１６Ａは外部クロックCLKとデータDQとの
関係を示す図、図１６Ｂは内部クロックCLK_Iと入力デ
ータD_INとの関係（トリミング前）を示す図、図１６Ｃ
は内部クロックCLK_Iと入力データD_INとの関係（トリ
ミング後）を示す図。
【符号の説明】
１…ヒューズセットブロック（Fuse Block）、 ２…クロック生成回路（Control Clock Generator）、 ３…周辺回路、 ４…Ｉ／Ｏ回路、 ５…メモリセルアレイ、 ６…トリミングレジスタ回路（Trimming Register Bloc
k）、 １１…トリミングブロック（Trimming Block）、 １２…トリミングレジスタ（Trimming Register）、 １３…トリミングブロック選択回路、 １４…データ転送制御回路、 ２１…トリミングブロック選択レジスタ、 ２２…データ転送制御ロジック部、 ３１…レーザヒューズブロック（Laser Fuse Block）、 ３２…エレクトリックヒューズブロック（Electric Fus
e Block）、 ４１…フリップフロップ回路、 ４２…マルチプレクス回路、 ４３…Write用出力回路、 ４４…Read用出力回路。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 行列の複数のアドレス信号により選択さ
    れる複数のメモリセルで構成されるメモリセルアレイ
    と、 外部クロック信号を受けて、複数の内部クロック信号を
    生成するクロック生成回路と、 前記クロック生成回路で生成された第１のクロック信号
    に同期して、外部コマンド信号を取り込み、演算して、
    前記行列の複数のアドレス信号、および複数の内部制御
    信号を発生する周辺回路と、 前記クロック生成回路で生成された第２のクロック信号
    に同期して、外部データ信号を取り込み、内部データ信
    号線に転送する、および前記クロック生成回路で生成さ
    れた第３のクロック信号に同期して、内部データ信号を
    取り込み、外部データ信号線に転送するＩ／Ｏ回路と、 プログラム可能なヒューズ素子を含み、このヒューズ素
    子にプログラムされたデータを出力するヒューズ素子ブ
    ロックと、 前記ヒューズ素子ブロックから出力されたデータ、ある
    いは外部から入力された任意データのいずれかを、前記
    第１、第２、第３のクロック信号の生成タイミングを微
    調整するデータとして、前記クロック生成回路へ転送す
    るトリミングレジスタ回路とを具備することを特徴とす
    る半導体集積回路装置。
  2. 【請求項２】 行列の複数のアドレス信号により選択さ
    れる複数のメモリセルで構成されるメモリセルアレイ
    と、 外部クロック信号を受けて、複数の内部クロック信号を
    生成するクロック生成回路と、 前記クロック生成回路で生成された第１のクロック信号
    に同期して、外部コマンド信号を取り込み、演算して、
    前記行列の複数のアドレス信号、および複数の内部制御
    信号を発生する周辺回路と、 前記クロック生成回路で生成された第２のクロック信号
    に同期して、外部データ信号を取り込み、内部データ信
    号線に転送する、および前記クロック生成回路で生成さ
    れた第３のクロック信号に同期して、内部データ信号を
    取り込み、外部データ信号線に転送するＩ／Ｏ回路と、 プログラム可能なヒューズ素子を含み、このヒューズ素
    子にプログラムされたデータを出力するヒューズ素子ブ
    ロックと、 前記ヒューズ素子ブロックから出力されたデータ、ある
    いは外部から入力された任意データのいずれかを、前記
    メモリセルアレイのリダンダンシ置換データとして、前
    記周辺回路へ転送するトリミングレジスタ回路とを具備
    することを特徴とする半導体集積回路装置。
  3. 【請求項３】 行列の複数のアドレス信号により選択さ
    れる複数のメモリセルで構成されるメモリセルアレイ
    と、 外部クロック信号を受けて、複数の内部クロック信号を
    生成するクロック生成回路と、 前記クロック生成回路で生成された第１のクロック信号
    に同期して、外部コマンド信号を取り込み、演算して、
    前記行列の複数のアドレス信号、および複数の内部制御
    信号を発生する周辺回路と、 前記クロック生成回路で生成された第２のクロック信号
    に同期して、外部データ信号を取り込み、内部データ信
    号線に転送する、および前記クロック生成回路で生成さ
    れた第３のクロック信号に同期して、内部データ信号を
    取り込み、外部データ信号線に転送するＩ／Ｏ回路と、 プログラム可能なヒューズ素子を含み、このヒューズ素
    子にプログラムされたデータを出力するヒューズ素子ブ
    ロックと、 前記ヒューズ素子ブロックから出力されたデータ、ある
    いは外部から入力された任意データのいずれかを、前記
    第１、第２、第３のクロック信号の生成タイミングを微
    調整するデータとして、前記クロック生成回路へ転送す
    るとともに、 前記ヒューズ素子ブロックから出力されたデータ、ある
    いは外部から入力された任意データのいずれかを、前記
    メモリセルアレイのリダンダンシ置換データとして、前
    記周辺回路へ転送するトリミングレジスタ回路とを具備
    することを特徴とする半導体集積回路装置。
  4. 【請求項４】 前記ヒューズブロックは、少なくとも２
    つ以上の異なる手段により電気的接続がブローされるヒ
    ューズ素子を組み合わせて構成されていることを特徴と
    する請求項１乃至請求項３いずれか一項に記載の半導体
    集積回路装置。
  5. 【請求項５】 前記トリミングレジスタ回路は、前記ヒ
    ューズ素子ブロックから出力されたデータを、外部に読
    み出し可能に構成されていることを特徴とする請求項１
    乃至請求項３いずれか一項に記載の半導体集積回路装
    置。
  6. 【請求項６】 前記トリミングレジスタ回路は、前記ク
    ロック生成回路から生成される第１、第２、第３のクロ
    ック信号に対して、独立または同時にその生成タイミン
    グの微調整を行うことを特徴とする請求項１および請求
    項３いずれかに記載の半導体集積回路装置。
  7. 【請求項７】 前記Ｉ／Ｏ回路は、前記第２の内部クロ
    ックの立ち上がりエッジに同期、あるいは立ち下がりエ
    ッジに同期、もしくは両エッジに同期して外部データを
    取り込むことを特徴とする請求項１乃至請求項３いずれ
    か一項に記載の半導体集積回路装置。
  8. 【請求項８】 前記Ｉ／Ｏ回路は、前記第３の内部クロ
    ックの立ち上がりエッジに同期、あるいは立ち下がりエ
    ッジに同期、もしくは両エッジに同期して内部データを
    外部に出力することを特徴とする請求項１乃至請求項３
    いずれか一項に記載の半導体集積回路装置。
  9. 【請求項９】 前記Ｉ／Ｏ回路は、前記第２の内部クロ
    ックの立ち上がりエッジに同期、あるいは立ち下がりエ
    ッジに同期、もしくは両エッジに同期して外部データを
    取り込み、前記第３の内部クロックの立ち上がりエッジ
    に同期、あるいは立ち下がりエッジに同期、もしくは両
    エッジに同期して内部データを外部に出力することを特
    徴とする請求項１乃至請求項３いずれか一項に記載の半
    導体集積回路装置。
  10. 【請求項１０】 半導体集積回路装置に、外部からトリ
    ミングデータを入力し、トリミング効果を調べる第１工
    程と、 前記第１工程の結果に基いて決定されたトリミングデー
    タを、前記半導体集積回路装置内に設けられたヒューズ
    素子にプログラムする第２工程と、 前記ヒューズ素子にプログラムされたトリミングデータ
    を、前記半導体集積回路装置の外部に読み出し、前記第
    １工程の結果に基いて決定されたトリミングデータが、
    前記ヒューズ素子に正しくプログラムされているか否か
    を確認し、前記第１工程の結果に基いて決定されたトリ
    ミングデータが、前記ヒューズ素子に正しくプログラム
    されていない場合、前記第２工程を再度行う第３工程と
    を具備することを特徴とする半導体集積回路装置の検査
    方法。
  11. 【請求項１１】 半導体集積回路装置に、外部からトリ
    ミングデータを入力し、トリミング効果を調べる第１工
    程と、 前記第１工程の結果に基いて決定されたトリミングデー
    タを、前記半導体集積回路装置内に設けられたヒューズ
    素子にプログラムする第２工程と、 前記ヒューズ素子にプログラムされたトリミングデータ
    を、前記半導体集積回路装置の外部に読み出し、前記第
    １工程の結果に基いて決定されたトリミングデータが、
    前記ヒューズ素子に正しくプログラムされているか否か
    を確認し、前記第１工程の結果に基いて決定されたトリ
    ミングデータが、前記ヒューズ素子に正しくプログラム
    されていない場合、前記第２工程を再度行う第３工程
    と、 前記第３工程において、前記第１工程の結果に基いて決
    定されたトリミングデータが、前記ヒューズ素子に正し
    くプログラムされている、と確認された場合、製品テス
    トを行い、この製品テストで、不良が確認されたときに
    は、前記第１工程から前記第３工程までを再度繰り返す
    第４工程とを具備することを特徴とする半導体集積回路
    装置の検査方法。
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