JP2005092915A

JP2005092915A - 半導体集積回路装置およびその情報記憶方法

Info

Publication number: JP2005092915A
Application number: JP2003321129A
Authority: JP
Inventors: Kohei Oikawa; 恒平及川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-09-12
Filing date: 2003-09-12
Publication date: 2005-04-07
Also published as: US7046540B2; US20050057955A1

Abstract

【課題】高い情報機密性を持ちつつも、メモリ容量を効率良く確保することが可能な半導体集積回路装置を提供すること。
【解決手段】セルアレイを制御する周辺回路４と、メモリセルを１個使用して１ビットを記憶する第１の動作モード、及び前記半導体メモリセルを２個使用して１ビットを記憶する第２の動作モードのいずれかを判定し、前記セルアレイを前記第１、第２の動作モードのいずれで動作させるかの動作情報を、周辺回路４に与える動作情報判定回路３とを具備する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に不揮発性半導体メモリを有した半導体集積回路装置およびその情報記憶方法に関する。

近時、携帯電話、ＩＣカードなどの電子機器が広く普及している。これらの電子機器では、記録媒体（メモリユニット）として不揮発性半導体メモリが必須である。現在、不揮発性半導体メモリとしてフラッシュメモリが一般的に使用されているが、フラッシュメモリは書き込み速度、ランダムアクセス性の点で問題がある。このため、例えば、キャッシュメモリとしてＳＲＡＭ、ＤＲＡＭが併用されることが多い。この場合、１つの電子機器に含まれるメモリユニットは、複数種類のデバイスによって作られることになる。

対して不揮発性半導体メモリの一つである強誘電体半導体メモリは、フラッシュメモリに比べて書き込み速度が速く、また、ランダムアクセスも可能といった利点を持つ。このため、１つの電子機器に含まれるメモリユニットを、１種類のデバイスによって作ることができるデバイスとして注目されている。強誘電体半導体メモリは、例えば、特許文献１に記載されている。
米国特許第６，３２０，７８２号明細書

しかし、例えば、強誘電体半導体メモリは、そのセル構造によって、性能や情報機密性に違いがあり、１つの電子機器に含まれるメモリユニットを、１種類のデバイスよって作ることを目指す際の障害になる可能性がある。

近時、電子機器のセキュリティが重要視されるようになっている。例えば、ＩＣカードにおいては、個人情報等の秘密データが記録されることがあり、その情報セキュリティ技術の向上は必須である。

この発明は上記事情に鑑み為されたもので、その目的は、高い情報機密性を持ちつつも、メモリ容量を効率良く確保することが可能な半導体集積回路装置及びその情報記憶方法を提供することにある。

上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、複数のメモリセルを有するセルアレイと、前記セルアレイを制御する周辺回路と、前記メモリセルを１個使用して１ビットを記憶する第１の動作モード、及び前記半導体メモリセルを２個使用して１ビットを記憶する第２の動作モードのいずれかを判定し、前記セルアレイを前記第１、第２の動作モードのいずれで動作させるかの動作情報を、前記周辺回路に与える動作情報判定回路とを具備することを特徴としている。

また、この発明の第２態様に係る半導体集積回路装置は、第１ビット線及び第１ワード線に接続される第１メモリセルと、第２ビット線及び第２ワード線に接続される第２メモリセルと、前記第１ビット線の電位と前記第２ビット線との電位との電位差を増幅する増幅回路と、参照電位を発生する参照電位発生回路と、前記参照電位を、前記第１、第２ビット線のいずれか一方を選択して供給可能で、かつ双方に参照電位の供給を停止可能な参照電位供給回路と、前記第１、第２ワード線のいずれか一方もしくは双方を選択して駆動可能なワード線駆動回路とを具備することを特徴としている。

また、この発明の第３態様に係る半導体集積回路装置は、ワード線に接続される第１メモリセルと、前記ワード線に接続される第２メモリセルと、前記第１メモリセルを第１ビット線に接続する第１選択トランジスタと、前記第２メモリセルを第２ビット線に接続する第２選択トランジスタと、前記第１ビット線の電位と前記第２ビット線との電位との電位差を増幅する増幅回路と、前記第１、第２ビット線のいずれか一方を選択して参照電位を供給可能で、かつ双方に参照電位の供給を停止可能な参照電位発生回路と、前記第１、第２選択トランジスタのいずれか一方もしくは双方を選択して駆動可能な選択トランジスタ駆動回路とを具備することを特徴としている。

また、この発明の第４態様に係る半導体集積回路装置の情報記憶方法は、１ビットの情報を、２個のメモリセルで相補に記憶する第１メモリ領域と、１ビット個の情報を、１個のメモリセルで記憶する第２メモリ領域とを有する半導体集積回路装置の情報記憶方法であって、オペレーティングシステムによって制約を受ける情報領域を前記第２メモリ領域に割り当て、前記制約を受ける情報を第２メモリ領域に記憶させ、オペレーティングシステムによって制約を受けない情報領域を前記第１メモリ領域に割り当て、前記制約を受けない情報を第１メモリ領域に記憶させることを特徴としている。

また、この発明の第５態様に係る半導体集積回路装置の情報記憶方法は、１ビットの情報を、２個のメモリセルで相補に記憶する第１メモリ領域と、１ビットの情報を、１個のメモリセルで記憶する第２メモリ領域とを有する半導体集積回路装置の情報記憶方法であって、機密情報を前記第１メモリ領域に記憶させ、前記機密情報以外の情報を第２メモリ領域に記憶させることを特徴としている。

この発明によれば、高い情報機密性を持ちつつも、メモリ容量を効率良く確保することが可能な半導体集積回路装置及びその情報記憶方法を提供できる。

実施形態の説明に先だち、不当な情報推定例と、強誘電体半導体メモリのセル構造例を説明する。

近時、ＩＣカード等に記録された秘密データを解析する手法として、ＩＣカード内部の消費電流を解析し、記録された情報を推定してしまう手法があるらしいことが分かってきた。もし、不揮発性半導体メモリの場合、情報内容によって動作時の消費電流が異なるとすると、セキュリティ上の弱点になる可能性がある。

図２２は、強誘電体半導体メモリユニットの全体構成を示す概略的に示す図である。

ユニット内部にある周辺制御回路（Peripheral circuit）が制御信号、アドレス信号に応じて、複数のメモリセルアレイを制御する。セルアレイは複数のメモリセルを含む。

図２３は、強誘電体半導体メモリユニットの代表的なセル構造の一つである２Ｔ２Ｃ（2Transistor-2Capacitor）構造を表している。２Ｔ２Ｃ構造では、２つのキャパシタの、分極量の差によって“０”／“１”のデータを保持する。図２４がその動作波形図である。ワード線ＷＬが選択された後、プレート線ＰＬの電位が上がることによりビット線対ＢＬ０、ＢＬ１の電位が上昇する。セルが保持しているデータにより、どちらかが高い電位になり、どちらかが低い電位になる。この電位差をセンスアンプＳＡによって増幅し、データを読み出す。

図２５は、もう一つの代表的な構造である１Ｔ１Ｃ（1Transistor-1Capacitor）構造を示している。図２６がその動作波形図である。読み出し時は、一つのセルだけを選択し、反対側のビット線（図２６ではＢＬ１）には参照電位発生回路によって参照電位に設定する。２Ｔ２Ｃと同様に、センスアンプＳＡによってビット線対の電位差を増幅し、データを読み出す。

１Ｔ１Ｃ構造は、２Ｔ２Ｃ構造に比べて高密度のメモリを実現できるが、データ保持の信頼性の点では２Ｔ２Ｃ構造の方が優れている。なぜならば、時間経過により分極量が減少した場合、１Ｔ１Ｃ構造では固定の参照電位との比較になるので誤動作の可能性がある。対して、２Ｔ２Ｃ構造では１対のセルに互いに反対の情報を書き込むので分極量が減少しても、その差は逆転し難いからである。

また、本欄冒頭で説明したように、ＩＣカード内部の消費電流を解析し、記録された情報を推定する方法がある。１Ｔ１Ｃ構造は、情報によって消費電流が異なるため、この点では弱い構造である、といえる。対して２Ｔ２Ｃ構造は対象構造であり、消費電流は等しいので強い構造である。

このように、メモリ容量を考えた場合は、１Ｔ１Ｃ構造が良いのは明らかであるが、信頼性、セキュリティの点では２Ｔ２Ｃ構造を選択すべきである。

以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１に示すように、第１実施形態は、メモリユニット内の複数のメモリセルアレイ（MEMORY ARRAY0〜MEMORY ARRAY3）を、１Ｔ１Ｃ動作をさせるセルアレイと、２Ｔ２Ｃ動作をさせるセルアレイとに使い分けるものである。１Ｔ１Ｃ／２Ｔ２Ｃの使い分け情報は、ＰＲＯＭ、例えば、ヒューズ１に記録する。ヒューズ１は、例えば、アレイが形成される半導体チップ２に形成される。チップ２に入力された入力アドレス（address）を、ヒューズ１に記録された情報と比較し、入力アドレスが１Ｔ１Ｃ動作のセルアレイにヒットしたか、２Ｔ２Ｃ動作のセルアレイにヒットしたかを判定する。この判定を行う判定回路３の一回路例を図２に示す。

図２に示すように、一回路例では、アドレスの最上位ビットを１Ｔ１Ｃ動作時のＢＬ０側のセルであるか、ＢＬ１側のセルであるかの情報に割り当て、最上位ビットの次のビットＡ（ＭＳＢ−１）とその次のビットＡ（ＭＳＢ−２）を使って、１Ｔ１Ｃ動作をさせるアレイか、２Ｔ２Ｃ動作をさせるアレイかを切り分ける。情報｛in(0),in(1),in(2),in(3)｝は、ヒューズ１に記録された情報であり、動作モード情報である。本例の動作モード情報は、２Ｔ２Ｃ動作をさせるアレイのアドレス情報、もしくは１Ｔ１Ｃ動作をさせるアレイのアドレス情報である。本例の判定回路３は、入力アドレスと動作モード情報とに基いて動作情報、例えば、制御信号ＥＮ１Ｔ１Ｃを発生させる。本例の内部動作としては、制御信号ＥＮ１Ｔ１Ｃが“１”レベルのときは１Ｔ１Ｃ動作、“０”レベルのときは２Ｔ２Ｃ動作となる。ここで、情報｛in(0),in(1),in(2),in(3)｝＝｛0,1,1,1｝のときのメモリマップを図３に示す。

図３に示すように、メモリ空間は８つの領域に分割され、ｂ００００…で始まる領域と、ｂ１０００…で始まる領域とが２Ｔ２Ｃで動作し、それ以外の領域は１Ｔ１Ｃで動作する。また、ｂ００００…で始まる領域とｂ１０００…で始まる領域は物理的には同じメモリアレイに対応する。

判定回路３は、信号ＥＮ１Ｔ１Ｃを、セルアレイを制御する周辺回路４に与える。制御信号ＥＮ１Ｔ１Ｃは動作情報であり、周辺回路４は、この動作情報に基いてセルアレイを２Ｔ２Ｃモードでアクセスしたり、１Ｔ１Ｃモードでアクセスしたりする。

このような第１実施形態によれば、１つのメモリユニットで１Ｔ１Ｃ動作と２Ｔ２Ｃ動作とを使い分けることができる。このようなメモリユニットを利用し、２Ｔ２Ｃ動作領域を、例えば、不揮発性メモリ領域として動作させ、１Ｔ１Ｃ動作領域を、例えば、揮発性メモリ（従来のキャッシュメモリに相当する。本例では実際には不揮発性のキャッシュメモリになる）として動作させる。これによって、不揮発性メモリ領域においては高い情報機密性を維持し、揮発性メモリ領域にはメモリ容量を効率良く確保することが可能となる。

２Ｔ２Ｃ動作領域と１Ｔ１Ｃ動作領域とを使い分ける方式には、上述の通り、不揮発性メモリ領域と、揮発性メモリ領域（キャッシュメモリに相当）とに使い分ける方式の他、いくつかの方式が考えられる。以下、そのいくつかの方式を説明する。

（ソフトウェアの動作モードによる使い分け）
ＯＳ（Operating System）によって動作の制約を受けるユーザモード領域を１Ｔ１Ｃ動作領域に割り当て、制約を受けないカーネルモード領域を２Ｔ２Ｃ動作領域に割り当てる。例えば、２Ｔ２Ｃ動作領域に記憶された情報においては、データ保持に関する信頼性を向上できるとともに、十分なセキュリティを確保することができる。

なお、１Ｔ１Ｃ動作領域における信頼性、例えば、データ保持に関する信頼性や、情報機密性については、例えば、ＯＳの管理機構によって保護すれば改善可能である。

（情報の機密度による使い分け）
十分なセキュリティを確保する必要がある情報、例えば、暗号処理のプログラムやデータ、個人情報、ＩＤ、電子証明書情報等を２Ｔ２Ｃ動作領域に割り当て、それ以外の情報を１Ｔ１Ｃ動作領域に割り当てる。

２Ｔ２Ｃ動作領域と１Ｔ１Ｃ動作領域とを使い分ける方式は、上記方式に限られるものではなく、例えば、上記方式を、様々に組み合わせることも可能である。また、ユーザーが独自に、例えば、ユーザ−の好みの手法で使い分けることも可能である。

これらの使い分けを実現するために、単純に２種類のメモリユニットをシステムに搭載する方法も考えられる。しかし、小規模システムの場合、１チップにメモリを混載したとしても、相対的にメモリ周辺制御回路は大きくなるため、１種類のメモリユニットで使い分けを実現できることは、例えば、電子機器の小型化やコスト面で優位である。

（第２実施形態）
図４はこの発明の第２実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図４に示すように、第２実施形態は、領域設定用のヒューズ回路の代わりに、通常のメモリ素子、例えば、不揮発性半導体メモリ素子（memory）１´を使い、さらにこのメモリ素子１´を制御する信号（Control PROM）を与える方式である。信号（Control PROM）は、例えば、動作モード情報のプログラムを制御する信号、あるいは動作モード情報そのものである。

第２実施形態によれば、第１実施形態のように、ＰＲＯＭに、ヒューズ１を使わないので、ソフトウェアの変更だけで設定を変更できる。

また、領域設定用のＰＲＯＭに、不揮発性半導体メモリ素子を使えば、システムの通常動作中に領域設定の制御をする必要がなくなるため、既存システムの置き換えが容易になる。

（第３実施形態）
図５はこの発明の第３実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図５に示すように、第３実施形態では、第１、第２実施形態と比べ、領域設定用のＰＲＯＭを使わないので、ソフトウェアを変更するだけで、１Ｔ１Ｃ動作領域と２Ｔ２Ｃ動作領域との設定を変更できる。

さらに、第２実施形態と比べ、信号（Control PROM）を使用しないので、例えば、追加の制御端子を設ける必要もなく、既存のシステムからの置き換えも容易である。

図６に、第３実施形態に係る半導体集積回路装置の一動作例を示す。

図６に示すように、第１実施形態と同様に、アドレスの最上位ビットＡ（ＭＳＢ）を、１Ｔ１Ｃ動作時に、ＢＬ０側のセルかＢＬ１側のセルかの情報に割り当て、最上位ビットの次のビットＡ（ＭＳＢ−１）とその次のビットＡ（ＭＳＢ−２）を使ってメモリ領域の切り分けをする。

まず、本一動作例に係るメモリユニットは、電源投入直後は全ての領域が２Ｔ２Ｃ動作領域になる。その後、２Ｔ２Ｃ動作領域、つまりｂ０で始まる領域にアクセスした場合（図６ではｂ００１０）には、該当する領域を２Ｔ２Ｃモードでアクセスする。一方、１Ｔ１Ｃ領域をアクセスした場合、例えば、ｂ１で始まる領域にアクセスした場合（図６ではｂ１１００）には、該当する領域２箇所を１Ｔ１Ｃ動作領域に変更した上で、１Ｔ１Ｃモードでアクセスする（本例では、該当する２箇所の領域は、ｂ１１００とｂ０１００である）。

電源投入から終了までアクセスする領域をソフトウェアによって固定していれば、同じメモリユニットを使って、異なるメモリ領域の設定が可能である。図７に、本一動作例を実現する判定回路３´の一例を示す。

図７に示すように、一例に係る判定回路３´では、信号ＰＯＲは電源投入時のリセット中は“HIGH”になり、４つのＳＲフリップフロップ（ＳＲ-ＦＦ）をリセット（Ｑ＝LOW）する。これらは、１Ｔ１Ｃ領域（Ａ（ＭＳＢ）＝HIGH）をアクセスするときに対応する一つのＳＲ-ＦＦがセット（Ｑ＝HIGH）される。ＳＲ-ＦＦの出力Ｑと、アドレス信号Ａ（ＭＳＢ−１）、Ａ（ＭＳＢ−２）によって１Ｔ１Ｃ／２Ｔ２Ｃモードの判定を行う。

（第４実施形態）
第４実施形態は、メモリアレイの回路構成例に関する。なお、本実施形態はメモリセルの一例として、強誘電体半導体メモリセルを示すが、メモリセルはこれに限るものではない。

図８はこの発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図８に示すように、メモリセルＭＣ０及びＭＣ１は各々、セルトランジスタ（Ｔ）と、強誘電体キャパシタ（Ｃ）とを含む。メモリセルＭＣ０のセルトランジスタ（Ｔ）の電流通路の一端はキャパシタ（Ｃ）の一端に接続され、その他端はビット線ＢＬ０に接続され、そのゲートはワード線ＷＬ０に接続されている。同様にメモリセルＭＣ１のセルトランジスタ（Ｔ）の電流通路の一端はキャパシタ（Ｃ）の一端に接続され、その他端はビット線ＢＬ１に接続され、そのゲートはワード線ＷＬ１に接続されている。

ビット線ＢＬ０、ＢＬ１は、増幅回路、例えば、センスアンプ（ＳＡ）１１に接続されている。センスアンプ１１は、ビット線ＢＬ０の電位とビット線ＢＬ１の電位との電位差を増幅する。参照電位発生回路（ＲＥＦＧ）１２は、参照電位ＶＲＥＦを発生する。参照電位ＶＲＥＦは、センスアンプ１１が電位差を増幅する際に使用され、読み出したデータが“０”なのか“１”なのかを判断する基準となる電位である。参照電位発生回路１２の出力は、トランジスタ１３を介してビット線ＢＬ０に接続されるとともに、トランジスタ１４を介してビット線ＢＬ１に接続される。トランジスタ１３、トランジスタ１４は参照電位供給回路１５を構成する。本例の参照電位供給回路１５は、参照電位ＶＲＥＦをビット線ＢＬ０かＢＬ１かのどちらか一方に選択的に供給するとともに、参照電位の供給を停止することが可能な回路である。ビット線イコライズ回路１６は、ビット線ＢＬ０、ＢＬ１の電位を、例えば、回路内接地電位Ｖｓｓにイコライズする。本例では、ビット線イコライズ信号ＢＬＥＱに従って、例えば、データを読み出す前に、ビット線ＢＬ０、ＢＬ１の電位を、電位Ｖｓｓにイコライズする。

ワード線ＷＬ０、ＷＬ１は、ワード線駆動回路１７に接続されている。本例のワード線駆動回路１７は、ワード線ＷＬ０、ＷＬ１のいずれか一方もしくは双方を選択して駆動することが可能な回路である。

本例は、強誘電体半導体メモリの例である。このため、プレート線ＰＬ０、ＰＬ１を持つ。メモリセルＭＣ０のキャパシタ（Ｃ）の他端はプレート線ＰＬ０に接続され、メモリセルＭＣ１のキャパシタ（Ｃ）の他端はプレート線ＰＬ１に接続される。プレート線ＰＬ０、ＰＬ１はプレート線駆動回路１８に接続されている。本例のプレート線駆動回路１８は、プレート線ＰＬ０、ＰＬ１のいずれか一方もしくは双方を選択して駆動することが可能な回路である。

参照電位供給回路１５、ワード線駆動回路１７、及びプレート線駆動回路１８は、動作モード制御回路１９により制御される。動作モード制御回路１９は動作情報、例えば、上述した制御信号ＥＮ１Ｔ１Ｃを受ける。本例の制御信号ＥＮ１Ｔ１Ｃは“HIGH”で１Ｔ１Ｃ動作を、“LOW”で２Ｔ２Ｃ動作をイネーブルする。

（１Ｔ１Ｃ動作）
１Ｔ１Ｃ動作がイネーブルされたとき、動作モード制御回路１９は、参照電位供給回路１５、ワード線駆動回路１７、及びプレート線駆動回路１８を、内部アドレス信号Ａｋ、/Ａｋの論理に応じて制御する。参照電位供給回路１５は、内部アドレス信号Ａｋ、/Ａｋの論理に従って、参照電位発生回路１２の出力をビット線ＢＬ０か、ＢＬ１のいずれかに接続する。同様に、ワード線駆動回路１７は、内部アドレス信号Ａｎ、/Ａｎの論理に従って、ワード線ＷＬ０かＷＬ１のいずれかを駆動する。同様に、プレート線駆動回路１８は、内部アドレス信号Ａｋ、/Ａｋの論理に従って、プレート線ＰＬ０かＰＬ１のいずれかを駆動する。プレート線ＰＬ０、ＰＬ１のうち、選択された方には、プレート線制御信号ＰＬＣＴＬが供給される。

なお、内部アドレス信号Ａｋ、/ＡＫは、ビット線ＢＬ０かＢＬ１かを選択する論理信号であり、例えば、メモリアクセス時のみ、どちらか一方が“HIGH”になる信号である。例えば、非アクセス時（Ａｋ、/ＡＫ）＝（LOW、LOW）、アクセス時（Ａｋ、/ＡＫ）＝（HIGH、LOW）又は（LOW、HIGH）となる。また、内部アドレス信号Ａｎ、/Ａｎは、ワード線を選択する論理信号である。

（２Ｔ２Ｃ動作）
２Ｔ２Ｃ動作がイネーブルされたとき、動作モード制御回路１９は、内部アドレス信号Ａｋ、/Ａｋを非活性にする。これにより、参照電位供給回路１５は、参照電位発生回路１２の出力を、ビット線ＢＬ０、ＢＬ１の双方から分離する。また、ワード線駆動回路１７は、ワード線ＷＬ０、ＷＬ１の双方を駆動、例えば、同時に駆動する。同様に、プレート線駆動回路１８は、プレート線ＰＬ０、ＰＬ１の双方を駆動、例えば、同時に駆動する。

このような第４実施形態によれば、１Ｔ１Ｃ動作、及び２Ｔ２Ｃ動作の切り換えに対応可能な、メモリアレイの一回路構成が得られる。

（第５実施形態）
第５実施形態は、第４実施形態と同様にメモリアレイの回路構成例に関する。なお、本実施形態はメモリセルの一例として、強誘電体半導体メモリセルを示すが、メモリセルはこれに限るものではない。

図９はこの発明の第５実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図９に示すように、第５実施形態が第４実施形態と、特に異なるところは、メモリセルである。第５実施形態のメモリセルＭＣ０´、ＭＣ１´は各々、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリである。メモリセルＭＣ０´の電流通路の一端は、ブロックセレクタ２０のブロック選択トランジスタ２１を介してビット線ＢＬ０に接続され、その他端は、プレート線ＰＬ０に接続されている。同様に、メモリセルＭＣ１´の電流通路の一端は、ブロックセレクタ２０のブロック選択トランジスタ２２を介してビット線ＢＬ１に接続され、その他端は、プレート線ＰＬ１に接続されている。ブロック選択トランジスタ２１のゲートはブロック選択線ＢＳ０に接続され、ブロック選択トランジスタ２２のゲートはブロック選択線ＢＳ１に接続されている。

ブロック選択線ＢＳ０、ＢＳ１は、ブロック選択線駆動回路２３に接続されている。本例のブロック選択駆動回路２３は、ブロック選択線ＢＳ０、ＢＳ１のいずれか一方、もしくは双方を選択して駆動することが可能な回路である。

ワード線駆動回路１７´は、第４実施形態と異なり、一本のワード線のみを選択して駆動する。本例のワード線駆動回路１７´は、内部アドレス信号Ａｎ、/Ａｎに基いて、ワード線ＷＬ０、ＷＬ１、…のいずれか１本を選択して駆動する。

プレート線駆動回路１８´は、第４実施形態と同様に、プレート線ＰＬ０、ＰＬ１のいずれか一方もしくは双方を選択して駆動することが可能な回路である。ただし、第４実施形態では、プレート線ＰＬ０、ＰＬ１を選択して駆動する際、ビット線ＢＬ０かＢＬ１かを選択する論理信号、即ち内部アドレス信号Ａｋ、/Ａｋに基いて選択したが、本例では、ブロック選択線ＢＳ０かＢＳ１かを選択する論理信号、即ち内部アドレス信号Ａｗ、/Ａｗに基いて選択する。

（１Ｔ１Ｃ動作）
１Ｔ１Ｃ動作がイネーブルされたとき、動作モード制御回路１９は、第４実施形態と同様に、参照電位供給回路１５、及びプレート線駆動回路１８´を内部アドレス信号Ａｋ、/Ａｋの論理に応じて制御する。第５実施形態では、さらに、ブロック選択線駆動回路２３を、内部アドレス信号Ａｋ、/Ａｋの論理に応じて制御する。参照電位供給回路１５は、内部アドレス信号Ａｋ、/Ａｋの論理に従って、参照電位発生回路１２の出力をビット線ＢＬ０か、ＢＬ１のいずれかに接続する。ブロック選択線駆動回路２３は、内部アドレス信号Ａｗ、/Ａｗの論理に従って、ブロック選択線ＢＳ０かＢＳ１のいずれかを駆動する。同様に、プレート線駆動回路１８´は、内部アドレス信号Ａｗ、/Ａｗの論理に従って、プレート線ＰＬ０かＰＬ１のいずれかを駆動する。

（２Ｔ２Ｃ動作）
２Ｔ２Ｃ動作がイネーブルされたとき、動作モード制御回路１９は、内部アドレス信号Ａｋ、/Ａｋを非活性にする。これにより、参照電位供給回路１５は、参照電位発生回路１２の出力を、ビット線ＢＬ０、ＢＬ１の双方から分離する。ブロック選択線駆動回路２３は、ブロック選択線ＢＳ０、ＢＳ１の双方を駆動、例えば、同時に駆動する。同様に、プレート線駆動回路１８´は、プレート線ＰＬ０、ＰＬ１の双方を駆動、例えば、同時に駆動する。

このような第５実施形態によれば、１Ｔ１Ｃ動作、及び２Ｔ２Ｃ動作の切り換えに対応可能な、メモリアレイの別の回路構成が得られる。

本第５実施形態に係る強誘電体メモリ、及び上記第４実施形態に係る強誘電体メモリでは、メモリセルをアクセスする際に、プレート線ＰＬを駆動する方式を示した。しかし、プレート線ＰＬを駆動しない方式もある。その一例としては、プレート線ＰＬの電位を、例えば、センスアンプ電源電圧の中間の電位に、例えば、固定する。この方式を採用する際には、現状では、例えば、読み出し、書き込みにそれぞれ２倍の電圧が必要であるが、回路としては、正常に動作する。

また、現在、強誘電体の、特に材料の改良が進んでおり、強誘電体の特性が向上しつつある。強誘電体の特性が向上し、低電圧での読み出し、及び書き込みが可能になれば、プレート線ＰＬを駆動しない方式においても、読み出し、書き込みに必要な電圧も、プレート線ＰＬを駆動する方式の電圧レベルまで下がることも期待される。

このような事情より、強誘電体メモリは、そのメモリセルをアクセスする際に、プレート線ＰＬを駆動する方式、及び駆動しない方式のどちらでも選択することができる。

（第６実施形態）
第１〜第５実施形態に係る半導体集積回路装置は、１Ｔ１Ｃ動作と２Ｔ２Ｃ動作とを切り換えることができるため、例えば、ユーザーの好みに応じて、情報に応じて記憶させるメモリを変えたり、セキュリティをアップさせたり、あるいはメモリ容量を可変に調節したりすることが可能である。このような半導体集積回路装置の適用例のいくつかを、第６実施形態として説明する。

（適用例１）
図１０は適用例１に係るシステムＬＳＩの一構成例を示すブロック図である。

図１０に示すように、システムＬＳＩチップ１００には、例えば、ＩＰマクロ（機能ブロック）として、ＣＰＵ、Ｉ／Ｏ（入力／出力回路）、ＦｅＲＡＭＩ/Ｆ（強誘電体半導体メモリインタフェース回路）、ＦｅＲＡＭ１、ＦｅＲＡＭ２、Ｉ/Ｆ（インターフェース回路）、ＳＲＡＭ、ＲＯＭが集積されている。

例えば、ＦｅＲＡＭＩ/Ｆは、上記実施形態で説明したような動作情報ＥＮ１Ｔ１Ｃを、ＦｅＲＡＭ１、ＦｅＲＡＭ２に出力する。ＦｅＲＡＭ１、ＦｅＲＡＭ２はそれぞれ、動作情報ＥＮ１Ｔ１Ｃを受けることで、１Ｔ１Ｃ動作及び２Ｔ２Ｃ動作を切り換えたり、１Ｔ１Ｃで動作する領域の大きさ、及び２Ｔ２Ｃで動作する領域の大きさを可変に調節したりすることができる。

適用例１に係るシステムＬＳＩでは、記憶させる情報に応じて、１Ｔ１Ｃで動作する領域に記憶させたり、２Ｔ２Ｃで動作する領域に記憶させたりすることが可能である。例えば、データ保持に関する信頼性を十分に得たい情報や、十分なセキュリティを確保した情報については、２Ｔ２Ｃで動作する領域に記憶させれば良い。

また、１Ｔ１Ｃで動作する領域を増やしたり、あるいは全て１Ｔ１Ｃで動作させたりすることも可能である。このような場合には、メモリ容量を大きくすることができる。もちろん、全て２Ｔ２Ｃで動作させることも可能である。この場合、メモリ容量は小さくなるが、データ保持に関する信頼性、及びセキュリティに関する信頼性が向上する、という利点を得ることができる。

このようなシステムＬＳＩの用途としては、機器の小型化や信頼性向上が要請されている携帯電子機器用ＩＣ、例えば、携帯電話用ＩＣ、ＰＤＡ用ＩＣ、携帯画像機器用ＩＣ（デジタルスチルカメラ用ＩＣ、デジタルム−ビーカメラ用ＩＣ）を挙げることができるが、もちろん、これらに限られるものではない。

（適用例２）
図１１は適用例２に係るメモリカードの第１例を示すブロック図である。

図１１に示すように、メモリカード６０は、半導体記憶装置として、上記実施形態に係る半導体メモリ５０、例えば、強誘電体半導体メモリを含んでいる。メモリカード６０は、予め定められた信号及びデータを図示せぬ電子装置と授受することにより動作する。

信号ライン（ＤＡＴ）、コマンドラインイネーブル信号ライン（ＣＬＥ）、アドレスラインイネーブルライン（ＡＬＥ）、及びレディ／ビジィ信号ライン（Ｒ／Ｂ）は、メモリカード６０に接続される。信号ライン（ＤＡＴ）はデータ、アドレスあるいはコマンド信号を転送する。コマンドラインイネーブル信号ライン（ＣＬＥ）は、コマンド信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。アドレスラインインイネーブル信号ラインは、アドレス信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。レディ／ビジィ信号ライン（Ｒ／Ｂ）は、半導体メモリ５０がレディかビジィかを示す信号を転送する。

図１２は適用例２に係るメモリカードの第２例を示すブロック図である。

図１２に示すように、第２例に係るメモリカード６０は、第１例に係るメモリカードと異なり、半導体メモリ５０に加えて、半導体メモリ５０を制御するコントローラ７０を含んでいる。コントローラ７０は、図示せぬ外部の電子装置と信号を授受する。

コントローラ７０は、インターフェースユニット（Ｉ／Ｆ）７１、７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、及びエラー訂正コードユニット（ＥＣＣ）７５を含んでいる。インターフェースユニット７１は、図示せぬ外部の電子装置と信号を授受する。インターフェースユニット７２は、半導体メモリ５０と信号を授受する。マイクロプロセッサユニット７３は、論理的なアドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に格納する。エラー訂正コードユニット７５は、エラー訂正コードを生成する。コマンド信号ライン（ＣＭＤ）、クロック信号ライン（ＣＬＫ）及び信号ライン（ＤＡＴ）は、メモリカード６０に接続される。コントロール信号ラインの数、信号ライン（ＤＡＴ）のビット幅、及びコントローラ７０の回路構成は適宜変更可能である。

図１３は、第１例、第２例に係るメモリカード６０が装着されるメモリカードフォルダの一例を示す斜視図である。

図１３に示すように、メモリカードフォルダ８０には、上記第１例、第２例に係るメモリカード６０が装着される。メモリカードフォルダ８０は、図示せぬ電子装置に接続され、メモリカード６０と電子装置の間のインターフェースとして機能する。メモリカードフォルダ８０は、図１２に示すコントローラ７０の１つ以上の機能を実行することが可能である。

図１４は、第１例、第２例に係るメモリカード６０、及びメモリカードフォルダ８０のいずれも装着することが可能な接続装置の一例を示す斜視図である。

図１４に示すように、メモリカード６０やメモリカードフォルダ８０は、接続装置９０に装着され、例えば、ボード９１上に実装された電子装置に電気的に接続される。接続装置９０は、接続ワイヤ９２及びインターフェース回路９３によりボード９１に接続され、さらに、バス９５を介してＣＰＵ（中央処理装置）９４等に接続される。

図１５は接続装置の一適用例を示す斜視図である。

図１５に示すように、メモリカード６０あるいはメモリカードフォルダ８０は、接続装置９０に装着され、ワイヤ９２を介して、例えば、ＰＣ（パーソナルコンピュ−タ）３００に接続される。

（適用例３）
図１６は適用例３に係るＩＣカードの一例を示す外観図、図１７はその一構成例を示すブロック図である。

図１６及び図１７に示すように、ＩＣカード５００は、記憶部としての半導体メモリ５０、及びＲＯＭ（読み出し専用メモリ）４１０、ＲＡＭ（ランダム・アクセス・メモリ）４２０、ＣＰＵ（中央処理装置）４３０を含んでいる。ＩＣカード５００は、プレーンターミナル６００を介して、電子装置に接続される。ＣＰＵ４３０は、演算部４３１、及び制御部４３２を含んでいる。制御部４３２は、半導体メモリ５０、ＲＯＭ４１０及びＲＡＭ４２０に接続され、これらメモリを制御する。演算部４３１はロジック部であり、制御部４３２からの命令に応じて様々な演算処理を行う
本例において、上記実施形態で説明した半導体メモリは、半導体メモリ５０、ＲＯＭ４１０、ＲＡＭ４２０に適用することが可能である。

（適用例４）
適用例２、３で説明したように、第１〜第５実施形態で説明した半導体メモリは、メモリカードやＩＣカードに適用することが可能である。本適用例４は、第１〜第５実施形態で説明した半導体メモリを有したメモリカードやＩＣカードの適用例である。メモリカードやＩＣカードは、システムにおけるリムーバルメディアとして利用することができる。例えば、電子投票システム、及びＰＯＳ（Point Of Sales）システムにおけるリムーバルメディアである。これらのシステムにおいては情報の機密性が極めて高く、ネットを用いた情報通信ではセキリュティ上、支障をきたす可能性がある。このような場合には、第１〜第５実施形態で説明した半導体メモリを有したメモリカード６０やＩＣカード５００を、情報の伝達媒体として利用すると良い。メモリカード６０やＩＣカード５００は、情報を格納するばかりではなく、ＩＣの機能を利用し、例えば、暗号キーの設定が可能である。暗号キーの設定により、メモリカード６０やＩＣカード５００への不慮のアクセスを抑制でき、情報の不慮のコピー／改ざん／閲覧／漏洩等を抑制することが可能である。しかも、上記第１〜第５実施形態で説明した半導体メモリは、ソフト面からのセキュリティ向上だけでなく、同時にハード面からのセキュリティ向上も果たすことができる。従って、高度な情報の機密性が要求されるシステムの適用に有利である。

図１８は適用例４に係る電子投票システムの一例を示す図である。

図１８に示すように、投票所には、電子投票機が設置され、各投票者は電子投票機を使って候補者に投票する。投票結果は、例えば、ＩＣカード５００に格納される。ＩＣカード５００は開票所へ運ばれる。開票所には集計機が設置されており、ＩＣカード５００に格納された投票結果は、集計機を使って開票し、集計される。

（適用例５）
図１９は適用例５に係るＰＯＳシステムの一例を示す図である。

図１９に示すように、店舗等の常設店頭にはＰＯＳ対応型キャッシュレジスタ等の据置型端末があり、情報管理センターにはホストコンピュータがある。キャッシュレジスタに入力された販売情報／顧客情報等は、例えば、ＩＣカード５００に格納されて情報管理センターに運ばれ、ホストコンピュータに入力される。また、集荷員等の移動店頭には、ＰＯＳ対応の携帯端末が用意される。携帯端末に入力された集荷情報／顧客情報等はＩＣカード５００に格納されて情報管理センターに運ばれ、ホストコンピュータに入力される。ホストコンピュータに入力された販売情報／集荷情報／顧客情報は分析され、顧客管理、販売管理、在庫管理、及び仕入管理等の情報源として利用される。

なお、図１９では、据置型端末及び携帯端末の双方を使用したＰＯＳシステムを示したが、据置型端末のみを使用するＰＯＳシステムとすることも可能であるし、また、携帯端末のみを使用するＰＯＳシステムとすることも可能である。これらの選択は、ＰＯＳシステムを利用する企業の要望、業種、あるいは経営規模等を考慮し、適宜選択されれば良い。

また、図１９では、ＰＯＳシステムの一例を示したが、もちろん、販売業ばかりでなく、物流分野における入出庫管理、決済管理等にも、例えば、ＩＣカード５００を利用することができる。もちろん、例えば、ＩＣカード５００は、上記以外のシステムにも利用することができる。

（適用例６）
接触式が一般的であるメモリカードやＩＣカードに、近時、非接触式のものが開発され、使われ始めている。非接触式は、外部から直接に信号を授受することができないので、接触式に比較して、セキュリティが高い構造である、といえる。しかし、技術は日々進歩しており、たとえ非接触式といえども、安全である、とは言い難くなる可能性がある。そこで、非接触式のメモリカードやＩＣカードに、第１〜第５実施形態に係る半導体メモリを使用することも良い。

非接触式のメモリカードやＩＣカードの代表的な例は、ＩＣタグである。本適用例６は、第１〜第５実施形態に係る半導体メモリを使用したＩＣタグ、及びそのＩＣタグを利用したシステムの例である。

図２０は適用例６に係る搬送システムの一例を示す図である。

図２０に示すように、荷物にはそれぞれＩＣタグ７００が貼付、もしくは荷物に結ばれたタグフォルダに差し込まれている。搬送元は、ＩＣタグ７００に対して、搬送先の情報等を記録した後、搬送システムに送る。搬送システムには、カードリーダーが設置されており、カードリーダーは、荷物が通過する際に、ＩＣタグ７００から搬送先の情報を読み取る。読み取られた情報に従って、搬送システムのスイッチャは、荷物を搬送先ごとに仕分けていく。

ＩＣタグ７００に、第１〜第５実施形態に係る半導体メモリを使用すれば、ＩＣタグ７００に記録された情報の不慮のコピー／改ざん／閲覧／漏洩を抑制することが可能である。この結果、ＩＣタグ７００を利用したシステムにおいて、そのセキュリティを向上させることが可能となり、搬送元から搬送先へ、安全に荷物を送り届けることができる。さらには、ＩＣタグ７００に、個人情報等が記録されている場合には、その守秘を強固に図ることが可能となる。もちろん、ＩＣタグに記録された情報の保持に関する信頼性も向上させることができる。

このような搬送システムは、物流関係はもとより、空港での手荷物預かり等にも適用することができる。

（適用例７）
ＩＣタグは、荷物に貼付するばかりでなく、商品情報を記録する媒体としても使用することができる。簡単には、バーコードの置き換えである。バーコードを、ＩＣタグに置き換えることにより、バーコードだけでは記録しきれない商品情報まで、記録することが可能となる。

図２１は適用例７に係るＰＯＳシステムを示す図である。

図２１に示すように、商品には、ＩＣタグ７００が、例えば、貼付されている。ＩＣタグ７００がバーコードと、特に異なるところは、情報の書き換えが可能である、ということである。このため、ＩＣタグ７００には、記録された情報の不慮のコピー／改ざん／閲覧／漏洩といったセキュリティ上の問題がつきまとう。そこで、ＩＣタグ７００に、第１〜第５実施形態に係る半導体メモリを使用する。この結果、商品に貼付されたＩＣタグ７００のセキュリティを向上させることが可能となる。例えば、商品に貼付されたＩＣタグ情報の改ざんを防止できれば、例えば、消費期限の不慮の改ざん、価格表示の不慮の改ざんを防止でき、安全な商品を消費者に届けることができる。また、ＩＣタグに記録された情報の保持に関する信頼性も向上させることができる。

なお、本例では、図１９に示したＰＯＳシステムに従って記載されているが、これに限られるものではない。また、図１９に示したＰＯＳシステムにおいて、情報媒体としてのＩＣカードを、非接触式のＩＣカード７００とすることも可能である。

以上、この発明を第１〜第６実施形態に従って説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、上記実施形態はそれぞれ単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。

また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図図２は判定回路の一回路例を示す回路図図３はメモリマップを示す図図４はこの発明の第２実施形態に係る半導体集積回路装置の一構成例を示すブロック図図５はこの発明の第３実施形態に係る半導体集積回路装置の一構成例を示すブロック図図６は第３実施形態に係る半導体集積回路装置の一動作例を示す図図７は判定回路の一回路例を示す回路図図８はこの発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図図９はこの発明の第５実施形態に係る半導体集積回路装置の一構成例を示すブロック図図１０は適用例１に係るシステムＬＳＩの一構成例を示すブロック図図１１は適用例２に係るメモリカードの第１例を示すブロック図図１２は適用例２に係るメモリカードの第２例を示すブロック図図１３はメモリカードフォルダの一例を示す斜視図図１４は接続装置の一例を示す斜視図図１５は接続装置の一適用例を示す斜視図図１６は適用例３に係るＩＣカードの一例を示す外観図図１７は適用例３に係るＩＣカードの一構成例を示すブロック図図１８は適用例４に係る電子投票システムの一例を示す図図１９は適用例５に係るＰＯＳシステムの一例を示す図図２０は適用例６に係る搬送システムの一例を示す図図２１は適用例７に係るＰＯＳシステムを示す図図２２は強誘電体半導体メモリユニットの全体構成を示す概略的に示す図図２３は２Ｔ２Ｃ構造を示す図図２４は２Ｔ２Ｃ構造の動作例を示す動作波形図図２５は１Ｔ１Ｃ構造を示す図図２６は１Ｔ１Ｃ構造の動作例を示す動作波形図

符号の説明

１…ヒューズ、１´…不揮発性半導体メモリ素子、２…半導体チップ、３、３´…判定回路、４…周辺回路、１１…センスアンプ、１２…参照電位発生回路、１３、１４…トランジスタ、１５…参照電位供給回路、１６…ビット線イコライズ回路、１７、１７´…ワード線駆動回路、１８、１８´…プレート線駆動回路、１９…動作モード制御回路、２０…ブロックセレクタ、２１、２２…ブロック選択トランジスタ、２３…プレート線駆動回路。

Claims

複数のメモリセルを有するセルアレイと、
前記セルアレイを制御する周辺回路と、
前記メモリセルを１個使用して１ビットを記憶する第１の動作モード、及び前記半導体メモリセルを２個使用して１ビットを記憶する第２の動作モードのいずれかを判定し、前記セルアレイを前記第１、第２の動作モードのいずれで動作させるかの動作情報を、前記周辺回路に与える動作情報判定回路と
を具備することを特徴とする半導体集積回路装置。
プログラマブルメモリ素子を含むプログラマブル回路を、さらに有し、
前記動作情報判定回路は、入力アドレスと、前記プログラマブル回路にプログラムされた動作モード情報とに基いて、前記動作情報を発生させることを特徴とする請求項１に記載の半導体集積回路装置。
前記プログラマブル素子は、ヒューズであることを特徴とする請求項２に記載の半導体集積回路装置。
前記プログラマブル素子は、不揮発性半導体メモリであることを特徴とする請求項２に記載の半導体集積回路装置。
状態情報を記憶する状態記憶素子を含む状態記憶回路を、さらに有し、
前記動作情報判定回路は、入力アドレスと前記状態記憶回路に記憶された状態情報とに基いて、前記動作情報を発生させることを特徴とする請求項１に記載の半導体集積回路装置。
前記状態記憶素子は、書き換え可能な不揮発性半導体メモリであることを特徴とする請求項５に記載の半導体集積回路装置。
前記状態記憶素子は、フリップフロップ回路であることを特徴とする請求項５に記載の半導体集積回路装置。
前記フリップフロップ回路は、電源投入時にリセットされ、入力アドレスに基いて、状態遷移することを特徴とする請求項７に記載の半導体集積回路装置。
前記フリップフロップ回路が前記入力アドレスに基いて状態遷移した際、この入力アドレスに対応する記憶領域へのアクセスは、前記第１、第２の動作モードに固定されることを特徴とする請求項８に記載の半導体集積回路装置。
第１ビット線及び第１ワード線に接続される第１メモリセルと、
第２ビット線及び第２ワード線に接続される第２メモリセルと、
前記第１ビット線の電位と前記第２ビット線との電位との電位差を増幅する増幅回路と、
参照電位を発生する参照電位発生回路と、
前記参照電位を、前記第１、第２ビット線のいずれか一方を選択して供給可能で、かつ双方に参照電位の供給を停止可能な参照電位供給回路と、
前記第１、第２ワード線のいずれか一方もしくは双方を選択して駆動可能なワード線駆動回路と
を具備することを特徴とする半導体集積回路装置。
前記第１、第２メモリセルのいずれかを使用して１ビットを記憶する第１の動作モード、及び前記第１、第２メモリセルの双方を使用して１ビットを記憶する第２の動作モードを指定する動作情報を受ける動作モード切替回路を、さらに具備し、
前記動作モード切替回路は、
前記第１の動作モードが指定されたとき、前記ワード線駆動回路に対して前記第１、第２ワード線のいずれかを選択して駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線のいずれかを選択して前記参照電位を供給させ、
前記第２の動作モードが指定されたとき、前記ワード線駆動回路に対して前記第１、第２ワード線の双方を駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線への参照電位の供給を停止させることを特徴とする請求項１０に記載の半導体集積回路装置。
前記第１メモリセルにプレート電位を与える第１プレート線と、
前記第２メモリセルにプレート電位を与える第２プレート線と、
前記第１、第２プレート線のいずれか一方もしくは双方を選択して駆動可能なプレート線駆動回路と、をさらに具備することを特徴とする請求項１０に記載の半導体集積回路装置。
前記第１、第２メモリセルのいずれかを使用して１ビットを記憶する第１の動作モード、及び前記第１、第２メモリセルの双方を使用して１ビットを記憶する第２の動作モードを指定する動作情報を受ける周辺回路を、さらに具備し、
前記周辺回路は、
前記第１の動作モードが指定されたとき、前記ワード線駆動回路に対して前記第１、第２ワード線のいずれかを選択して駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線のいずれかを選択して前記参照電位を供給させ、前記プレート線駆動回路に対して前記第１、第２プレート線のいずれかを選択して駆動させ、
前記第２の動作モードが指定されたとき、前記ワード線駆動回路に対して前記第１、第２ワード線の双方を駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線への参照電位の供給を停止させ、前記プレート線駆動回路に対して前記第１、第２プレート線の双方を駆動させることを特徴とする請求項１２に記載の半導体集積回路装置。
前記第１、第２のメモリセルは強誘電体メモリであることを特徴とする請求項１１乃至請求項１３いずれか一項に記載の半導体集積回路装置。
ワード線に接続される第１メモリセルと、
前記ワード線に接続される第２メモリセルと、
前記第１メモリセルを第１ビット線に接続する第１選択トランジスタと、
前記第２メモリセルを第２ビット線に接続する第２選択トランジスタと、
前記第１ビット線の電位と前記第２ビット線との電位との電位差を増幅する増幅回路と、
前記第１、第２ビット線のいずれか一方を選択して参照電位を供給可能で、かつ双方に参照電位の供給を停止可能な参照電位発生回路と、
前記第１、第２選択トランジスタのいずれか一方もしくは双方を選択して駆動可能な選択トランジスタ駆動回路と
を具備することを特徴とする半導体集積回路装置。
前記第１、第２メモリセルのいずれかを使用して１ビットを記憶する第１の動作モード、及び前記第１、第２メモリセルの双方を使用して１ビットを記憶する第２の動作モードを指定する動作情報を受ける周辺回路を、さらに具備し、
前記周辺回路は、
前記第１の動作モードが指定されたとき、前記選択トランジスタ駆動回路に対して前記第１、第２選択トランジスタのいずれかを選択して駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線のいずれかを選択して前記参照電位を供給させ、
前記第２の動作モードが指定されたとき、前記選択トランジスタ駆動回路に対して前記第１、第２ワード線の双方を駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線への参照電位の供給を停止させることを特徴とする請求項１５に記載の半導体集積回路装置。
前記第１メモリセルにプレート電位を与える第１プレート線と、
前記第２メモリセルにプレート電位を与える第２プレート線と、
前記第１、第２プレート線のいずれか一方もしくは双方を選択して駆動可能なプレート線駆動回路と、をさらに具備することを特徴とする請求項１５に記載の半導体集積回路装置。
前記第１、第２メモリセルのいずれかを使用して１ビットを記憶する第１の動作モード、及び前記第１、第２メモリセルの双方を使用して１ビットを記憶する第２の動作モードを指定する動作情報を受ける周辺回路を、さらに具備し、
前記周辺回路は、
前記第１の動作モードが指定されたとき、前記選択トランジスタ駆動回路に対して前記第１、第２選択トランジスタのいずれかを選択して駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線のいずれかを選択して前記参照電位を供給させ、前記プレート線駆動回路に対して前記第１、第２プレート線のいずれかを選択して駆動させ、
前記第２の動作モードが指定されたとき、前記選択トランジスタ駆動回路に対して前記第１、第２選択トランジスタの双方を駆動させ、前記参照電位発生回路に対して前記第１、第２ビット線への参照電位の供給を停止させ、前記プレート線駆動回路に対して前記第１、第２プレート線の双方を駆動させることを特徴とする請求項１７に記載の半導体集積回路装置。
前記第１、第２のメモリセルは、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリであることを特徴とする請求項１６乃至請求項１８いずれか一項に記載の半導体集積回路装置。
１ビットの情報を、２個のメモリセルで相補に記憶する第１メモリ領域と、
１ビットの情報を、１個のメモリセルで記憶する第２メモリ領域とを有する半導体集積回路装置の情報記憶方法であって、
オペレーティングシステムによって制約を受ける情報領域を前記第２メモリ領域に割り当て、前記制約を受ける情報を第２メモリ領域に記憶させ、
オペレーティングシステムによって制約を受けない情報領域を前記第１メモリ領域に割り当て、前記制約を受けない情報を第１メモリ領域に記憶させることを特徴とする半導体集積回路装置の情報記憶方法。
前記制約を受ける情報領域はユーザーモード領域であり、前記制約を受けない情報領域はカーネルモード領域であることを特徴とする請求項２０に記載の半導体集積回路装置の情報記憶方法。
１ビットの情報を、２個のメモリセルで相補に記憶する第１メモリ領域と、
１ビットの情報を、１個のメモリセルで記憶する第２メモリ領域とを有する半導体集積回路装置の情報記憶方法であって、
機密情報を前記第１メモリ領域に記憶させ、
前記機密情報以外の情報を第２メモリ領域に記憶させることを特徴とする半導体集積回路装置の情報記憶方法。
前記機密情報は、暗号処理プログラム、暗号処理データ、個人情報、識別子、および電子証明書のいずれか一つを含むことを特徴とする請求項２２に記載の半導体集積回路装置の情報記憶方法。