JPWO2018151088A1 - メモリ装置 - Google Patents

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Abstract

動作モードの異なるセル構成間での直接のブロックコピーを可能にするメモリ装置を提供する。メモリ装置１０は、１セルモード、２セルモード、４セルモードを有している。１セルモードは、１個のメモリセルＭＣａまたは１個のメモリセルＭＣｂをアクセス対象として１ビットデータの読み出し及び書き込みを行う。２セルモードは、各１個のメモリセルＭＣａ、ＭＣｂからなる１個のセルユニットをアクセス対象とし、４セルモードは、各２個のメモリセルＭＣａ、ＭＣｂからなる１個のセルユニットをアクセス対象として、１ビットのデータの読み出し及び書き込みを行う。２セルモード及び４セルモードでは、同一のビット線対ＢＰに接続された同数のメモリセルＭＣａとメモリセルＭＣｂとによってセルユニットを構成する。同一のビット線対ＢＰに接続されたメモリセルＭＣａとメモリセルＭＣｂと互いに異なるワード線ＷＬに接続されている。

Description

本発明は、メモリ装置に関する。
現在の多くのプロセッサは，階層化されたキャッシュメモリを有しており、Ｌ１〜Ｌ３キャッシュ等と呼ばれる階層ごとに動作速度、データ容量が異なっている。通常、上位階層よりも下位階層のデータ容量が大きく、要求される動作速度が遅い。キャッシュメモリにおけるデータは、所定データサイズのブロック（キャッシュライン）単位で扱われる。階層化されたキャッシュメモリの管理手法には、各種のものがあるが、例えば上位階層でキャッシュミスが発生し下位階層でキャッシュヒットした場合等で、階層間においてブロック単位でのデータのコピー、いわゆるブロックコピーが行われることがある。
また、消費電力の低減のために、不揮発性のＭＲＡＭ（Magnetoresistive Random Access Memory：磁気ランダムアクセスメモリ）が提案されている。特に、個々のメモリセルを磁気トンネル接合素子（Magnetic Tunnel Junction素子、以下、ＭＴＪ素子という）とセルトランジスタとを直列に接続した回路から構成したＳＴＴ（Spin Transfer Torque）−ＭＲＡＭが注目されている。
上記ＳＴＴ−ＭＲＡＭを用いた容量可変型のメモリ装置が知られている（例えば、特許文献１を参照）。特許文献１のメモリ装置は、ＭＴＪ素子とセルトランジスタとの直列回路をメモリセルとして、複数のメモリセルを行列状に配置したメモリセルアレイが設けられている。メモリセルアレイでは、列ごとにビット線とソース線とが配され、列内の各メモリセルはビット線とソース線との間に接続されている。各列のビット線は、隣接した列の２本を１組として１個のセンスアンプに接続されるように、センスアンプは２列ごとに設けられている。また、行ごとに、ワード線が配され、各ワード線には対応する行内のメモリセルがワード線に接続されている。
特許文献１のメモリ装置では、例えば、１Ｔ−１ＭＴＪモード、２Ｔ−２ＭＴＪモード、４Ｔ−４ＭＴＪモードが選択できるようになっている。１Ｔ−１ＭＴＪモードは、個々のメモリセルに１ビットデータの書き込み／読み出しを行うモードであり、２Ｔ−２ＭＴＪモードは、１組の各列で行方向に並ぶ２個のメモリセルを１組にして、その１組に対して１ビットデータの書き込み／読み出しを行うモードである。また、４Ｔ−４ＭＴＪモードは、２Ｔ−２ＭＴＪモードのセル構成に対して１組のメモリセルを増やした４個のセルを１組にして、その１組に対して１ビットデータの書き込み／読み出しを行うモードである。各モードは、４Ｔ−４ＭＴＪモード、２Ｔ−２ＭＴＪモード、１Ｔ−１ＭＴＪモードの順番で１ビットのデータに対する占有面積が小さくなり、大容量化に有利であるが、これとは逆の順番で動作速度、信頼性等が高くなる。このため、例えば、４Ｔ−４ＭＴＪモードのセル構成を最上位の階層のキャッシュメモリに、また１Ｔ−１ＭＴＪモードのセル構成を最下位の階層のキャッシュメモリに割り当てる提案もなされている。
特開２０１４−１７９１５０号公報
ところで、キャッシュメモリでブロックコピーを行う場合、コピー元の階層のキャッシュメモリからのブロックの読み出し、メモリコントローラによるコピー先の制御、コピー先の階層のキャッシュメモリへの書き込みという複雑な手順を経ているが、特許文献１のような複数の動作モードを有するメモリ装置において、異なる動作モードのセル構成間での直接のブロックコピーを可能にするメモリ装置が望まれている。
本発明は、上記事情を鑑みてなされたものであり、動作モードの異なるセル構成間での直接のブロックコピーを可能にするメモリ装置を提供することを目的とする。
本発明は、ＭＴＪ素子とセルトランジスタとの直列回路からなる複数のメモリセルが行列状に配置されたメモリセルアレイを備えたメモリ装置において、列方向に設けられ、第１の前記メモリセルが接続された第１ビット線及び第２の前記メモリセルが接続された第２ビット線からなる複数のビット線対と、行方向に設けられ、各々が、互いに異なる前記ビット線対に接続された前記第１のメモリセルまたは前記第２のメモリセルに接続された複数のワード線と、１個の前記第１のメモリセルまたは１個の前記第２のメモリセルを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第１モード、Ｎを１以上の整数として、１つの前記ビット線対に接続されたＮ個の前記第１のメモリセルとＮ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第２モード、及びＭをＮとは異なる１以上の整数として、１つの前記ビット線対に接続されたＭ個の前記第１のメモリセルとＭ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第３モードのうちの少なくともいずれか２つを動作モードとして有し、いずれかの動作モードを選択するモード選択部と、前記動作モードに基づき、前記読出対象及び前記書込対象の前記第１のメモリセル及び前記第２のメモリセルが接続された前記ワード線をアクティブにする行選択回路と、前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線との間に接続されたセンスアンプを含み、前記読出対象から１ビットのデータの読み出しを行う複数の読出部と、前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線とに接続され、前記第１ビット線と前記第２ビット線の一方または両方に書込電流を流し、前記書込対象に１ビットのデータを書き込む複数の書込部とを備えるものである。
また、本発明は、抵抗変化型記憶素子または強誘電体メモリ素子とセルトランジスタとが接続された複数のメモリセルが行列状に配置されたメモリセルアレイを備えたメモリ装置において、列方向に設けられ、第１の前記メモリセルが接続された第１ビット線及び第２の前記メモリセルが接続された第２ビット線からなる複数のビット線対と、行方向に設けられ、各々が、互いに異なる前記ビット線対に接続された前記第１のメモリセルまたは前記第２のメモリセルに接続された複数のワード線と、１個の前記第１のメモリセルまたは１個の前記第２のメモリセルを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第１モード、Ｎを１以上の整数として、１つの前記ビット線対に接続されたＮ個の前記第１のメモリセルとＮ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第２モード、及びＭをＮとは異なる１以上の整数として、１つの前記ビット線対に接続されたＭ個の前記第１のメモリセルとＭ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第３モードのうちの少なくともいずれか２つを動作モードとして有し、いずれかの動作モードを選択するモード選択部と、前記動作モードに基づき、前記読出対象及び前記書込対象の前記第１のメモリセル及び前記第２のメモリセルが接続された前記ワード線をアクティブにする行選択回路と、前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線とに接続され前記読出対象から１ビットのデータの読み出しを行う複数の読出部と、前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線とに接続され、前記第１ビット線と前記第２ビット線の一方または両方に書込電流を流しまたは書込電圧を印加し、前記書込対象に１ビットのデータを書き込む複数の書込部とを備えるものである。
本発明によれば、第１ビット線と第２ビット線の間の、いずれの動作モードの読出対象及び書込対象のセル構成も１ビット分のセル構成となっているので、いずれの動作モードでの読出動作においてもビット線対から得られるデータは１ビットであるので、そのデータを異なる動作モードの書込動作に直接に用いることができるから、動作モードの異なるセル構成間での直接のブロックコピーが可能になる。
本発明を実施したメモリ装置の構成を示すブロック図である。 ＭＴＪ素子の構成を示す説明図である。 １列分のリードライト回路の例を示す回路図である。 各動作モードを選択した状態の一例を示す説明図である。 書込動作の主要信号の信号変化を示すタイミングチャートである。 読出動作の主要信号の信号変化を示すタイミングチャートである。 コピーモードにおける主要信号の信号変化を示すタイミングチャートである。 ビット線とメモリセルの別の配置例を示す説明図である。 電界誘起巨大抵抗変化により電気抵抗が変化する抵抗変化素子を用いた例を示す回路図である。 相変化素子を用いた例を示す回路図である。 強誘電体メモリ素子を用いた例を示す回路図である。 ３端子型のＭＴＪ素子を用いた例を示す回路図である。
図１において、本発明を実施したメモリ装置１０は、メモリ装置１０の各部を制御する制御部１１、メモリセルアレイ１２、行デコーダ１４、行選択回路１５、列デコーダ１７、列回路１８、モード選択部１９を備えている。なお、以下の説明では、１ビットの入力データが「１」である場合、それに対応する入力データ信号ＩＮが「Ｈレベル」、その入力データ信号ＩＮを反転させた入力データ信号ＩＮＢを「Ｌレベル」とし、１ビットデータが「０」である場合、それに対応する入力データ信号ＩＮが「Ｌレベル」、入力データ信号ＩＮＢを「Ｈレベル」とする。また、読み出したデータに対応する出力データ信号Ｏｕｔとそれを反転した出力データ信号ＯｕｔＢについても入力データ信号ＩＮ、ＩＮＢと同様とする。
メモリセルアレイ１２には、複数のメモリセルが行列状に配置されている。メモリセルは、第１のメモリセルとしてのメモリセルＭＣａと、第２のメモリセルとしてのメモリセルＭＣｂと、第１リファレンスセルとしてリファレンスセルＲＣａと、第２リファレンスセルとしてのリファレンスセルＲＣｂとがある。
メモリセルの各列には、その列方向（図１の上下方向）にメモリセルＭＣａとメモリセルＭＣｂとが交互にそれぞれ配され、列の端部にリファレンスセルＲＣａとリファレンスセルＲＣｂとが配されている。これにより、行方向（図１の左右方向）に、複数のメモリセルＭＣａが並ぶ複数の行と、複数のメモリセルＭＣｂが並ぶ複数の行と、複数のリファレンスセルＲＣａが並ぶ行と、複数のリファレンスセルＲＣｂが並ぶ行とがそれぞれ形成されている。
メモリセルの各列に対応して、列方向にビット線対ＢＰとソース線対ＳＰとがそれぞれ延設されている。各ビット線対ＢＰは、それぞれ第１ビット線ＢＬａと第２ビット線ＢＬｂとからなり、各ソース線対ＳＰは、それぞれ第１ソース線ＳＬａと第２ソース線ＳＬｂとからなる。列ごとに、当該列に対応する第１ビット線ＢＬａと第１ソース線ＳＬａとの間に、当該列内の各メモリセルＭＣａとリファレンスセルＲＣａとがそれぞれ接続されている。同様に、列ごとに、当該列に対応する第２ビット線ＢＬｂと第２ソース線ＳＬｂとの間に、当該列内の各メモリセルＭＣｂとリファレンスセルＲＣｂとがそれぞれ接続されている。
メモリセルＭＣａ、ＭＣｂの各行に対応して、行方向にワード線ＷＬがそれぞれ延設されている。また、リファレンスセルＲＣａの行に対応して、第１リファレンスワード線としてのリファレンスワード線ＷＲＬａが、リファレンスセルＲＣｂの行に対応して、第２リファレンスワード線としてのリファレンスワード線ＷＲＬｂがそれぞれ行方向に延設されている。各ワード線ＷＬ、リファレンスワード線ＷＲＬａ、ＷＲＬｂには、それぞれ対応する行のメモリセルが接続されている。これにより、メモリセルＭＣａの行に対応した１本のワード線ＷＬには、各列のメモリセルＭＣａが１個ずつ接続され、メモリセルＭＣｂの行に対応した１本のワード線ＷＬには、各列のメモリセルＭＣｂが１個ずつ接続される。また、リファレンスワード線ＷＲＬａには、各列のリファレンスセルＲＣａがそれぞれ接続され、リファレンスワード線ＷＲＬｂには、各列のリファレンスセルＲＣｂがそれぞれ接続されている。
上記のようにワード線ＷＬにメモリセルＭＣａまたはメモリセルＭＣｂを接続することにより、１本のワード線ＷＬには、互いに異なるビット線対ＢＰに接続されたメモリセルＭＣａまたはメモリセルＭＣｂが接続される。なお、ビット線対ＢＰに接続とは、当該ビット線対ＢＰをなす第１ビット線ＢＬａと第２ビット線ＢＬｂとのいずれかに接続されていることである。
メモリセルＭＣａは、セルトランジスタ２１とＭＴＪ（Magnetic Tunnel Junction）素子（磁気トンネル接合素子）２２とを直列に接続した直列回路を有し、この直列回路が第１ビット線ＢＬａと第１ソース線ＳＬａとの間に接続されている。具体的には、セルトランジスタ２１の例えばドレインが第１ソース線ＳＬａに接続され、そのソースがＭＴＪ素子２２の一端に接続され、ＭＴＪ素子２２の他端が第１ビット線ＢＬａに接続されている。また、セルトランジスタ２１は、そのゲートがワード線ＷＬに接続されている。
ＭＴＪ素子２２は、図２Ａに示すように、絶縁膜２２ａを挟んで磁化固定層２２ｂと磁化自由層２２ｃとが積層された構成を有し、メモリセルＭＣａは、ＭＴＪ素子２２の磁化状態、すなわち磁化方向が固定された磁化固定層２２ｂに対する磁化自由層２２ｃの磁化方向で１ビットを記憶することができる。磁化自由層２２ｃの磁化方向は、所定の閾値以上の電流をＭＴＪ素子２２に流す向きで変えることができる。なお、周知のように、ＭＴＪ素子２２は、磁化固定層２２ｂと磁化自由層２２ｃの磁化方向が一致する平行状態のときに抵抗値が小さい低抵抗状態になり、磁化固定層２２ｂに対して磁化自由層２２ｃの磁化方向が反対方向である反平行状態のときに抵抗値が大きい高抵抗状態になる。
メモリセルＭＣｂは、メモリセルＭＣａと同じ構成であり、ＭＴＪ素子２２の構成も図２Ａに示されるように同じである。このメモリセルＭＣｂは、セルトランジスタ２１とＭＴＪ素子２２との直列回路が第２ビット線ＢＬｂと第２ソース線ＳＬｂとの間に接続されている。このメモリセルＭＣｂにおいても、セルトランジスタ２１が第２ソース線ＳＬｂ側、ＭＴＪ素子２２が第２ビット線ＢＬｂ側に接続されている。また、メモリセルＭＣｂのセルトランジスタ２１についても、そのゲートがワード線ＷＬに接続されている。
この例では、メモリセルＭＣａ、ＭＣｂは、ＭＴＪ素子２２に流れる書込電流がソース線からビット線の方向に流れる場合に、低抵抗状態となり、ビット線からソース線の方向に流れる場合に高抵抗状態となる。
リファレンスセルＲＣａ、ＲＣｂは、後述する１セルモードの読出動作において、メモリセルＭＣａ、ＭＣｂの抵抗値の高低を判断する基準として用いられる。これらリファレンスセルＲＣａ、ＲＣｂは、メモリセルＭＣａと同様に、セルトランジスタ２１とＭＴＪ素子２３とを直列に接続した直列回路を有している。リファレンスセルＲＣａ、ＲＣｂに用いられるＭＴＪ素子２３は、その抵抗状態が高抵抗状態と低抵抗状態との中間の抵抗値を示すように調整されている。
リファレンスセルＲＣａは、セルトランジスタ２１とＭＴＪ素子２３との直列回路が第１ビット線ＢＬａと第１ソース線ＳＬａとの間に接続され、セルトランジスタ２１のゲートがリファレンスワード線ＷＲＬａに接続されている。また、リファレンスセルＲＣｂは、セルトランジスタ２１とＭＴＪ素子２３との直列回路が第２ビット線ＢＬｂと第２ソース線ＳＬｂとの間に接続され、セルトランジスタ２１のゲートがリファレンスワード線ＷＲＬｂに接続されている。
モード選択部１９は、動作モードを選択する。この例のメモリ装置１０は、動作モードとして、１セルモード、２セルモード、４セルモードを有している。１セルモードは、１個のメモリセルＭＣａまたは１個のメモリセルＭＣｂを読出対象及び書込対象（以下、これらを総称してアクセス対象という）として１ビットデータの読み出し及び書き込みを行うモードであり、第１モードに相当する。１セルモードでは、メモリセルＭＣａまたはメモリセルＭＣｂの各々が１ビットデータを保持するセル構成となる。
２セルモードは、各１個のメモリセルＭＣａ、ＭＣｂからなる１個のセルユニットをアクセス対象として１ビットのデータの読み出し及び書き込みを行うモードである。また、４セルモードは、各２個のメモリセルＭＣａ、ＭＣｂからなる１個のセルユニットをアクセス対象として１ビットのデータの読み出し及び書き込みを行うモードである。２セルモード及び４セルモードは、いずれもメモリセルＭＣａとメモリセルＭＣｂとが相補データを保持することで１個のセルユニットで１ビットデータを保持するセル構成である。すなわち、セルユニットを構成するメモリセルＭＣａとメモリセルＭＣｂの対の一方が「１」、他方が「０」のデータを保持し、それらの各ＭＴＪ素子２２の抵抗状態（高抵抗状態、低抵抗状態）が互いに逆になる構成である。また、４セルモードは、２個のメモリセルＭＣａ同士が同じデータを、２個のメモリセルＭＣｂ同士が同じデータをそれぞれ保持する。
２セルモード及び４セルモードでは、同一のビット線対ＢＰに接続された、すなわちこの例では同じ列内の同数のメモリセルＭＣａとメモリセルＭＣｂとによってセルユニットを構成する。したがって、２セルモードでは、同じ列内の各１個のメモリセルＭＣａ、ＭＣｂを１個のセルユニットとし、４セルモードでは、同じ列内の各２個のメモリセルＭＣａ、ＭＣｂを１個のセルユニットとする。また、この例では、列方向に連続するメモリセルＭＣａ、ＭＣｂを組あわせてメモリセルユニットを構成するが、これに限定されるものではない。
本発明の第２モードは、１つのビット線対に接続されたＮ個の第１のメモリセルとＮ個の第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行うものであり、第３モードは、１つのビット線対に接続されたＭ個の第１のメモリセルとＭ個の第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行うものである。上記２セルモードは、Ｎを「１」とした場合の第２モードに相当し、上記４セルモードは、Ｍを「２」とした場合の第３モードに相当する。セルユニットは、１つのビット線対に接続された同数のメモリセルＭＣａとメモリセルＭＣｂとで構成すればよく、このときの一方のメモリセルＭＣａまたはメモリセルＭＣｂの個数が「Ｎ」または「Ｍ」の値である。なお、この例では、Ｎを「１」、Ｍを「２」とした場合について説明しているが、Ｎ，Ｍの値は、１以上の整数であれば、これに限定されない。但し、ＮとＭとが同じ値である場合には、同じモードになるので、第２モードと第３モードとを異なるモードとするにはＮとＭとを互いに異なる値にする。
また、この例において、選択可能な動作モードは、３モードであるが、２モードあるいは４モード以上を選択できるようにしてもよい。例えば１セルモードと、２セルモードまたは４セルモードとのいずれかの動作モードからなる２モードを選択可能にしてもよい。また、例えば、２セルモードと４セルモードとの２モードを選択可能にしてもよい。さらに、例えばビット線対ＢＰに接続されたそれぞれ３個のメモリセルＭＣａとメモリセルＭＣｂとからセルユニットが構成される６セルモードを加えて、１セルモード、２セルモード、４セルモード及び６セルモードの４モードを選択可能にしてもよい。但し、１セルモード以外の動作モードのセルユニットは、上記のように１つのビット線対に接続された同数のメモリセルＭＣａ及びメモリセルＭＣｂで構成する。
上記のような動作モードのアクセス対象は、メモリセルの個数が少ないほど大容量化に有利であり、メモリセルの個数が多いほど動作速度の速さ、信頼性の高さ等で有利である。例えば、メモリ装置１０は、３階層のキャッシュメモリとして利用され、メモリセルの複数行ずつ各動作モードで動作するようにモード選択部１９が行ごとに動作モードを選択し、１セルモードの複数行を最下位の階層のＬ３キャッシュ、４セルモードの複数行を最上位の階層のＬ１キャッシュ、残りの行を２セルモードとしてＬ２キャッシュとして利用する。
この例では、上記のように、行単位で動作モードが選択されるようにしているが、動作モードは、行単位の他、列単位、メモリセルアレイを任意に分割した領域単位等で選択できる。また、メモリ装置１０の動作中に、動作モードを変更することで、例えばキャッシュメモリの各階層の容量を可変とすることもできる。なお、２セルモードでは、列内の各１個のメモリセルＭＣａ、ＭＣｂを最低単位とし、４セルモードでは、列内の各２個のメモリセルＭＣａ、ＭＣｂを最低単位とし動作モードを選択する必要がある。したがって、行ごとに動作モードを選択する場合、２セルモードではメモリセルＭＣａ、ＭＣｂの各１行からなる２行単位で、また４セルモードでメモリセルＭＣａ、ＭＣｂの各２行からなる４行単位で動作モードを選択する。
モード選択部１９は、モード選択情報を行デコーダ１４と制御部１１とに送る。モード選択情報には、いずれの行がいずれの動作モードに選択されているか、２セルモード、４セルモードにおいて１セットとされている行等の情報が含まれている。
行デコーダ１４は、制御部１１からの行アドレスと、モード選択部１９からの選択情報に基づいた選択信号を行選択回路１５に出力する。行選択回路１５は、選択信号に基づきいずれかのワード線ＷＬをアクティブにする。これにより、行選択回路１５によって、アクセス対象のメモリセルＭＣａ及びメモリセルＭＣｂが接続されているワード線ＷＬがアクティブ（Ｈレベル）にされる。
行選択回路１５は、１セルモードにおける書込動作では、１本のワード線ＷＬをアクティブにする。これにより、ワード線ＷＬに接続されている各メモリセルＭＣａまたは各メモリセルＭＣｂのセルトランジスタ２１をオンとし、オンとなった各メモリセルＭＣａまたは各メモリセルＭＣｂにそれぞれ１ビットデータが書き込まれるようにする。
また、行選択回路１５は、１セルモードにおける読出動作では、１本のワード線ＷＬと、リファレンスワード線ＷＲＬａとリファレンスワード線ＷＲＬｂのいずれか一方とをアクティブにする。行選択回路１５は、例えばメモリセルＭＣａが接続されたワード線ＷＬをアクティブにする場合、リファレンスワード線ＷＲＬｂをアクティブにし、メモリセルＭＣｂが接続されたワード線ＷＬをアクティブにする場合には、リファレンスワード線ＷＲＬａをアクティブにする。これにより、メモリセルＭＣａとリファレンスセルＲＣｂを１組にし、またメモリセルＭＣｂとリファレンスセルＲＣａを１組にして１ビットデータの読み出しを行う。
なお、列回路１８によって、列ごとの書き込み及び読み出しを制御することにより、１行中の全てのメモリセルＭＣａまたはメモリセルＭＣｂに対して１ビットデータの書き込みや読み出しを行うことも、１部のメモリセルＭＣａまたはメモリセルＭＣｂに対して１ビットデータの書き込みや読み出しを行うこともできる。これは、アクセス対象がセルユニットとなる２セルモード、４セルモードの場合についても同様である。
２セルモード及び４セルモードにおける書込動作及び読出動作では、行選択回路１５は、読み出しまたは書き込みをするセルユニットを構成するメモリセルＭＣａとメモリセルＭＣｂとが接続された各ワード線ＷＬをアクティブにする。２セルモードでは、２本のワード線ＷＬがアクティブにされ、４セルモードでは、４本のワード線ＷＬがアクティブにされる。
列デコーダ１７は、制御部１１から列アドレスが入力され、列アドレスに基づく列選択信号ＣＳ（図２Ｂ参照）を出力する。この例では、列選択信号ＣＳは、読出動作の列選択に用いている。列回路１８は、メモリセルの列ごとにリードライト回路２５が設けられている。各リードライト回路２５は、対応する列に対して１ビットデータの読み出し及び書き込みをする。
制御部１１は、列回路１８を制御する各種信号を列回路１８に出力する。各種信号としては、第１〜第３書込信号ＷＥ１〜ＷＥ３、ＷＥＢ１〜ＷＥＢ３、転送ゲート信号ＧＣ、ＧＣＢ、プリチャージ信号ＰＧ、読出信号ＲＥ等がある。第１〜第３書込信号ＷＥＢ１〜ＷＥＢ３、転送ゲート信号ＧＣＢは、第１〜第３書込信号ＷＥ１〜ＷＥ３、転送ゲート信号ＧＣを反転させた信号である。なお、以下の説明では、第１〜第３書込信号ＷＥＢ１〜ＷＥＢ３、転送ゲート信号ＧＣＢについては省略することがある。
制御部１１は、書込動作時には、１セルモードでは第１書込信号ＷＥ１だけを出力し、２セルモードでは第１書込信号ＷＥ１と第２書込信号ＷＥ２とを出力する。また、４セルモードでは第１〜３書込信号ＷＥ１〜ＷＥ３を出力する。
なお、この例では、書込動作時に、制御部１１がリードライト回路２５の各々に送る第１〜第３書込信号ＷＥ１〜ＷＥ３（ＷＥＢ１〜ＷＥＢ３）を制御することで、いずれのリードライト回路２５を動作させるか、すなわちどの列について書込動作を行うかを制御するが、列デコーダ１７等によって読出動作等と同様に制御してもよい。
図２Ｂに１列分のビット線対ＢＰと、ソース線対ＳＰと、リードライト回路２５とを示すように、第１ソース線ＳＬａ、第２ソース線ＳＬｂには、それぞれドライブトランジスタ３１ａ、３１ｂを介して電源電圧ＶＤＤが供給される。このドライブトランジスタ３１ａ、３１ｂは、第１書込信号ＷＥ１を反転させた第１書込信号ＷＥＢ１により、書込動作時以外の期間でオンとなる。
プリチャージトランジスタ３２ａ、３２ｂは、第１ビット線ＢＬａと第１ソース線ＳＬａとの間、第２ビット線ＢＬｂと第２ソース線ＳＬｂとの間にそれぞれ接続されている。これらプリチャージトランジスタ３２ａ、３２ｂは、プリチャージ信号ＰＧによってオンとなることにより、第１ビット線ＢＬａ、第２ビット線ＢＬｂを、電源電圧ＶＤＤが供給されている第１ソース線ＳＬａ、第２ソース線ＳＬｂにそれぞれ接続してプリチャージする。プリチャージ信号ＰＧは、読出動作、書込動作等を行っていない場合に、アクティブ（Ｌレベル）とされる。
リードライト回路２５は、列選択回路３４、読出部３５、書込部３６、転送ゲート回路３７を有している。列選択回路３４は、トランスファゲート３４ａ、３４ｂとインバータ３４ｃから構成されている。
読出部３５は、トランスファゲート３４ａを介して第１ビット線ＢＬａに接続され、トランスファゲート３４ｂを介して第２ビット線ＢＬｂに接続されている。トランスファゲート３４ａ、３４ｂは、それらを構成するｐＭＯＳトランジスタに列選択信号ＣＳが入力され、ｎＭＯＳトランジスタにインバータ３４ｃを介して列選択信号ＣＳが入力される。列デコーダ１７によって列選択信号ＣＳがアクティブ（Ｌレベル）になることによって、第１ビット線ＢＬａ及び第２ビット線ＢＬｂが読出部３５に、オンとなったトランスファゲート３４ａ、３４ｂを介して接続され、その第１ビット線ＢＬａ及び第２ビット線ＢＬｂの列から１ビットデータの読み出しが可能になる。
読出部３５は、トランジスタ３９ａ、３９ｂ、４１、４２ａ、４２ｂ、４３を有している。トランジスタ３９ａ、３９ｂ、４１は、ｎＭＯＳトランジスタであり、トランジスタ４２ａ、４２ｂ、４３は、ｐＭＯＳトランジスタである。この読出部３５は、通常の読出動作時には、第１ビット線ＢＬａと第２ビット線ＢＬｂからの各電流を検出して、相補的な出力データ信号Ｏｕｔ、ＯｕｔＢを出力するセンスアンプとして機能する。また、読出部３５は、コピーモードでは、読み出した１ビットデータ（出力データ信号Ｏｕｔ、ＯｕｔＢ）をラッチするラッチ回路として機能する。コピーモードは、読出対象から当該読出対象と同一のビット線対ＢＰに接続された他の書込対象に１ビットデータをコピーするものである。読出対象、書込対象は、前述のように、１セルモードでは、メモリセルＭＣａまたはＭＣｂであり、２セルモード及び４セルモードではセルユニットである。通常、コピーモードでの、読出対象の動作モードと書込対象の動作モードとは互いに異なる。
トランジスタ３９ａは、そのドレインにトランスファゲート３４ａを介して第１ビット線ＢＬａが接続され、トランジスタ３９ｂは、そのドレインにトランスファゲート３４ｂを介して第２ビット線ＢＬｂが接続されている。また、トランジスタ３９ａ、３９ｂは、相互にゲートとドレインとが接続されている。各トランジスタ３９ａ、３９ｂのソースは、それぞれトランジスタ４１を介してグランドされている。トランジスタ４１は、読出信号ＲＥがアクティブ（Ｈレベル）になることによってオンとされる。読出信号ＲＥは、読出動作、書込動作、コピーモードの動作時にアクティブにされる。
上記のように接続された、トランジスタ３９ａ、３９ｂは、正帰還ループが電流経路に形成されたセンスアンプ３９を構成する。センスアンプ３９は、トランジスタ４１がオンとなることにより作動し、第１ビット線ＢＬａと第２ビット線ＢＬｂとの電流差に基づく、ノードＮａ、Ｎｂの電位を出力データ信号Ｏｕｔ、ＯｕｔＢとして出力する。ノードＮａは、トランジスタ３９ａのドレインと第１ビット線ＢＬａとの接続点であり、ノードＮｂは、トランジスタ３９ｂのドレインと第２ビット線ＢＬｂとの接続点である。
トランジスタ４２ａは、トランジスタ３９ａとドレイン同士、ゲート同士がそれぞれ接続され、トランジスタ４２ｂは、トランジスタ３９ｂとドレイン同士、ゲート同士がそれぞれ接続されている。トランジスタ４２ａ、４２ｂの各ソースは、トランジスタ４３を介して電源電圧ＶＤＤが供給される。トランジスタ４３は、転送ゲート信号ＧＣＢがゲートに入力される。トランジスタ４３がオンとなることにより、トランジスタ３９ａ、３９ｂ、４２ａ、４２ｂがラッチ回路として機能する。すなわち、トランジスタ４３のオンにより、トランジスタ３９ａ、４２ａで構成されるインバータと、トランジスタ３９ｂ、４２ｂで構成されるインバータがクロスカップルされたラッチ回路が形成される。トランジスタ４３は、コピーモードの読出動作後にオンにされる。列選択回路３４によって読出部３５を第１ビット線ＢＬａ及び第２ビット線ＢＬｂから切り離しても、読出部３５をラッチ回路として機能させることにより、読出部３５から書込部３６に１ビットの読出データを入力することが可能になる。
書込部３６は、第１駆動回路５１、第２駆動回路５２、入力ゲート回路４７等とで構成される。入力ゲート回路４７は、トランスファゲート４７ａ、４７ｂからなる。書込部３６は、信号線ＩＬａの一端にトランスファゲート４７ａが、また信号線ＩＬｂの一端にトランスファゲート４７ｂがそれぞれ接続されている。１ビットの入力データは、相補的な入力データ信号ＩＮ、ＩＮＢとして、トランスファゲート４７ａ、４７ｂを介して信号線ＩＬａ、ＩＬｂに入力される。この例では、トランスファゲート４７ａ、４７ｂは、転送ゲート信号ＧＣが非アクティブ（Ｌレベル）のときにオンとなり、入力データ信号ＩＮ、ＩＮＢの書込部３６への入力が許容される。
なお、この例では、上記の転送ゲート信号ＧＣによって、トランスファゲート４７ａ、４７ｂをオンにしており、転送ゲート信号ＧＣは、コピーモードの際に読出部３５と書込部３６との接続を制御する信号である。このため、トランスファゲート４７ａ、４７ｂは、コピーモードの読出動作の直後から書込動作の完了までの期間以外で常にオンにしている。また、後述するように、第１ビット線ＢＬａ、第２ビット線ＢＬｂを介して、第１駆動回路５１、第２駆動回路５２が読出部３５に接続されている。このため、読出動作時に、相補的な入力データ信号ＩＮ、ＩＮＢが読出部３５の読出動作に影響を与えることがある。この影響をなくすために、ＮＡＮＤ回路６１ａ、６１ｂを介して書込部３６に入力データ信号ＩＮ、ＩＮＢを入力している。ＮＡＮＤ回路６１ａには、入力データ信号ＩＮと第１書込信号ＷＥ１とが入力され、ＮＡＮＤ回路６１ｂには、入力データ信号ＩＮＢと第１書込信号ＷＥ１とが入力される。このようにすることによって、トランスファゲート４７ａ、４７ｂがオンとなっている状態でも、実際の書込動作を行う以外の期間では、信号線ＩＬａ、ＩＬｂの各信号レベルが常に「Ｈレベル」となるようにしている。なお、ＮＡＮＤ回路６１ａ、６１ｂにより、書込部３６に入力される入力データ信号ＩＮ、ＩＮＢは反転される。
第１駆動回路５１は、第１ビット線ＢＬａに接続されたメモリセルＭＣａに書込電流を流すものであり、ドライバ５３ａ〜５５ａ、５３ｂ〜５５ｂから構成される。ドライバ５３ａ〜５５ａは、入力が信号線ＩＬｂに接続され、出力が第１ビット線ＢＬａに接続されている。また、ドライバ５３ｂ〜５５ｂは、入力が信号線ＩＬａに接続され、出力が第１ソース線ＳＬａに接続されている。ドライバ５３ａ、５３ｂには、第１書込信号ＷＥ１、ＷＥＢ１が制御信号として入力されている。これにより、ドライバ５３ａ、５３ｂは、第１書込信号ＷＥ１がアクティブ（Ｈレベル）であるとき、すなわち１セルモード、２セルモード、４セルモードのいずれの書込動作時にも作動し、出力が「Ｈレベル」となる一方のドライバから出力が「Ｌレベル」となる他方のドライバに流す方向に第１ビット線ＢＬａと第１ソース線ＳＬａとの間のセルトランジスタ２１がオンとなっているメモリセルＭＣａに書込電流を流す。
ドライバ５４ａ、５４ｂは、第２書込信号ＷＥ２、ＷＥＢ２が制御信号として入力され、ドライバ５５ａ、５５ｂは、第３書込信号ＷＥ３、ＷＥＢ３が制御信号として入力される。このため、２セルモード及び４セルモードでドライバ５４ａ、５４ｂが作動し、４セルモードでドライバ５５ａ、５５ｂが作動する。ドライバ５４ａ、５４ｂ、５５ａ、５５ｂは、作動時にはドライバ５３ａ、５３ｂと同様に書込電流を流す。このように、動作モードに対応するセル構成に応じて、すなわち書込対象を構成するメモリセルの個数が多くなるほどドライバを増やして書込電流を大きくしている。
第２駆動回路５２は、第２ビット線ＢＬｂに接続されたメモリセルＭＣｂに書込電流を流すものであり、第１駆動回路５１のドライバ５３ａ〜５５ａ、５３ｂ〜５５ｂと同様なドライバ５６ａ〜５８ａ、５６ｂ〜５８ｂから構成される。ドライバ５６ａ〜５８ａは、入力が信号線ＩＬａに接続され、出力が第２ビット線ＢＬｂに接続されている。また、ドライバ５６ｂ〜５８ｂは、入力が信号線ＩＬｂに接続され、出力が第２ソース線ＳＬｂに接続されている。ドライバ５６ａ、５６ｂには、第１書込信号ＷＥ１、ＷＥＢ１が制御信号として入力されている。また、ドライバ５７ａ、５７ｂは、第２書込信号ＷＥ２、ＷＥＢ２が制御信号として入力され、ドライバ５８ａ、５８ｂは、第３書込信号ＷＥ３、ＷＥＢ３が制御信号として入力される。これにより、第２駆動回路５２は、１セルモード、２セルモード、４セルモードでドライバ５５ａ、５５ｂが作動し、２セルモード及び４セルモードでドライバ５７ａ、５７ｂが作動し、４セルモードでドライバ５８ａ、５８ｂが作動する。このように、動作モードに対応するセル構成に応じて、ドライバを増やして書込電流を大きくする。
上記のように構成される第１駆動回路５１は、入力データが「１」である場合、第１ソース線ＳＬａからメモリセルＭＣａを介して第１ビット線ＢＬａの方向に書込電流を流し、ＭＴＪ素子２２を低抵抗状態に変化させる。また、第１駆動回路５１は、入力データが「０」である場合、第１ビット線ＢＬａからメモリセルＭＣａを介して第１ソース線ＳＬａの方向に書込電流を流し、ＭＴＪ素子２２を高抵抗状態に変化させる。
一方、第２駆動回路５２は、入力データが「１」である場合、第２ビット線ＢＬｂからメモリセルＭＣｂを介して第２ソース線ＳＬｂの方向に書込電流を流し、ＭＴＪ素子２２を高抵抗状態に変化させる。また、第２駆動回路５２は、入力データが「０」である場合、第２ソース線ＳＬｂからメモリセルＭＣｂを介して第２ビット線ＢＬｂの方向に書込電流を流し、ＭＴＪ素子２２を低抵抗状態に変化させる。
なお、第１書込信号ＷＥ１が非アクティブであるとき、ドライバ５３ａ〜５８ａ、５３ｂ〜５８ｂは、出力がハイインピーダンス状態になるため、それぞれの出力が第１ビット線ＢＬａ、第２ビット線ＢＬｂ、第１ソース線ＳＬａ、第２ソース線ＳＬｂから電気的に切り離される。なお、第１書込信号ＷＥ１が非アクティブであるとき、第２書込信号ＷＥ２、第３書込信号ＷＥ３も非アクティブとなる。
リードライト回路２５内では、読出部３５の出力端となるノードＮａ、Ｎｂと、書込部３６の入力端となる信号線ＩＬａ、ＩＬｂとが転送ゲート回路３７を介して接続されている。すなわち、書込部３６は、同一のビット線対ＢＰが接続された読出部３５のラッチ回路の出力端に入力端が接続されている。
転送ゲート回路３７は、トランスファゲート３７ａ、３７ｂからなる。信号線ＩＬａは、トランスファゲート３７ａを介してノードＮｂに接続され、信号線ＩＬｂは、トランスファゲート３７ｂを介してノードＮａに接続されている。このように接続することによって、読出部３５から転送ゲート回路３７を介して書込部３６に入力される出力データ信号Ｏｕｔ、ＯｕｔＢが入力データ信号ＩＮ、ＩＮＢと同等になるようにしてある。
トランスファゲート３７ａ、３７ｂは、コピーモードの読出動作の直後から書込動作の完了までの期間に転送ゲート信号ＧＣがアクティブになることでオンする。このトランスファゲート３７ａ、３７ｂのオンにより、読出部３５によって読み出した１ビットデータが書込部３６に直接に入力される。
次に上記の構成の作用について説明する。メモリセルの各列に対する動作は基本的に同じであるから、１列に対する動作を例にして説明する。また、説明を簡単にするために、図３に示すように、メモリセルの１列の各行にＬ１〜Ｌ３キャッシュメモリが割り当てられ、Ｌ１〜Ｌ３キャッシュメモリに応じて動作モードがモード選択部１９によって選択されているものとする。
図３の例では、メモリセルＭＣａ１とメモリセルＭＣｂ１は、１セルモードでアクセスされ、メモリセルＭＣａ２とメモリセルＭＣｂ２とは、２セルモードの１個のセルユニットＣＵ２を構成し、２セルモードでアクセスされる。メモリセルＭＣａ３、ＭＣａ４とメモリセルＭＣｂ３、ＭＣｂ４は、４セルモードの１個のセルユニットＣＵ４を構成し、４セルモードでアクセスされる。メモリセルＭＣａ１とメモリセルＭＣｂ１は、Ｌ３キャッシュに、セルユニットＣＵ２は、Ｌ２キャッシュに、セルユニットＣＵ４は、Ｌ１キャッシュにそれぞれ割り当てられている。なお、メモリセルＭＣａ１〜ＭＣａ４に接続されたワード線をワード線ＷＬａ１〜ＷＬａ４とし、メモリセルＭＣｂ１〜ＭＣｂ４に接続されたワード線をワード線ＷＬｂ１〜ＷＬｂ４とする。
最初に２セルモードでの書込動作と読出動作について説明する。２セルモードの場合に限られないが、図４に示すように、通常の書込動作の前はプリチャージ状態となっている。このプリチャージ状態では、プリチャージ信号ＰＧがアクティブ、列選択信号ＣＳがアクティブ、転送ゲート信号ＧＣが非アクティブ、読出信号ＲＥが非アクティブ、第１〜第３書込信号ＷＥ１〜ＷＥ３が非アクティブとなっている。
このため、第１ソース線ＳＬａ、第２ソース線ＳＬｂは、それぞれオンとなったドライブトランジスタ３１ａ、３１ｂを介して電源電圧ＶＤＤが供給されている。また、オンとなったプリチャージトランジスタ３２ａ、３２ｂによって、第１ビット線ＢＬａと第１ソース線ＳＬａとが接続され、第２ビット線ＢＬｂと第２ソース線ＳＬｂとが接続されるから、第１ビット線ＢＬａ、第２ビット線ＢＬｂがプリチャージされる。このとき、列選択回路３４のトランスファゲート３４ａ、３４ｂがオンであるので、第１ビット線ＢＬａ、第２ビット線ＢＬｂと読出部３５は接続された状態にあるが、トランジスタ４１がオフになっているので、センスアンプ３９を含め読出部３５は動作していない。
また、転送ゲート回路３７の各トランスファゲート３７ａ、３７ｂがオフとなっているので、読出部３５と書込部３６との転送ゲート回路３７を介した接続は切り離された状態になっている。なお、通常の書込動作時においても、転送ゲート信号ＧＣが非アクティブを維持するため、読出部３５と書込部３６との接続は、切り離された状態を維持する。
セルユニットＣＵ２を書込対象とするためのアドレスが入力されると、制御部１１はそのアドレスとモード選択部１９からの選択情報に基づき、動作モードが２セルモードであることを特定し、セルユニットＣＵ２のリードライト回路２５に対する第１書込信号ＷＥ１と第２書込信号ＷＥ２とをそれぞれアクティブにする。このときに、プリチャージ信号ＰＧと列選択信号ＣＳがそれぞれ非アクティブにされる。なお、ここで、各列のリードライト回路２５のそれぞれに対する第１書込信号ＷＥ１と第２書込信号ＷＥ２を制御すれば、書き込みを行う列を選択できる。
また、同時に、セルユニットＣＵ２を書込対象とするための行アドレスが行デコーダ１４に入力されると、その行アドレスと選択情報に基づき、セルユニットＣＵ２を構成するメモリセルＭＣａ２、ＭＣｂ２にそれぞれ接続されたワード線ＷＬａ２、ＷＬｂ２が行選択回路１５によってアクティブにされる。
第１書込信号ＷＥ１がアクティブになることによって、ドライブトランジスタ３１ａ、３１ｂがオフとなり、第１ソース線ＳＬａ、第２ソース線ＳＬｂが電源から切り離される。また、プリチャージ信号ＰＧが非アクティブになることによって、プリチャージトランジスタ３２ａ、３２ｂがオフとなり、第１ビット線ＢＬａ、第２ビット線ＢＬｂが第１ソース線ＳＬａ、第２ソース線ＳＬｂからそれぞれ切り離される。さらに、列選択信号ＣＳが非アクティブになることにより、列選択回路３４の各トランスファゲート３４ａ、３４ｂがそれぞれオフとなって、第１ビット線ＢＬａ及び第２ビット線ＢＬｂと、読出部３５とが切り離される。
転送ゲート信号ＧＣが非アクティブであるため、入力ゲート回路４７の各トランスファゲート４７ａ、４７ｂがオンした状態にある。そして、ＮＡＮＤ回路６１ａ、６１ｂに入力されている第１書込信号ＷＥ１がアクティブになることによって、入力データに対応した入力データ信号ＩＮ、ＩＮＢを反転した信号が、ＮＡＮＤ回路６１ａ、６１ｂからそれぞれ出力される。そして、入力データ信号ＩＮ、ＩＮＢを反転した信号は、トランスファゲート４７ａ、４７ｂ、信号線ＩＬａ、ＩＬｂを介して第１駆動回路５１、第２駆動回路５２にそれぞれ入力される。
上記のように第１書込信号ＷＥ１、第２書込信号ＷＥ２がアクティブになるので、第１駆動回路５１のドライバ５３ａ、５３ｂ、５４ａ、５４ｂと、第２駆動回路５２のドライバ５６ａ、５６ｂ、５７ａ、５７ｂとがそれぞれが作動する。そして、第１駆動回路５１では、作動したドライバ５３ａ、５３ｂ、５４ａ、５４ｂにより、また第２駆動回路５２では、作動したドライバ５６ａ、５６ｂ、５７ａ、５７ｂにより、信号線ＩＬａ、ＩＬｂの信号レベルに応じた向きの書込電流がそれぞれ流される。このときに、ワード線ＷＬａ２、ＷＬｂ２がアクティブになっているので、メモリセルＭＣａ２、ＭＣｂ２のセルトランジスタ２１がそれぞれオンになっている。
このため、第１駆動回路５１からの書込電流は、メモリセルＭＣａ２のＭＴＪ素子２２に流れ、第２駆動回路５２からの書込電流は、メモリセルＭＣｂ２のＭＴＪ素子２２に流れる。これによって、メモリセルＭＣａ２、ＭＣｂ２の各ＭＴＪ素子２２の磁化状態が変化する。例えば、入力データが「１」である場合、メモリセルＭＣａ２を介して第１ソース線ＳＬａから第１ビット線ＢＬａに向かう方向に書込電流が流れ、メモリセルＭＣｂ２を介して第２ビット線ＢＬｂから第２ソース線ＳＬｂに向かう方向に書込電流が流れる。これにより、メモリセルＭＣａ２のＭＴＪ素子２２は、低抵抗状態に、またメモリセルＭＣｂ２のＭＴＪ素子２２は、高抵抗状態になる。結果として、セルユニットＣＵ２にデータ「１」が保持される。
一方、入力データが「０」である場合には、入力データが「１」である場合と逆向きに書込電流が流れるから、メモリセルＭＣａ２のＭＴＪ素子２２が高抵抗状態に、またメモリセルＭＣｂ２のＭＴＪ素子２２が低抵抗状態になる。結果として、セルユニットＣＵ２にデータ「０」が保持される。
いずれの場合においても、メモリセルＭＣａ２とメモリセルＭＣｂ２とは、互いに磁化状態が逆であるから、メモリセルＭＣａ２、ＭＣｂ２のそれぞれがデータを保持するセルとすれば相補データを書き込んでいることになる。
上記のようにしてセルユニットＣＵ２への書き込みが完了するとプリチャージ状態となり、プリチャージ信号ＰＧ、列選択信号ＣＳがアクティブにされ、また第１書込信号ＷＥ１、第２書込信号ＷＥ２が非アクティブにされる。さらに、ワード線ＷＬａ２、ＷＬｂ２が非アクティブにされる。なお、メモリセルＭＣａ２及びＭＣｂ２の磁化状態は、書込電流が流れなくなっても、またメモリ装置１０への電源供給を遮断する等しても変化することはなく、不揮発的にセルユニットＣＵ２に１ビットのデータが記憶される。
セルユニットＣＵ２から１ビットデータを読み出す場合には、図５に示すように、プリチャージ状態からプリチャージ信号ＰＧが非アクティブ、読出信号ＲＥがアクティブにされて読出動作が開始される。これにより、プリチャージトランジスタ３２ａ、３２ｂがオフとなって、第１ソース線ＳＬａ、第２ソース線ＳＬｂから第１ビット線ＢＬａ、第２ビット線ＢＬｂがそれぞれ電気的に切り離される。また、読出信号ＲＥがアクティブになることにより、トランジスタ４１がオンとなって読出部３５のセンスアンプ３９が作動する。このとき、列選択信号ＣＳは、プリチャージ状態よりアクティブを維持しているため、第１ビット線ＢＬａ、第２ビット線ＢＬｂは、センスアンプ３９に接続された状態である。なお、ここで、各列のリードライト回路２５のそれぞれに対する列選択信号ＣＳを制御すれば、読み出しを行う列を選択できる。
また、書込動作の場合と同様にして、セルユニットＣＵ２の行アドレスと選択情報に基づき、読出対象となるセルユニットＣＵ２を構成するメモリセルＭＣａ２、ＭＣｂ２に接続されたワード線ＷＬａ２、ＷＬｂ２がそれぞれ、行選択回路１５によってアクティブにされる。これにより、メモリセルＭＣａ２とメモリセルＭＣｂ２との各セルトランジスタ２１がオンになる。
第１ソース線ＳＬａ、第２ソース線ＳＬｂには、それぞれ電源電圧ＶＤＤが供給されているから、第１ソース線ＳＬａからメモリセルＭＣａ２を介して第１ビット線ＢＬａに電流が流れ、第２ソース線ＳＬｂからメモリセルＭＣｂ２を介して第２ビット線ＢＬｂに電流が流れる。そして、第１ビット線ＢＬａ及び第２ビット線ＢＬｂに流れる各電流は、列選択回路３４を介してセンスアンプ３９に流れる。このときに、第１ビット線ＢＬａには、メモリセルＭＣａ２のＭＴＪ素子２２の抵抗状態（抵抗値）に応じた電流が流れ、第２ビット線ＢＬｂには、メモリセルＭＣｂ２のＭＴＪ素子２２の抵抗状態に応じた電流が流れる。メモリセルＭＣａ２、ＭＣｂ２の各ＭＴＪ素子２２は、いずれか一方が高抵抗状態であり、他方が低抵抗状態であるから、第１ビット線ＢＬａと第２ビット線ＢＬｂに流れる各電流に差が生じる。この電流差に応じて、センスアンプ３９のノードＮａ、Ｎｂの一方が「Ｈレベル」、他方が「Ｌレベル」になる。
例えば、メモリセルＭＣａ２のＭＴＪ素子２２が低抵抗状態、メモリセルＭＣｂのＭＴＪ素子２２が高抵抗状態である場合には、第２ビット線ＢＬｂよりも第１ビット線ＢＬａに流れる電流が大きくなるので、ノードＮａが「Ｈレベル」、ノードＮｂが「Ｌレベル」になる。この結果、読出データ「１」（出力データ信号Ｏｕｔが「Ｈレベル」、出力データ信号ＯｕｔＢが「Ｌレベル」）が得られる。一方、メモリセルＭＣａ２のＭＴＪ素子２２が高抵抗状態、メモリセルＭＣｂのＭＴＪ素子２２が低抵抗状態である場合には、第１ビット線ＢＬａよりも第２ビット線ＢＬｂに流れる電流が大きくなるので、ノードＮａが「Ｌレベル」、ノードＮｂが「Ｈレベル」になる。この結果、読出データ「０」（出力データ信号Ｏｕｔが「Ｌレベル」、出力データ信号ＯｕｔＢが「Ｈレベル」）が得られる。
１セルモード及び４セルモードでの１ビットデータの書き込み及び読み出しは、アクティブにされるワード線と書込信号が異なる他は、上記２セルモードと同様である。
例えば、１セルモードでメモリセルＭＣａまたはメモリセルＭＣｂに１ビットデータを書き込む場合では、書込対象となるメモリセルＭＣａ１が接続されたワード線ＷＬａ１またはメモリセルＭＣｂ２が接続されたワード線ＷＬｂ１がアクティブとされる。また、第１書込信号ＷＥ１だけがアクティブとされる。これにより、第１駆動回路５１のドライバ５３ａ、５３ｂが作動し、また第２駆動回路５２のドライバ５６ａ、５６ｂが作動して、メモリセルＭＣａまたはメモリセルＭＣｂに１ビットデータが書き込まれる。
このように１セルモードで１ビットデータが書き込まれたメモリセルＭＣａまたはメモリセルＭＣｂに対してデータを読み出す場合には、読出対象となるメモリセルＭＣａ１が接続されたワード線ＷＬａ１またはメモリセルＭＣｂ１が接続されたワード線ＷＬｂ１のいずれか一方がアクティブとされるとともに、読出対象に応じてリファレンスワード線ＷＲＬａまたはリファレンスワード線ＷＲＬｂのいずれか一方がアクティブにされる。
例えばメモリセルＭＣａ１が読出対象である場合、ワード線ＷＬａ１とともに、メモリセルＭＣａ１が接続された第１ビット線ＢＬａとは異なる第２ビット線ＢＬｂに接続されたリファレンスセルＲＣｂに対応するリファレンスワード線ＷＲＬｂがアクティブにされる。この場合には、第１ビット線ＢＬａには、メモリセルＭＣａ１のＭＴＪ素子２２の抵抗状態に応じた電流が流れ、第２ビット線ＢＬｂには、リファレンスセルＲＣｂのＭＴＪ素子２３の高抵抗状態と低抵抗状態との中間の抵抗状態に応じた電流が流れる。この結果、メモリセルＭＣａ１のＭＴＪ素子２２が低抵抗状態であれば、センスアンプ３９のノードＮａの電位が「Ｈレベル」、ノードＮｂの電位が「Ｌレベル」となって、読出データとして「１」が得られ、高抵抗状態であれば、センスアンプ３９のノードＮａの電位が「Ｌレベル」、ノードＮｂの電位が「Ｈレベル」となって、読出データとして「０」が得られる。
また、４セルモードでセルユニットＣＵ４に１ビットデータを書き込む場合では、書込対象となるセルユニットＣＵ４を構成するメモリセルＭＣａ３、ＭＣａ４、ＭＣｂ３、ＭＣｂ４が接続された４本のワード線ＷＬａ３、ＷＬａ４、ＷＬｂ３、ＷＬｂ４がそれぞれアクティブとされる。また、第１〜第３書込信号ＷＥ１〜ＷＥ３がそれぞれアクティブとされる。これにより、第１駆動回路５１のドライバ５３ａ〜５５ａ、５３ｂ〜５５ｂが作動し、また第２駆動回路５２のドライバ５６ａ〜５８ａ、５６ｂ〜５８ｂが作動して、メモリセルＭＣａ３、ＭＣａ４、ＭＣｂ３、ＭＣｂ４の磁化状態を変化させて、セルユニットＣＵ４に１ビットデータが書き込まれる。このときのメモリセルＭＣａ３、ＭＣａ４の抵抗状態は、２セルモードのＭＣａ２と同じになり、ＭＣｂ３、ＭＣｂ４の抵抗状態は、２セルモードのＭＣｂ２と同じになる。
上記のように４セルモードで１ビットデータが書き込まれたセルユニットＣＵ４からデータを読み出す場合には、読出対象となるセルユニットＣＵ４を構成するメモリセルＭＣａ３、ＭＣａ４、ＭＣｂ３、ＭＣｂ４に対応する４本のワード線ＷＬａ３、ＷＬａ４、ＷＬｂ３、ＷＬｂ４をそれぞれアクティブにして読出動作を行う。セルユニットＣＵ４では、メモリセルＭＣａ３、ＭＣａ４の各ＭＴＪ素子２２の合成抵抗に応じた電流が第１ビット線ＢＬａに流れ、メモリセルＭＣｂ３、ＭＣｂ４の各ＭＴＪ素子２２の合成抵抗に応じた電流が第２ビット線ＢＬｂに流れる。そして、この電流差に応じて、センスアンプ３９のノードＮａ、Ｎｂの一方が「Ｈレベル」、他方が「Ｌレベル」になる。
例えば、メモリセルＭＣａ３、ＭＣａ４の各ＭＴＪ素子２２が低抵抗状態、メモリセルＭＣｂ３、ＭＣｂ４の各ＭＴＪ素子２２が高抵抗状態である場合には、ノードＮａが「Ｈレベル」、ノードＮｂが「Ｌレベル」になって、読出データ「１」が得られる。一方、メモリセルＭＣａ３、ＭＣａ４の各ＭＴＪ素子２２が高抵抗状態、メモリセルＭＣｂ３、ＭＣｂ４の各ＭＴＪ素子２２が低抵抗状態である場合には、ノードＮａが「Ｌレベル」、ノードＮｂが「Ｈレベル」になって、読出データ「０」が得られる。なお、４セルモードで読出動作で第１ビット線ＢＬａ、第２ビット線ＢＬｂに流れる電流は、２セルモードの場合に比べて大きくなるので、ノードＮａ、Ｎｂが電位の変化が２セルモードよりも速いので、読出期間を２セルモードよりも短くすることができる。
以上のように、いずれの動作モードのアクセス対象（メモリセルＭＣａ１、ＭＣｂ１、セルユニットＣＵ２、ＣＵ４）からも、書込動作時に入力した入力データと同じ１ビットデータが読み出される。
続いて、上記構成におけるコピーモードにおける動作について、コピー元を１セルモードのアクセス対象であるメモリセルＭＣｂ１とし、コピー先を２セルモードのアクセス対象であるセルユニットＣＵ２とした場合を例に説明する。なお、ブロックコピーを行う場合には、ブロックに対応する各列について同じ動作を同時に行えばよい。
コピーモードでは、図６に示すように、読出動作、ラッチ動作、書込動作を順番に行う。まず、１セルモードのアクセス対象であるメモリセルＭＣｂ１から１ビットデータを読み出すために、上述と同じ手順で１セルモードでの読出動作を行う。このときに、読出対象がメモリセルＭＣｂ１であるから、メモリセルＭＣｂ１に対応するワード線ＷＬｂ１と、リファレンスセルＲＣａに対応するリファレンスワード線ＷＲＬａとそれぞれがアクティブにされる。これにより、センスアンプ３９の各ノードＮａ、ＮｂがそれぞれメモリセルＭＣｂ１のＭＴＪ素子２２の抵抗状態に応じた電位になる。
読出動作後に、制御部１１によって、転送ゲート信号ＧＣがアクティブ、列選択信号ＣＳが非アクティブとされてラッチ動作が行われる。転送ゲート信号ＧＣがアクティブになることにより、転送ゲート回路３７の各トランスファゲート３７ａ、３７ｂがオンし、センスアンプ３９のノードＮａが信号線ＩＬｂに、ノードＮｂが信号線ＩＬａにそれぞれ接続された状態になる。したがって、読出部３５で読み出した１ビットデータが書込部３６に入力された状態になる。なお、転送ゲート信号ＧＣがアクティブになることによって、入力ゲート回路４７の各トランスファゲート４７ａ、４７ｂがオフとなっている。
また、転送ゲート信号ＧＣがアクティブになることにより、トランジスタ４３がオンとなる。トランジスタ４３がオンになると、読出部３５がラッチ回路として動作し、読み出した１ビットのデータが読出部３５に保持された状態になる。列選択信号ＣＳが非アクティブとなることにより、列選択回路３４によって第１ビット線ＢＬａ、第２ビット線ＢＬｂと読出部３５が切り離されるが、上記のように読出部３５がラッチ回路として動作するので、ノードＮａ、Ｎｂの電位は切り離される直前の状態を維持する。なお、コピーモードにおいては、読出信号ＲＥは、ラッチ動作時にはアクティブに維持される。また、プリチャージ信号ＰＧは、ラッチ動作時にはアクティブとされる。
上記ラッチ動作の後、２セルモードのアクセス対象であるセルユニットＣＵ２に１ビットデータを書き込むために、上述した手順で２セルモードの書込動作を行う。このときに、アクセス対象のセルユニットＣＵ２がメモリセルＭＣａ２、ＭＣｂ２で構成されているから、行選択回路１５によって、それらに対応するワード線ＷＬａ２、ＷＬｂ２がそれぞれアクティブにされる。これにより、メモリセルＭＣａ２、ＭＣｂ２の各セルトランジスタ２１がそれぞれオンになる。なお、コピーモードにおいては、書込動作中において読出部３５をラッチ回路として動作させておくため、読出信号ＲＥは、引き続きアクティブにされる。
第１書込信号ＷＥ１、第２書込信号ＷＥ２がアクティブにされることにより、通常の書込動作と同様に第１駆動回路５１と第２駆動回路５２とが作動されて、第１ビット線ＢＬａと第１ソース線ＳＬａとの間に接続されたメモリセルＭＣａ２と、第２ビット線ＢＬｂと第２ソース線ＳＬｂとの間に接続されたメモリセルＭＣｂ２にそれぞれ書込電流が流され、それらの各ＭＴＪ素子２２の磁化状態が変化する。
ノードＮａに接続された信号線ＩＬｂの電位（ＨまたはＬレベル）、ノードＮａに接続された信号線ＩＬｂの電位（ＨまたはＬレベル）は、読出部３５が読み出した１ビットのデータを入力データとしてＮＡＮＤ回路６１ａ、６１ｂを介して入力したときのものと同じである。したがって、読み出したデータが「１」であれば、メモリセルＭＣａ２のＭＴＪ素子２２が低抵抗状態になり、メモリセルＭＣｂ２のＭＴＪ素子２２が高抵抗状態になり、セルユニットＣＵ２に「１」の１ビットのデータが書き込まれた状態になる。また、読み出したデータが「０」であれば、メモリセルＭＣａ２のＭＴＪ素子２２が高抵抗状態になり、メモリセルＭＣｂ２のＭＴＪ素子２２が低抵抗状態になり、セルユニットＣＵ２に「０」の１ビットのデータが書き込まれた状態になる。
以上のようにして、１セルモードのメモリセルＭＣｂ１から読み出した１ビットデータが、そのメモリセルＭＣｂ１と同一のビット線対ＢＰに接続されたセルユニットＣＵ４に１ビットデータがコピーされる。
上記では、コピー元が１セルモードのアクセス対象、コピー先が２セルモードのアクセス対象の場合について説明したが、コピー元、コピー先となるアクセス対象は、同一の列内のものであれば、いずれの動作モードのアクセス対象であってもよい。したがって、コピー元を２セルモードのアクセス対象であるセルユニットＣＵ２や、４セルモードのアクセス対象であるセルユニットＣＵ４にしてもよい。また、コピー先を１セルモードのアクセス対象であるメモリセルＭＣａや４セルモードのアクセス対象であるセルユニットＣＵ４にしてもよい。いずれの場合においても、読出対象に選択されている動作モードで読出動作を行い、ラッチ動作を経て、書込対象に選択されている動作モードで書込動作を行えばよい。
このように、メモリ装置１０では、読出部３５で読み出した１ビットのデータを、その読出部３５と同じビット線対ＢＰに接続された書込部３６に読出部３５から直接に入力しているので効率的にデータをコピーすることができる。
上記メモリ装置１０では、動作モードのそれぞれについて、１ビットを保持するセル構成を１個のアクセス単位としたとき、１つのビット線対ＢＰに、異なる動作モードのアクセス単位が混在して接続される。この例では、アクセス単位は、１セルモードでのメモリセルＭＣａ、ＭＣｂ、２セルモード、４セルモードの各セルユニットである。１つのビット線対ＢＰに接続された複数のアクセス単位のうちから、動作モードに応じた本数の１セットのワード線ＷＬをアクティブにすることによって選択されるアクセス単位は、メモリ装置１０では、１セットのワード線ＷＬに対して１個だけである。換言すれば、メモリ装置１０では、１つのビット線対ＢＰと１セットのワード線ＷＬによって選択されるアクセス単位が複数になることがない。例えば、１セルモードであれば、いずれか１本のワード線ＷＬで１個のメモリセルＭＣａ、１個のメモリセルＭＣｂのいずれか一方だけが選択され、２セルモードでは２本のワード線ＷＬで１個のセルユニットが、４セルモードでは４本ワード線で１個のセルユニットが選択されるだけである。
したがって、いずれの動作モードにおいても、１つのビット線対のビット幅は１ビットといえる。これは、複数のワード線ＷＬの各々を互いに異なるビット線対ＢＰに接続されたメモリセルＭＣａまたはメモリセルＭＣｂに接続するとともに、各動作モードのアクセス単位を、１つのビット線対ＢＰに接続された１個のメモリセルＭＣａ、メモリセルＭＣｂあるいは同数のメモリセルＭＣａとメモリセルＭＣｂからなるセルユニットとしているからである。
一方、従来のメモリ装置では、ビット線対の一方のビット線に接続されたメモリセルと他方のビット線に接続されたメモリセルを１組として、複数組のメモリセルをビット線対に接続するとともに、組ごとにワード線を接続した構成である。すなわち、組内の２個のメモリセルが同一のワード線に接続されている。このため、１つのビット線対ＢＰに接続された複数のアクセス単位のうちから、動作モードに応じた１セットのワード線によって選択されるアクセス単位の個数が異なる。例えば、２セルモードでは、メモリセルの１組をアクセス単位（セルユニット）としているので、１セット（１本）のワード線をアクティブにすることで１個のアクセス単位が選択される。したがって、２セルモードにおける１つのビット線対のビット幅は１ビットである。これに対して、メモリセルの各々をアクセス単位とする１セルモードでは、１セット（１本）のワード線をアクティブにすることで１組内の２個のメモリセルが選択される。したがって、１セルモードにおける１つのビット線対のビット幅は２ビットといえる。このため、従来のメモリ装置では、動作モードごとに読出動作や書込動作を変えたり、１つのワード線対のビット幅が変化することに対応した回路や処理が必要である。
しかしながら、メモリ装置１０では、１つのビット線対ＢＰのビット幅は、動作モードが異なっても１ビットであるので、基本的に読出動作や書込動作が同じであり、またビット幅が変化に対応する回路や処理が不要である。
また、メモリ装置１０では、いずれの動作モードにおいても１つのビット線対ＢＰのビット幅は１ビットであるので、異なる動作モード間での１ビットデータのコピー、ブロックコピーをする際に、異なる動作モード間で直接に行うことができる。すなわち読出部３５で読み出した１ビットデータを特別な処理をすることなく直接に書込部３６に入力して効率的に行うことができる。
メモリセルＭＣａ、ＭＣｂのレイアウトは、上記のものに限定されるものではなく、例えば図７のようなレイアウトであってもよい。図７の例では、対をなす第１ビット線ＢＬａに接続されたメモリセルＭＣａと第２ビット線ＢＬｂに接続されたメモリセルＭＣｂを、別々に列方向に並べたレイアウトになっている。このようなレイアウトであっても、上記と同様な効果を得ることができる。
上記の例では、抵抗変化型記憶素子としてＭＴＪ素子を用いた例について説明しているが、抵抗変化型記憶素子としては、ＭＴＪ素子に限定されない。ＭＴＪ素子以外の抵抗変化型記憶素子としては、ＲｅＲＡＭ（Resistive Random Access Memory）に用いられ、電界誘起巨大抵抗変化により電気抵抗が変化する抵抗変化素子、ＰＣＲＡＭ（Phase Change Random Access Memory）に用いられ、電流を流した際に発生するジュール熱によって相変化材料の相状態を変化させてデータの書き換えを行う相変化素子等が挙げられる。また、抵抗変化型記憶素子以外に、強誘電体メモリ(Ferroelectric Random Access Memory)に用いられる強誘電体キャパシタで構成される強誘電体メモリ素子を用いることもできる。上記のような抵抗変化型記憶素子、強誘電体メモリ素子を用いる場合、リードライト回路の読出部、書込部は、その用いる素子に応じた回路構成とし、それらは、公知の種々の回路構成を利用できる。
図８は、抵抗変化型記憶素子として抵抗変化素子７１を用いた例を示している。メモリセルＭＣａ、ＭＣｂの抵抗変化素子７１は、タンタル酸化物、チタン酸化物、ハフニウム酸化物等の酸化物層７１ａを、ルテニウム、窒化タンタル、窒化チタン等の金属層７１ｂ、７１ｃの間に形成した構造を有している。この抵抗変化素子７１は、金属層７１ｂと金属層７１ｃとの間に印加する電圧パルス（書込電圧）の極性（電圧の向き）によって、高抵抗状態と低抵抗状態に酸化物層７１ａの抵抗が電界誘起巨大抵抗変化によって変化する。メモリセルＭＣａの抵抗変化素子７１は、セルトランジスタ２１を介して金属層７１ｂが第１ソース線ＳＬａに、金属層７１ｃが第１ビット線ＢＬａにそれぞれ接続され、メモリセルＭＣｂの抵抗変化素子７１は、セルトランジスタ２１を介して金属層７１ｂが第２ソース線ＳＬｂに、金属層７１ｃが第２ビット線ＢＬｂにそれぞれ接続されている。
書込動作では、メモリセルＭＣａに対しては、リードライト回路２５によって例えば第１ビット線ＢＬａと第１ソース線ＳＬａとの間に書き込むべき１ビットのデータに応じた極性の電圧を印加した状態にする。次に、書き込むべきメモリセルＭＣａの行のワード線ＷＬをアクティブにして、そのメモリセルＭＣａのセルトランジスタ２１をパルス状にオンにする。これにより、書き込むべき１ビットのデータに応じた極性の電圧パルスがメモリセルＭＣａの抵抗変化素子７１に印加されて、その酸化物層７１ａの抵抗状態が変化する。メモリセルＭＣｂに対しても同様に書込動作を行う。したがって、第２ビット線ＢＬｂと第２ソース線ＳＬｂとの間に電圧を印加した状態で、ワード線ＷＬをアクティブにすることによって、メモリセルＭＣｂのセルトランジスタ２１をパルス状にオンにする。これにより、メモリセルＭＣｂの抵抗変化素子７１の酸化物層７１ａの抵抗状態を変化させる。
読出動作では、リードライト回路２５から第１ソース線ＳＬａ、第２ソース線ＳＬｂに所定の読出電圧を供給した状態で、読み出すメモリセルＭＣａ、ＭＣｂが接続された各ワード線ＷＬをアクティブにする。これにより、読み出すメモリセルＭＣａ、ＭＣｂの各セルトランジスタ２１をオンにし、第１ビット線ＢＬａ、第２ビット線ＢＬｂにそれぞれ抵抗変化素子７１の抵抗状態（電気抵抗）に応じた読出電流をそれぞれ流す。リードライト回路２５は、各読出電流の差をセンスアンプで検出し、１ビットのデータを得る。
なお、１セルモードを使用する場合には、第１ビット線ＢＬａと第１ソース線ＳＬａとの間、及び第２ビット線ＢＬｂと第２ソース線ＳＬｂとの間にそれぞれ抵抗変化素子７１を含むリファレンスセルを接続する。１セルモードにおける読出動作では、上記の例と同様に、メモリセルＭＣａまたはメモリセルＭＣｂの一方に接続されたワード線ＷＬと、一方のリファレンスワード線とをアクティブにする。リファレンスセルについては、後述する相変化素子、強誘電体メモリ素子、３端子型のＭＴＪ素子等の場合についても同様である。
図９は、抵抗変化型記憶素子として相変化素子７２を用いた例を示している。相変化素子７２は、相変化記録層７２ａと、一端が相変化記録層７２ａの下面に接触して設けられたヒータプラグ７２ｂとを有する。メモリセルＭＣａでは、相変化記録層７２ａは、その上面に設けた上部電極７２ｃを介して第１ビット線ＢＬａに接続され、ヒータプラグ７２ｂは、その下端面に設けた下部電極７２ｄ、セルトランジスタ２１を介して第１ソース線ＳＬａに接続されている。また、メモリセルＭＣｂでは、相変化記録層７２ａは、上部電極７２ｃを介して第２ビット線ＢＬｂに接続され、ヒータプラグ７２ｂは、下部電極７２ｄ、セルトランジスタ２１を介して第２ソース線ＳＬｂに接続されている。
相変化記録層７２ａは、結晶状態（低抵抗）とアモルファス状態（高抵抗）との間で相変化する相変化材料（例えば、カルコゲナイド）で形成されている。相変化記録層７２ａは、それに接触するヒータプラグ７２ｂに電流を流し、このヒータプラグ７２ｂと相変化記録層７２ａとの接触界面に起こる発熱（ジュール熱）によって相変化する。
書込動作時では、リードライト回路２５は、メモリセルＭＣａに対しては、第１ビット線ＢＬａと第１ソース線ＳＬａを用いて相変化素子７２に相変化を生じさせる電流を流し、メモリセルＭＣｂに対しては、第２ビット線ＢＬｂと第２ソース線ＳＬｂを用いて相変化素子７２に相変化を生じさせる電流を流す。相変化記録層７２ａを結晶状態からアモルファス状態にする場合には、相変化記録層７２ａを融点以上に昇温して急冷するようなパルス電流を流し、アモルファス状態から結晶状態にする場合には、融点より低い結晶化温度を結晶化のための一定時間維持するようなパルス状の書込電流を流す。したがって、この相変化素子７２を用いる場合には、書き込むべき１ビットデータに応じた書込電流は、その大きさ（パルス高）がリードライト回路２５によって制御され、ワード線ＷＬによるセルトランジスタ２１のオン時間でパルス幅が制御される。
読出動作では、上記の例と同様に、第１ソース線ＳＬａ、第２ソース線ＳＬｂに所定の読出電圧を供給した状態で、読み出すメモリセルＭＣａ、ＭＣｂが接続された各ワード線ＷＬをアクティブにして各セルトランジスタ２１をオンにする。このときにメモリセルＭＣａ、ＭＣｂの各相変化素子７２を介して第１ビット線ＢＬａ、第２ビット線ＢＬｂにそれぞれ流れる読出電流の差をリードライト回路２５のセンスアンプで検出し、１ビットのデータを得る。読出電圧としては、相変化記録層７２ａが相変化しない値にされる。
図１０は、強誘電体メモリ素子７８を用いた例を示している。強誘電体キャパシタとして構成される強誘電体メモリ素子７８は、第１メモリセルＭＣａでは、一端がセルトランジスタ２１を介して第１ビット線ＢＬａに接続され、他端が第１ソース線ＳＬａに接続されており、第２メモリセルＭＣｂでは、一端がセルトランジスタ２１を介して第２ビット線ＢＬｂに接続され、他端が第２ソース線ＳＬｂに接続されている。リードライト回路２５の読出部は、強誘電体メモリ素子７８の強誘電体の分極の向きを検出するように構成され、書込部は書き込むべき１ビットデータに基づく向きに強誘電体の分極を変化させるように構成される。
書込動作では、第１メモリセルＭＣａに対しては、ワード線ＷＬをアクティブにしてセルトランジスタ２１をオンにし、リードライト回路２５により第１ビット線ＢＬａと第１ソース線ＳＬａを介して、強誘電体メモリ素子７８に書込電圧を印加する。このときに印加する書込電圧を記憶すべき１ビットデータに応じた向きとすることによって、強誘電体メモリ素子７８における強誘電体の分極の向きを書き込むべき１ビットデータに対応した向きにする。第２メモリセルＭＣｂについても同様に、リードライト回路２５により第２ビット線ＢＬｂと第２ソース線ＳＬｂを介して、強誘電体メモリ素子７８に書込電圧を印加する。読出動作では、ワード線ＷＬをアクティブにしてセルトランジスタ２１をオンにし、第１メモリセルＭＣａでは第１ビット線ＢＬａと第１ソース線ＳＬａを介して、第２メモリセルＭＣｂでは第２ビット線ＢＬｂと第２ソース線ＳＬｂを介して、それぞれ強誘電体メモリ素子７８に所定の向きの読出電圧を印加する。このときに、第１ビット線ＢＬａ及び第２ビット線ＢＬｂに流れる読出電流の差をリードライト回路２５の読出部で検出し、記憶している１ビットデータを特定する。読出電圧の向きと強誘電体の分極の向きとが同じならば、第１ビット線ＢＬａまたは第２ビット線ＢＬｂに僅かな読出電流が流れるが、互いに逆向きの場合には、強誘電体の分極が反転することによって大きな読出電流が流れる。
上記の記憶素子は、いずれも２端子型のものであるが、３端子型の記憶素子を用いることできる。図１１に示す、ＭＴＪ素子８０は、スピン軌道書き込み（SOT：Spin Orbital Torque）方式の３端子型ものである。ＭＴＪ素子８０は、積層体８１と、板状のバイアス層８２とを備えている。積層体８１は、バイアス層８２の一方の面上の中央部に設けられ、参照層（磁化固定層）８１ａ、障壁層（非磁性）８１ｂ、記録層（磁化自由層）８１ｃを、この順番でバイアス層８２に向って積層した構造である。参照層８１ａと記録層８１ｃとは、強磁性体で形成され、障壁層８１ｂは、絶縁体で形成されている。参照層８１ａは、例えばその膜面に垂直な方向（図１１の上下方向）の一方の向きに磁化の方向が固定されている。記録層８１ｃは、その膜面に垂直な方向に磁化容易軸を有し、磁化の向きが参照層８１ａと同じ向きの平行状態と逆向きの反平行状態とのいずれかに磁化の方向が変化可能である。バイアス層８２は、例えば反強磁性体で形成されており、その内部の各磁気モーメントの向きが、バイアス層８２の延びた方向（図１１の左右方向）と平行な一方の向きになっている。このため、記録層８１ｃには定常的な磁場が印加されているものとみなすことができる。
メモリセルＭＣａでは、ＭＴＪ素子８０は、バイアス層８２の一端に設けた第１端子Ｔ１がセルトランジスタ２１ａを介して第１ビット線ＢＬａに、他端に設けた第２端子Ｔ２がセルトランジスタ２１ｂを介して第１ソース線ＳＬａにそれぞれ接続されている。また、参照層８１ａの上端部に設けた第３端子Ｔ３がグランド線ＧＬに接続されている。セルトランジスタ２１ａ、２１ｂは、それらのゲートがワード線ＷＬにそれぞれ接続されている。同様にメモリセルＭＣｂでは、ＭＴＪ素子８０は、第１端子Ｔ１がセルトランジスタ２１ａを介して第２ビット線ＢＬｂに、第２端子Ｔ２がセルトランジスタ２１ｂを介して第２ソース線ＳＬｂに、第３端子Ｔ３がグランド線ＧＬにそれぞれ接続されている。また、メモリセルＭＣｂのセルトランジスタ２１ａ、２１ｂは、それらのゲートがメモリセルＭＣｂに対応するワード線ＷＬにそれぞれ接続されている。
メモリセルＭＣａへの１ビットデータを書き込む書込動作時では、そのメモリセルＭＣａに接続されたワード線ＷＬをアクティブにしてセルトランジスタ２１ａ、２１ｂをオンとし、第１ビット線ＢＬａと第１ソース線ＳＬａを用いて、バイアス層８２の第１端子Ｔ１と第２端子Ｔ２との間に書き込むべき１ビットデータに応じた向きで書込電流を流す。これにより、バイアス層８２の内部にその膜面に垂直な方向（図１１の上下方向）で、書込電流の向きに応じたスピン流を生じさせ、記録層８１ｃにスピン軌道トルクを作用させる。このスピン軌道トルクがバイアス層８２からの定常的な磁場が印加されている記録層８１ｃに作用することで、記録層８１ｃの磁化の向きが、スピン流の向きに応じて参照層８１ａと同じ向き（平行状態）と逆向き（反平行状態）とのいずれかに変化する。メモリセルＭＣｂについても、第２ビット線ＢＬｂと第２ソース線ＳＬｂを用いて、バイアス層８２の第１端子Ｔ１と第２端子Ｔ２との間に書き込むべき１ビットデータに応じた向きで書込電流を流す。
読出動作においては、ワード線ＷＬをアクティブにして、メモリセルＭＣａ、ＭＣｂの各セルトランジスタ２１ａ、２１ｂをオンにし、第１端子Ｔ１に接続された第１ビット線ＢＬａと第３端子Ｔ３に接続されたグランド線ＧＬとの間に所定の読出電圧を印加する。これにより、積層体８１を貫通する読出電流を流す。このときに、第１ビット線ＢＬａと第２ビット線ＢＬｂに流れる読出電流の差をリードライト回路２５のセンスアンプで検出し、記憶している１ビットデータを特定する。記録層８１ｃの磁化の向きが参照層８１ａと同じ向きのときには、相対的に低抵抗となり、参照層８１ａと逆向きのときには、高抵抗となる。また、読出電流の向きは、積層体８１を積層方向に貫通する方向であればいずれの向きでもよい。さらに、磁壁移動方式の３端子型のＭＴＪ素子を用いることができる。
１０ メモリ装置
１１ 制御部
１２ メモリセルアレイ
１５ 行選択回路
１９ モード選択部
２１ セルトランジスタ
２２、２３、８０ ＭＴＪ素子
３５ 読出部
３６ 書込部
７１ 抵抗変化素子
７２ 相変化素子
７８ 強誘電体メモリ素子
ＢＰ ビット線対
ＢＬａ 第１ビット線
ＢＬｂ 第２ビット線
ＣＵ２、ＣＵ４ セルユニット
ＭＣａ、ＭＣｂ、ＭＣａ１〜ＭＣａ４、ＭＣｂ１〜ＭＣｂ４ メモリセル
ＲＣａ、ＲＣｂ リファレンスセル
ＷＬ、ＷＬａ１〜ＷＬａ４、ＷＬｂ１〜ＷＬｂ４ ワード線
ＷＲＬａ、ＷＲＬｂ リファレンスワード線

Claims (8)

  1. ＭＴＪ素子とセルトランジスタとの直列回路からなる複数のメモリセルが行列状に配置されたメモリセルアレイを備えたメモリ装置において、
    列方向に設けられ、第１の前記メモリセルが接続された第１ビット線及び第２の前記メモリセルが接続された第２ビット線からなる複数のビット線対と、
    行方向に設けられ、各々が、互いに異なる前記ビット線対に接続された前記第１のメモリセルまたは前記第２のメモリセルに接続された複数のワード線と、
    １個の前記第１のメモリセルまたは１個の前記第２のメモリセルを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第１モード、Ｎを１以上の整数として、１つの前記ビット線対に接続されたＮ個の前記第１のメモリセルとＮ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第２モード、及びＭをＮとは異なる１以上の整数として、１つの前記ビット線対に接続されたＭ個の前記第１のメモリセルとＭ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第３モードのうちの少なくともいずれか２つを動作モードとして有し、いずれかの動作モードを選択するモード選択部と、
    前記動作モードに基づき、前記読出対象及び前記書込対象の前記第１のメモリセル及び前記第２のメモリセルが接続された前記ワード線をアクティブにする行選択回路と、
    前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線との間に接続されたセンスアンプを含み、前記読出対象から１ビットのデータの読み出しを行う複数の読出部と、
    前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線とに接続され、前記第１ビット線と前記第２ビット線の一方または両方に書込電流を流し、前記書込対象に１ビットのデータを書き込む複数の書込部と
    を備えることを特徴とするメモリ装置。
  2. 前記読出部は、前記読出対象から当該読出対象と同一の前記ビット線対に接続された他のいずれかの書込対象に１ビットのデータをコピーするコピーモードの際に、前記読出対象から読み出した１ビットのデータを保持するラッチ回路を有し、
    前記書込部は、当該書込部と同一の前記ビット線対が接続された前記読出部の前記ラッチ回路の出力端に接続された入力端を有し、前記コピーモードの際に、前記入力端を介して前記ラッチ回路から入力される１ビットのデータを前記書込対象に書き込むことを特徴とする請求項１に記載のメモリ装置。
  3. 複数の前記ビット線対の一部または全部に対応して設けられた複数の前記読出部と前記書込部とを前記コピーモードで動作させる制御部を有することを特徴とする請求項２に記載のメモリ装置。
  4. 同一の前記ビット線対に接続された前記第１のメモリセル及び前記第２のメモリセルは、前記メモリセルアレイの同一の列内に配置されていることを特徴とする請求項１ないし３のいずれか１項に記載のメモリ装置。
  5. 前記書込部は、前記書込対象を構成する前記メモリセルの個数が多いほど、前記第１ビット線及び前記第２ビット線に供給する書込電流を大きくすることを特徴とする請求項１ないし４のいずれか１項に記載のメモリ装置。
  6. 前記書込部は、前記セルユニットを構成する前記第１のメモリセルと前記第２のメモリセルに相補データを書き込むこと特徴とする請求項１ないし５のいずれか１項に記載のメモリ装置。
  7. 前記複数のビット線対の各々に対応してそれぞれ設けられ、前記第１ビット線に接続された第１リファレンスセル及び前記第２ビット線に接続された第２リファレンスセルと、
    複数の前記第１リファレンスセルに接続された第１リファレンスワード線と、
    複数の前記第２リファレンスセルに接続された第２リファレンスワード線と
    を備え、
    前記行選択回路は、前記第１モードでは、前記第１のメモリセルから１ビットのデータを読み出す際に当該第１のメモリセルが接続されたワード線とともに前記第２リファレンスワード線をアクティブにし、前記第２のメモリセルから１ビットのデータを読み出す際には、当該第２のメモリセルが接続されたワード線とともに前記第１リファレンスワード線をアクティブにする
    ことを特徴とする請求項６に記載のメモリ装置。
  8. 抵抗変化型記憶素子または強誘電体メモリ素子とセルトランジスタとが接続された複数のメモリセルが行列状に配置されたメモリセルアレイを備えたメモリ装置において、
    列方向に設けられ、第１の前記メモリセルが接続された第１ビット線及び第２の前記メモリセルが接続された第２ビット線からなる複数のビット線対と、
    行方向に設けられ、各々が、互いに異なる前記ビット線対に接続された前記第１のメモリセルまたは前記第２のメモリセルに接続された複数のワード線と、
    １個の前記第１のメモリセルまたは１個の前記第２のメモリセルを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第１モード、Ｎを１以上の整数として、１つの前記ビット線対に接続されたＮ個の前記第１のメモリセルとＮ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第２モード、及びＭをＮとは異なる１以上の整数として、１つの前記ビット線対に接続されたＭ個の前記第１のメモリセルとＭ個の前記第２のメモリセルとからなる１個のセルユニットを読出対象及び書込対象として１ビットのデータの読み出し及び書き込みを行う第３モードのうちの少なくともいずれか２つを動作モードとして有し、いずれかの動作モードを選択するモード選択部と、
    前記動作モードに基づき、前記読出対象及び前記書込対象の前記第１のメモリセル及び前記第２のメモリセルが接続された前記ワード線をアクティブにする行選択回路と、
    前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線とに接続され前記読出対象から１ビットのデータの読み出しを行う複数の読出部と、
    前記複数のビット線対に対応してそれぞれ設けられ、各々が、対をなす前記第１ビット線と前記第２ビット線とに接続され、前記第１ビット線と前記第２ビット線の一方または両方に書込電流を流しまたは書込電圧を印加し、前記書込対象に１ビットのデータを書き込む複数の書込部と
    を備えることを特徴とするメモリ装置。


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